CN101609812A - 静电放电元件的形成方法 - Google Patents

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Abstract

一种静电放电元件的形成方法，包括提供基底，于基底上形成彼此相邻且皆包括第一端部分、第二端部分、及之间中段部分的第一与第二鳍状结构，外延成长半导体材料于第一与第二鳍状结构上，成长自第一与第二鳍状结构的半导体材料彼此接合，且自第一与第二鳍状结构的第一端部分连续延伸至第二端部分，对半导体材料的第一端，及第一与第二鳍状结构的第一端部分，注入以形成第一注入区，以及对半导体材料的第二端，及第一与第二鳍状结构的第二端部分，注入以形成第二注入区，P－N结形成于第一端与第二端之间。本发明可导引更多的静电放电电流，可避免部分静电放电元件开启其余元件维持关闭的缺点，工艺完全与现有的鳍式场效应晶体管工艺相容。

Description

静电放电元件的形成方法
技术领域
本发明涉及静电放电(electrostatic discharge，ESD)防护电路，特别涉及使用鳍式场效应晶体管(FinFET)的相容工艺所形成的ESD防护电路。
背景技术
众所周知，由于静电电荷的累积，集成电路周围可产生极高的电压。高电压可能产生在集成电路的输入或输出缓冲器(input or output buffer)上，其产生可能是由于人为碰触到与输入或输出缓冲器电性连接的封装接脚(packagepin)造成。当静电荷放电时，会在集成电路的封装节点(nodes)产生高电流，即所谓的静电放电(ESD)。静电放电对半导体元件而言是严重的问题，因静电放电具有摧毁整个集成电路的潜在可能。
静电放电发生的期间很短，一般在纳秒(nanoseconds)等级，造成公知的电路保护器来不及反应，而无法提供适当的保护。为了此原因，将静电放电元件(ESD devices)导入集成电路中已成为常用的解决方法。通常，双向的二极管串(bi-directional diode strings)会耦接于封装接脚之间以保护相应的电路。其他静电放电元件(如晶体管)也常被使用。静电放电元件也广泛地使用于电源线之间，以保护耦接于电源线之间的内部电路，并将静电放电电流(ESD current)导流至接地。
鳍式场效应晶体管对次32纳米技术(sub N32)而言是最具引人注目的候选元件。为了使制作静电放电元件的工艺与制作鳍式场效应晶体管结构的工艺相容，公知方法使用鳍式场效应晶体管来构成静电放电防护电路，其中静电放电鳍式场效应晶体管(ESD FinFETs)的通道用以引导静电放电电流。然而，此方法面临了设计与工艺上的问题。首先，为了提供够高的静电放电防护力，需并联大量的鳍式场效应晶体管，有时超过10,000个鳍式场效应晶体管。这意味着这些鳍式场效应晶体管中任一个失效时，可能造成整个静电放电防护电路失效。解决此问题的方法之一是使所有鳍式场效应晶体管完全相同(identical)，因此这些晶体管可同时开启，然因工艺上的原因而难以达成。为了解决此问题，可如图1所示，使用电阻电容网络(RC network)施加偏压于静电放电鳍式场效应晶体管元件的栅极，电阻器R1、电容器C1、及反向器Inv1用以对鳍式场效应晶体管2施加偏压。反向器Inv1的输出连接至鳍式场效应晶体管2的栅极4。Vdd与Vss分别连接至鳍式场效应晶体管2的漏极与源极。随着施加偏压于静电放电鳍式场效应晶体管2的栅极，鳍式场效应晶体管2不太可能进入骤回模式(snapback mode)，因此更多的静电放电鳍式场效应晶体管可同时开启。然而，电阻电容网络本身占据很大的芯片区域，且可能于一般操作模式期间造成错误的动作。因此，电阻电容网络仅适用于电源钳制(power clamps)，不适于输入/输出防护。
因此，业界亟需一种静电放电防护元件，其工艺与鳍式场效应晶体管的工艺相容而能同时克服公知技术的缺陷。
发明内容
为了解决上述现有技术中存在的问题，本发明提供一种静电放电元件的形成方法，包括提供基底，于基底上形成第一与第二半导体鳍状结构，第一与第二半导体鳍状结构彼此相邻，且皆包括第一端部分、第二端部分，及第一端部分与第二端部分间的中段部分，外延成长半导体材料于第一与第二半导体鳍状结构上，其中成长自第一与第二半导体鳍状结构的半导体材料彼此接合，且自第一与第二半导体鳍状结构的第一端部分连续延伸至第二端部分，对半导体材料的第一端，及第一与第二半导体鳍状结构的第一端部分，注入以形成第一注入区，以及对半导体材料的第二端，及第一与第二半导体鳍状结构的第二端部分，注入以形成第二注入区，其中P-N结形成于半导体材料的第一端与第二端之间。
本发明另提供一种静电放电元件的形成方法，包括提供半导体基底，具有至少一浅沟槽绝缘区，于半导体基底上形成第一半导体鳍状结构及第二半导体鳍状结构，其中第一与第二半导体鳍状结构高于浅沟槽绝缘区，且第一与第二半导体鳍状结构彼此平行，外延成长半导体材料于第一与第二半导体鳍状结构上，其中成长自第一与第二半导体鳍状结构的半导体材料彼此互相接合而形成连续半导体区，且大抵自第一与第二半导体鳍状结构的整体成长，将连续半导体区的第一端部分注入至具有第一掺杂浓度以形成第一掺杂区，以及将连续半导体区的第二端部分注入至具有第二掺杂浓度以形成第二掺杂区，其中连续半导体区的中段部分具有浓度低于第一与第二掺杂浓度的掺杂浓度。
本发明又提供一种静电放电元件的形成方法，包括提供半导体基底，具有第一区及第二区，于半导体基底中形成浅沟槽绝缘区，于半导体基底的第一区中形成第一半导体鳍状结构及第二半导体鳍状结构，其中第一与第二半导体鳍状结构高于浅沟槽绝缘区，且彼此平行，于半导体基底的第二区中形成第三半导体鳍状结构及第四半导体鳍状结构，其中第三与第四半导体鳍状结构高于浅沟槽绝缘区，且彼此平行，毯覆式形成栅极介电层于第一、第二、第三、与第四半导体鳍状结构上，毯覆式形成栅极层于栅极介电层上，将栅极介电层与栅极层图案化，以将栅极介电层与栅极层大抵自第一与第二半导体鳍状结构的整体上移除，其中栅极介电层的一部分与栅极层的一部分留在第三与第四半导体鳍状结构上，外延成长半导体材料于第一、第二、第三、及第四半导体鳍状结构的露出部分上，其中成长自第一与第二半导体鳍状结构的半导体材料彼此互相接合而形成连续半导体区，而成长自第三与第四半导体鳍状结构的同一端的半导体材料彼此互相接合而形成共同源极/漏极区，对连续半导体区的第一端部分注入以形成第一注入区，对连续半导体区的第二端部分注入以形成第二注入区，以及对共同源极/漏极区注入。
与公知的静电放电鳍式场效应晶体管元件相比，本发明具有许多优点。其一，静电放电电流(ESD current)的导引路径包括鳍状结构及外延成长的半导体材料。因此，与公知静电放电元件只使用鳍状结构来导引静电放电电流相比，可导引更多的静电放电电流。其二，因为静电放电二极管或静电放电双载子接合晶体管为单一的静电放电元件(single ESD device)而非数个静电放电元件并联，所以可避免公知技艺中，仅有部分静电放电元件开启而其余元件维持关闭的缺点。其三，本发明实施例的静电放电元件的工艺完全与现有的鳍式场效应晶体管工艺相容，且若有额外工艺，也非常少量。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下。
附图说明
图1显示公知的鳍式场效应晶体管防护元件，其由电阻电容元件施加偏压。
图2-图10显示本发明实施例的一系列工艺剖面图。
上述附图中的附图标记说明如下：
R1～电阻器；C1～电容器；Inv1～反向器；2～鳍式场效应晶体管；4、42～栅极；20～基底；22～浅沟槽绝缘区；W1～宽度；26、28～鳍状结构；H～高度；32、40～栅极介电层；34～栅极层；46、50～半导体材料；501～源极区；502～漏极区；52～空隙；54、64～n型区；56～p型区；60～二极管；62～晶体管；68～掩模；70～硅化区。
具体实施方式
本发明实施例提供一种新颖的静电放电元件(ESD device)及其形成方法。本发明实施例的一系列工艺剖面图及实施例的各种变化将讨论如下。在数个实施例之间，相似的标号将用以标示相似的元件。
图2显示基底20的剖面图，基底20包括鳍式场效应晶体管区与静电放电元件区。鳍式场效应晶体管区可为核心电路区、输入/输出(I/O)元件区、或其相似区域。静电放电元件区用以形成静电放电元件。基底20较佳包括硅块材。或者，基底20包括硅锗块材或其他半导体材料。基底20可掺杂有p型掺质或n型掺质，端视所形成的鳍式场效应晶体管与静电放电元件的类型而定。
请参照图3，于基底20形成浅沟槽绝缘区(STI)22。如本领域技术人员所知，浅沟槽绝缘区22可借着蚀刻基底20以形成凹槽，接着于凹槽中填入介电材料而形成，例如可填入高密度等离子体(HDP)氧化物、四乙氧基硅烷(TEOS)氧化物、或其相似物。浅沟槽绝缘区22的宽度W1可小于约100纳米。然而，此领域技术人员当可了解本发明说明书中所述的尺寸范围仅为举例之用，当使用不同的形成技术或不同实施例的尺寸时，可有所变化。
图4A与图4B显示鳍状结构26与28的形成。图4A显示剖面图，而图4B显示图4A的部分结构的立体图(仅显示静电放电元件区)。鳍式场效应晶体管区的立体图相似于静电放电元件区的立体图。鳍状结构26与28的形成可借着使浅沟槽绝缘区22的顶表面凹陷，而留下鳍状结构26与28。或者，鳍状结构26与28的形成可借着于浅沟槽绝缘区22之间的半导体条(semiconductor strips)上外延成长半导体材料而获得。在一实施例中，鳍状结构26与28的高度H介于约20纳米至约100纳米之间，而高度H与宽度W1的比例(高宽比)介于约1至约10之间。
如图5所示，毯覆式形成栅极介电层32与栅极层34于鳍式场效应晶体管区与静电放电元件区，且覆盖鳍状结构26与28。栅极介电层32可包括常用的介电材料，例如氧化物、氮化物、氮氧化物、高介电常数材料(例如Ta2O5、Al2O2、HfO、SiTiO3、HfSiON、ZrSiON)、或前述的组合。栅极层34形成于栅极介电层32上，其材料可包括多晶硅。或者，栅极层34可以其他常用的导电材料形成，例如包括金属材料(如Ni、Ti、Ta、Hf、或前述的组合)、金属硅化物(如NiSi、MoSi、HfSi、或前述的组合)、或金属氮化物(如TiN、TaN、HfN、HfAlN、MoN、NiAlN、或前述的组合)。
接着，如图6A所示，将栅极介电层32与栅极层34图案化。图6A显示沿着穿过剩下的栅极介电层32与栅极层34的一垂直面的剖面图，其为图6B中的切线A-A’所切的垂直面。如图6B的鳍式场效应晶体管区的立体图所示，图案化后所留下部分的栅极介电层32与栅极层34形成作最终鳍式场效应晶体管元件的栅极介电层40与栅极42。在静电放电元件区中(未显示于图6B，请参照图6A)，栅极介电层32与栅极层34被完全移除，使鳍状结构28再次露出。在随后的步骤中，于栅极介电层40与栅极42的侧壁上形成栅极间隙壁(未显示)，而不于鳍状结构26与28的侧壁上形成栅极间隙壁。
接着，如图7A、7B、及图7C所示，进行选择性外延成长(selective epitaxialgrowth)以形成半导体材料46。图7A显示在静电放电元件区中的最终结构的立体图。在一实施例中，半导体材料46的材料与基底20相同，且外延成长于鳍状结构26与28上。在另一实施例中，半导体材料46的材料不同于基底20。例如，在鳍式场效应晶体管区中的最终鳍式场效应晶体管是p型鳍式场效应晶体管的情形下，半导体材料46可包括硅锗(SiGe)。或者，在鳍式场效应晶体管区中的最终鳍式场效应晶体管是n型鳍式场效应晶体管的情形下，半导体材料46可包括碳化硅(SiC)。外延成长工艺包括垂直方向成长与水平方向成长，且部分成长自其中一鳍状结构28的半导体材料46最终会与部分成长自相邻鳍状结构28的半导体材料46连结。在如图7A及图7B所示的最终结构中，静电放电元件区中的外延成长半导体材料46形成一连续区域(continuous region)。
在半导体材料46成长期间，可同时原位掺杂(in-situ)p型掺质或n型掺质，使得所形成的半导体材料46可为p型或n型。半导体材料46的掺杂浓度介于约1013/cm3至约1019/cm3。
请参照图7C(图7B的剖面图沿着图7C中切线A-A’所切的垂直面)，其显示鳍式场效应晶体管区的立体图，在选择性外延成长期间，无半导体材料成长于栅极介电层40及栅极42之上。然而，半导体材料50会同时随着半导体材料46的成长(请参照图7B)而同时成长在鳍状结构26的露出部分之上。半导体材料50将于随后工艺中形成作源极与漏极区。在一实施例中，如图7C的立体图所示，相邻鳍式场效应晶体管的相邻源极区501借着半导体材料50而彼此相连，且相邻鳍式场效应晶体管的相邻漏极区502借着半导体材料50而彼此相连。相邻鳍式场效应晶体管的栅极42也彼此相连。因此，相邻鳍式场效应晶体管彼此并联。这种鳍式场效应晶体管互连的类型可用作输入/输出(I/O)金属氧化物半导体元件。在其他实施例中，外延成长的源极区或漏极区不与其他的鳍式场效应晶体管的源极区或漏极区连接。
由于外延成长方向受限，空隙52(或空气缺口)可能形成于绝缘区22与其上方的外延成长半导体材料46及50之间，其中空隙(void)52的长度方向沿着鳍状结构26与28的长度方向延伸，且大抵自半导体材料46/50的一端延伸至另一端。
接着，如图8及图9所示，进行离子注入以形成静电放电元件。请参照图8，假设半导体材料46是p型，进行n型掺质注入以形成重掺杂n型区(heavily doped n-type region)54，并进行p型掺质注入以形成重掺杂p型区56。在本发明说明书的叙述中，重掺杂(heavily doped)指掺杂浓度大于约1020/cm3。然而，应注意的是，重掺杂为此技术的一专有名词，其与实施例中用以形成集成电路的特定技术世代有关。部分的p型外延半导体材料46可维持不被注入。或者，外延半导体材料46不于外延形成期间同时原位掺杂，而于此注入步骤中完成掺杂。如此领域技术人员所知，可形成掩模(如光致抗蚀剂)以覆盖不欲受到注入的区域。n型区54或p型区56的注入较佳与鳍式场效应晶体管区中鳍式场效应晶体管的源极与漏极区(即半导体材料50)的注入步骤同时进行。在最终结构中，p型外延半导体材料46与重掺杂n型区54的间形成有P-N结(pn junction)。P-N结较佳垂直于鳍状结构28的长度方向。在另一实施例中，半导体材料46是n型，因此P-N结形成于n型外延半导体材料46与重掺杂p型区56之间。所形成的最终结构为一静电放电二极管(ESD diode)60。
图9显示双载子接合晶体管(BJT)62的形成，其也借着对图7A-图7C的结构注入而形成。形成晶体管62的工艺与形成静电放电二极管60的工艺相似，除了晶体管62包括两重掺杂n型区64之间夹有p型半导体材料46(即形成NPN BJT)或两重掺杂p型区之间夹有n型半导体材料46(即形成PNPBJT)，其中PNP类型的双载子接合晶体管未显示于图中。
在重掺杂n型区54、p型区56、和/或n型区64(在PNP BJT的实施例中，n型区64的区域将以p型区置换)形成的同时，一并注入形成最终鳍式场效应晶体管的源极区501与漏极区502(请参照图7C)。
图10显示于二极管60上形成硅化区的剖面图，其中剖面图显示的平面为图8中切线B-B’所切平面。掩模68(例如氮化硅掩模68)覆盖于n型区54与p型半导体材料46的接合部分上。掩模68更佳完全覆盖半导体材料46。接着，进行硅化工艺。如此领域技术人员所周知，硅化工艺的进行可借着毯覆式沉积金属层(未显示)，例如镍、钴、或其相似物，并进行退火处理(anneal)使露出的硅与其上的金属层反应而形成硅化区70。接着，将未反应的金属层移除，留下硅化区70。当硅化区70形成时，源极/漏极硅化区也可于鳍式场效应晶体管区中的鳍式场效应晶体管的源极与漏极区(即半导体材料50)上形成。
硅化区也可形成于BJT晶体管62上。其工艺步骤与硅化区60的工艺相似，除了收集区(pickup region)(例如重掺杂p型区)需形成于半导体材料46上(即基极base)，而硅化区形成于n型区64上。此领域技术人员当可明白上述工艺的细节，在此不再赘述。
静电放电二极管60、静电放电双载子接合晶体管62、及其工艺与公知的静电放电鳍式场效应晶体管元件相比，具有许多优点。其一，静电放电电流(ESD current)的导引路径包括鳍状结构28及外延成长的半导体材料46。因此，与公知静电放电元件只使用鳍状结构来导引静电放电电流相比，可导引更多的静电放电电流。其二，因为静电放电二极管60或静电放电双载子接合晶体管为单一的静电放电元件(single ESD device)而非数个静电放电元件并联，所以可避免公知技艺中，仅有部分静电放电元件开启而其余元件维持关闭的缺点。其三，本发明实施例的静电放电元件的工艺完全与现有的鳍式场效应晶体管工艺相容，且若有额外工艺，也非常少量。
虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (19)

1.一种静电放电元件的形成方法，包括：
提供一基底；
于该基底上形成一第一半导体鳍状结构及一第二半导体鳍状结构，该第一与该第二半导体鳍状结构彼此相邻，且皆包括一第一端部分、一第二端部分，及该第一端部分与该第二端部分间的一中段部分；
外延成长一半导体材料于该第一与该第二半导体鳍状结构上，其中成长自该第一与该第二半导体鳍状结构的该半导体材料彼此接合，且自该第一与该第二半导体鳍状结构的该第一端部分连续延伸至该第二端部分；
对该半导体材料的一第一端，及该第一与该第二半导体鳍状结构的该第一端部分，注入以形成一第一注入区；以及
对该半导体材料的一第二端，及该第一与该第二半导体鳍状结构的该第二端部分，注入以形成一第二注入区，其中一P-N结形成于该半导体材料的该第一端与该第二端之间。
2.如权利要求1所述的静电放电元件的形成方法，在对该半导体材料的该第一端及该第二端注入之前，还包括：
毯覆式形成一栅极介电层于该第一与该第二半导体鳍状结构上；
毯覆式形成一栅极层于该栅极介电层上；以及
将该栅极介电层与该栅极层图案化而大抵将该栅极介电层与该栅极层完全自该第一与该第二半导体鳍状结构上移除。
3.如权利要求2所述的静电放电元件的形成方法，还包括形成一第三半导体鳍状结构于该基底上，其中该第三半导体鳍状结构包括一源极部分、一漏极部分、及介于该源极部分与该漏极部分间的一栅极部分；
其中，在图案化该栅极介电层与该栅极层期间，一部分的该栅极介电层与一部分的该栅极层留在该第三半导体鳍状结构的该栅极部分上；以及
其中，在外延成长该半导体材料期间，该半导体材料不于该第三半导体鳍状结构的该栅极部分上成长。
4.如权利要求1所述的静电放电元件的形成方法，其中该第一与该第二导体鳍状结构彼此平行，且其中成长自该第一与该第二半导体鳍状结构的该中段部分的该半导体材料的截面积大抵相等于成长自该第一与该第二半导体鳍状结构的该第一与该第二端部分的该半导体材料的截面积，且其中该半导体材料的截面垂直于该第一与第二鳍状结构。
5.如权利要求1所述的静电放电元件的形成方法，其中在外延成长该半导体材料期间，还包括同时原位掺杂一掺质，该掺质包括p型掺质或n型掺质。
6.如权利要求1项所述的静电放电元件的形成方法，还包括：
形成一掩模，覆盖于该半导体材料的一中间部分上；以及
分别于该第一注入区及该第二注入区上形成一第一硅化区及一第二硅化区。
7.如权利要求1所述的静电放电元件的形成方法，其中该第一与该第二注入区具有一相同的导电类型。
8.如权利要求1所述的静电放电元件的形成方法，其中该第一与该第二注入区具有相反的导电类型。
9.一种静电放电元件的形成方法，包括：
提供一半导体基底，具有至少一浅沟槽绝缘区；
于该半导体基底上形成一第一半导体鳍状结构及一第二半导体鳍状结构，其中该第一与该第二半导体鳍状结构高于该浅沟槽绝缘区，且该第一与该第二半导体鳍状结构彼此平行；
外延成长一半导体材料于该第一与该第二半导体鳍状结构上，其中成长自该第一与该第二半导体鳍状结构的该半导体材料彼此互相接合而形成一连续半导体区，且大抵自该第一与该第二半导体鳍状结构的整体成长；
将该连续半导体区的一第一端部分注入至具有一第一掺杂浓度以形成一第一掺杂区；以及
将该连续半导体区的一第二端部分注入至具有一第二掺杂浓度以形成一第二掺杂区，其中该连续半导体区的一中段部分具有一掺杂浓度，该掺杂浓度低于该第一与该第二掺杂浓度。
10.如权利要求9所述的静电放电元件的形成方法，其中在外延成长该半导体材料期间，至少一空隙形成于该浅沟槽绝缘区与该浅沟槽绝缘区上的该半导体材料之间。
11.如权利要求9所述的静电放电元件的形成方法，还包括：
毯覆式形成一栅极介电层于该第一与该第二半导体鳍状结构上；
毯覆式形成一栅极层于该栅极介电层上；以及
将该栅极介电层与该栅极层图案化而大抵将该栅极介电层与该栅极层完全自该第一与该第二半导体鳍状结构上移除。
12.如权利要求9所述的静电放电元件的形成方法，其中在外延成长该半导体材料期间，还包括同时原位掺杂一掺质，该掺质包括p型掺质或n型掺质。
13.如权利要求9所述的静电放电元件的形成方法，还包括：
形成一掩模，覆盖于该半导体材料的一中间部分上；以及
分别于该第一注入区及该第二注入区上形成一第一硅化区及一第二硅化区。
14.如权利要求9所述的静电放电元件的形成方法，其中该第一与该第二注入区具有一相同的导电类型。
15.如权利要求9所述的静电放电元件的形成方法，其中该第一与该第二注入区具有相反的导电类型。
16.一种静电放电元件的形成方法，包括：
提供一半导体基底，具有一第一区及一第二区；
于该半导体基底中形成浅沟槽绝缘区；
于该半导体基底的该第一区中形成一第一半导体鳍状结构及一第二半导体鳍状结构，其中该第一与该第二半导体鳍状结构高于该浅沟槽绝缘区，且彼此平行；
于该半导体基底的该第二区中形成一第三半导体鳍状结构及一第四半导体鳍状结构，其中该第三与该第四半导体鳍状结构高于该浅沟槽绝缘区，且彼此平行；
毯覆式形成一栅极介电层于该第一、该第二、该第三、与该第四半导体鳍状结构上；
毯覆式形成一栅极层于该栅极介电层上；
将该栅极介电层与该栅极层图案化，以将该栅极介电层与该栅极层大抵自该第一与该第二半导体鳍状结构的整体上移除，其中该栅极介电层的一部分与该栅极层的一部分留在该第三与该第四半导体鳍状结构上；
外延成长一半导体材料于该第一、该第二、该第三、及该第四半导体鳍状结构的露出部分上，其中成长自该第一与该第二半导体鳍状结构的该半导体材料彼此互相接合而形成一连续半导体区，而成长自该第三与该第四半导体鳍状结构的同一端的该半导体材料彼此互相接合而形成一共同源极/漏极区；
对该连续半导体区的一第一端部分注入以形成一第一注入区；
对该连续半导体区的一第二端部分注入以形成一第二注入区；以及
对该共同源极/漏极区注入。
17.如权利要求16所述的静电放电元件的形成方法，其中该连续半导体区的该第一与该第二端部分之间邻接有一中间部分，该中间部分具有一掺杂浓度，该掺杂浓度低于该第一与该第二注入区的掺杂浓度。
18.如权利要求17所述的静电放电元件的形成方法，其中在外延成长该半导体材料期间，该中间部分被同时原位掺杂。
19.如权利要求17所述的静电放电元件的形成方法，其中该中间部分的掺杂通过一注入完成。
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