JPH1187546A

JPH1187546A - 半導体装置

Info

Publication number: JPH1187546A
Application number: JP9242580A
Authority: JP
Inventors: Hiroaki Yokoyama; 宏明横山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】従来は、ゲート保護素子としてＰ−Ｎダイオ
ードを利用しているため、十分なゲート保護効果が得ら
れず、また、チップ面積の増大を招く。【解決手段】ＢｉｐトランジスタとＭＯＳトランジス
タを具備した半導体装置において、ＮＰＮ型Ｂｉｐトラ
ンジスタ２０のコレクタを、ＭＯＳトランジスタの入力
初段のゲート電極と静電気保護用抵抗２１との接続点に
接続し、Ｂｉｐトランジスタ２０のエミッタを接地し、
かつ、ベースにはベース電流Ｉ_Bを流さない。この半導
体装置は、静電気保護素子としてＢｉｐトランジスタ２
０のコレクタ・エミッタ間耐圧を利用したものである。
ゲート絶縁膜が薄膜化された時でも十分に高い保護能力
を有する静電気保護素子を備えた半導体装置を実現で
き、また、静電気保護素子以外の用途で使用するＢｉｐ
トランジスタと全く同一工程で静電気保護用Ｂｉｐトラ
ンジスタを作り込むことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特にＢｉＣＭＯＳＳＲＡＭにおいて静電気によるＭＯ
Ｓトランジスタのゲート絶縁膜破壊を防止する手段を備
えた半導体装置に関する。

【０００２】

【従来の技術】バイポーラトランジスタ（以下、Ｂｉｐ
トランジスタという）とＣＭＯＳとを同一チップ上に共
存させたＢｉＣＭＯＳが、近年のデバイスの益々の高速
化、高集積化に伴い、スタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）などに用いられるようになって
きた。このＢｉＣＭＯＳ中のＣＭＯＳを構成するＭＯＳ
トランジスタは、デバイスの微細化に伴い、ゲート絶縁
膜も薄膜化されてきている。

【０００３】このゲート絶縁膜が薄膜化した場合、ＭＯ
Ｓトランジスタのゲート絶縁膜を保護するという目的
で、従来より、Ｐ−Ｎダイオードの逆方向ブレークダウ
ン耐圧を使用しているというのが一般的であり、様々な
文献にも紹介されている。このような構造のゲート保護
素子について以下に簡単に説明する。

【０００４】図１２は従来の半導体装置の一例に設けら
れた静電気保護回路であり、図１３は図１２のＮ⁺−Ｐ^-
接合部の断面図である。この従来の半導体装置は、特開
昭６２−２１３１５１号公報に開示されたもので、図１
に示すように、Ｐ⁺−Ｎ^-接合ダイオード３０のアノード
と、Ｎ⁺−Ｐ^-接合ダイオード３１のカソードと、静電気
保護用抵抗３２の一端とを、ＭＯＳトランジスタの入力
に接続した静電気保護回路を有する。

【０００５】また、この従来の半導体装置は、図１３に
示すように、Ｎ⁺−Ｐ^-接合ダイオード３１のＰ^-部とな
るＰ^-拡散層３４が、Ｂｉｐトランジスタのベース拡散
層領域となるＮ⁺拡散層３３と同じ工程で基板３５上に
設けられている。

【０００６】次に、この従来の半導体装置の動作につい
て図１２及び図１３に従って説明する。この従来の半導
体装置はマイナス電圧の静電気に対する効果が大きい。
マイナス電圧の静電気に対しては、Ｎ⁺−Ｐ^-接合ダイオ
ード３１により電荷をＰ^-部から接地電極へ放出する。
このとき、従来の半導体装置ではシート抵抗値が１ｋΩ
／□と低いベース拡散層３３を用いているため、その電
荷を放出する効率が高くなり、高い保護能力を有する静
電気保護素子が実現できるというものである。

【０００７】

【発明が解決しようとする課題】しかるに、上記従来の
半導体装置の第１の問題点は、ゲート保護素子としてＰ
−Ｎダイオード３０、３１を利用した場合、ゲート絶縁
膜を薄膜化していくと、いくら静電気保護用抵抗３２の
抵抗値を低くしても、十分なゲート保護効果が得られな
いことである。

【０００８】その理由は、一般的にはＮ⁺−Ｐ^-接合ダイ
オードの場合、Ｎ⁺拡散層の濃度はせいぜい１０¹⁸ｃｍ
^-3のオーダーであり、この場合、逆方向ブレークダウン
耐圧は約１０Ｖあるため、例えばゲート絶縁膜を７ｎｍ
程度にまで薄膜化した時には、ゲート絶縁膜にかかる最
大電界強度は約１４ＭＶ／ｃｍと異常に大きくなり、ゲ
ート絶縁膜破壊が起きてしまうからである。

【０００９】また、従来の半導体装置の第２の問題点
は、従来用いられてきた技術のようにゲート保護素子と
してＰ−Ｎダイオードを利用した場合、チップ面積の増
大を招く、つまり、コストの増加を招くということであ
る。

【００１０】その理由は、上の第１の問題点の所で述べ
たように、Ｐ−Ｎ接合の逆方向ブレークダウンは約１０
Ｖあり、ゲート絶縁膜を薄膜化してそのようなＰ−Ｎ接
合型の保護素子を使用した場合、Ｐ−Ｎ接合の面積を大
きくとらなければ静電気で発生した電荷を基板に早く放
出できなくなり、十分な静電気保護効果が得られなくな
るからである。

【００１１】本発明は以上の点に鑑みなされたもので、
ＢｉＣＭＯＳＳＲＡＭ半導体装置において、ＭＯＳト
ランジスタのゲート保護素子としてＢｉｐトラジスタの
耐圧を利用することにより、ＭＯＳトランジスタのゲー
ト絶縁膜を薄膜化した場合でも、ゲート絶縁膜破壊を防
止し得る半導体装置を提供することを目的とする。

【００１２】また、本発明の他の目的は、工程数を増や
すことなく高い静電気保護能力を有する半導体装置を提
供することにある。

【００１３】更に、本発明の他の目的は、チップ面積の
増大を招くことなく、つまり、コストの増加を招くこと
なく高い静電気保護能力を有する半導体装置を提供する
ことにある。

【００１４】

【課題を解決するための手段】本発明は以上の目的を達
成するため、バイポーラトランジスタとＭＯＳトランジ
スタを同一基板に具備した半導体装置において、耐圧を
利用して静電気による前記ＭＯＳトランジスタのゲート
絶縁膜破壊を防止する、保護用バイポーラトランジスタ
を設けたことを特徴とする。

【００１５】上記の保護用バイポーラトランジスタは、
コレクタが静電気保護用抵抗とＭＯＳトランジスタのゲ
ートの接続点に接続され、かつ、エミッタが接地される
と共に、ベース電流がゼロとされたバイポーラトランジ
スタである。

【００１６】また、本発明における保護用バイポーラト
ランジスタは、エミッタが静電気保護用抵抗とＭＯＳト
ランジスタのゲートの接続点に接続され、かつ、ベース
とコレクタとがそれぞれ接地されたバイポーラトランジ
スタである。

【００１７】このように、本発明では、従来使用されて
いたＰ−Ｎ接合ダイオードの耐圧よりも低いバイポーラ
（Ｂｉｐ）トランジスタのコレクタ・エミツタ間耐圧、
あるいはエミッタ・ベース間耐圧を使用するので、ゲー
ト絶縁膜が薄膜化されたときでも従来よりも十分に高い
保護能力を有することができ、また、保護素子の面積を
大きくとる必要がなく、チップ面積の増大を招かない。

【００１８】また、本発明では、静電気保護素子以外の
用途で使用するＢｉｐトラジスタと全く同一工程で静電
気保護素子として使用するＢｉｐトランジスタを半導体
装置中に作り込んでいくので工程数の増加を伴わないよ
うにできる。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。

【００２０】図１は本発明になる半導体装置の第１の実
施の形態の要部の等価回路図を示す。この実施の形態
は、図１に示すように、ＢｉｐトランジスタとＭＯＳト
ランジスタを具備した半導体装置において、ＮＰＮ型Ｂ
ｉｐトランジスタ２０のコレクタを、ＭＯＳトランジス
タ（図示せず）の入力初段のゲート電極と静電気保護用
抵抗２１の入力側とは反対側の他端との接続点に接続
し、Ｂｉｐトランジスタ２０のエミッタを接地し、か
つ、ベースにはベース電流Ｉ_Bを流さない（Ｉ_B＝０）構
成である。

【００２１】すなわち、第１の実施の形態は、静電気保
護素子としてＢｉｐトランジスタ２０のコレクタ・エミ
ッタ間耐圧を利用したものである。このＢｉｐトランジ
スタ２０のコレクタ・エミッタ間耐圧は、従来のＰ−Ｎ
接合ダイオードの逆方向ブレークダウン耐圧よりも低
く、Ｂｉｐトランジスタ２０の面積を従来よりも小さく
できる。

【００２２】また、この実施の形態によれば、前記入力
初段のＭＯＳトランジスタのゲート絶縁膜が例えば７ｎ
ｍ程度にまで薄膜化された場合でも、十分に高い保護能
力を有する。すなわち、従来使用されていたＰ−Ｎ接合
ダイオードの逆方向ブレークダウン耐圧は約１０Ｖであ
り、ゲート絶縁膜を例えば７ｎｍ程度にまで薄膜化した
ときには、ゲート絶縁膜にかかる最大電界強度はＥ＝Ｖ
／ｄ（Ｅ：最大電界強度、Ｖ：ゲート絶縁膜にかかる最
大電圧、ｄ：ゲート絶縁膜厚）と定義されるから、約１
４ＭＶ／ｃｍと異常に大きくなり、ゲート絶縁膜破壊が
起きてしまう。

【００２３】これに対し、この実施の形態によれば、Ｂ
ｉｐトランジスタ２０のコレクタ−エミッタ間耐圧を使
用しているため、その耐圧は約４．５Ｖ程度なので、最
大電界強度は、約６．５ＭＶ／ｃｍと、従来の半分以下
の大きさにまで弱められ、よって従来に比べて十分に高
い保護能力を有する。

【００２４】図２は本発明になる半導体装置の第２の実
施の形態の要部の等価回路図を示す。この実施の形態
は、図２に示すように、ＢｉｐトランジスタとＭＯＳト
ランジスタを具備した半導体装置において、ＭＯＳトラ
ンジスタ（図示せず）の入力初段のゲート電極と、ＮＰ
Ｎ型Ｂｉｐトランジスタ２３のエミッタと、静電気保護
用抵抗２１の入力側とは反対側の他端とを接続し、Ｂｉ
ｐトランジスタ２３のコレクタとベースを接続し、か
つ、接地する構成である。

【００２５】すなわち、第２の実施の形態は、静電気保
護素子としてＢｉｐトランジスタ２３のエミッタ・ベー
ス間耐圧を利用したものである。このＢｉｐトランジス
タ２３のエミッタ・ベース間耐圧は、従来のＰ−Ｎ接合
ダイオードの逆方向ブレークダウン耐圧よりも低く、Ｂ
ｉｐトランジスタ２０の面積を従来よりも小さくて済
む。

【００２６】また、この実施の形態によれば、前記入力
初段のＭＯＳトランジスタのゲート絶縁膜が例えば７ｎ
ｍ程度にまで薄膜化された場合でも、第１の実施の形態
と同様に十分に高い保護能力を有する。Ｂｉｐトランジ
スタのエミッタ・ベース間耐圧はコレクタ・エミッタ間
耐圧と同程度の値であるからである。

【００２７】図１１は本発明になる半導体装置の一実施
の形態の構造断面図を示す。同図において、同一のシリ
コン基板１上にＭＯＳトランジスタ入力初段部Ａと静電
気保護Ｂｉｐトランジスタ部Ｂとが隣接して形成されて
いる。ＭＯＳトランジスタ入力初段部Ａは、シリコン基
板１の表面にゲート酸化シリコン膜７を介してゲート電
極８が形成され、かつ、シリコン基板１に形成されたＰ
型ウェル領域６内で、かつ、ゲート電極８の両側にＮＭ
ＯＮ型低濃度不純物領域９及びＮＭＯＳＮ型高濃度不純
物領域１２とがそれぞれＭＯＳトランジスタのドレイン
領域、ソース領域として形成された構造である。また、
ゲート電極８の両側にはサイドウォール酸化シリコン膜
１０が形成されている。

【００２８】一方、静電気保護Ｂｉｐトランジスタ部Ｂ
は、シリコン基板１中のＮ型埋め込み層５上にＢｉｐト
ランジスタのコレクタとなるＮ型高濃度不純物領域４が
形成され、またベースとなるＰ型高濃度不純物領域１４
が形成され、ベースＰ型低濃度不純物領域１１にはエミ
ッタＮ型高濃度不純物領域１７が形成され、エミッタＮ
型高濃度不純物領域１７がコンタクトホール１６を介し
てＢｉｐトランジスタのエミッタ電極１８に接続された
構造である。

【００２９】次に、この図１１に示す半導体装置におけ
る静電気保護素子形成方法について説明する。まず、シ
リコン基板１にＭＯＳトランジスタのＰ型ウェル領域
６、ＢｉｐトランジスタのＮ型埋め込み領域５、素子分
離酸化シリコン膜３を作り込んでからＭＯＳトランジス
タのゲート電極８を形成する。

【００３０】このＭＯＳトランジスタのゲート電極８
は、まず最初に多結晶シリコンを１００ｎｍ〜１５０ｎ
ｍの厚さで形成し、ＰＯＣｌ ₃を原料としたガス雰囲気
中で熱処理を加え、その次に、シリサイドを１００ｎｍ
〜１５０ｎｍの厚さでスパッタするというポリサイド構
造とする。上記シリサイドは、高融点金属であるチタン
（Ｔｉ）やタングステン（Ｗ）とシリコン（Ｓｉ）の化
合物である。

【００３１】そして、ＭＯＳトランジスタのソース、ド
レイン領域となるＮ型の不純物領域９、１２を形成し、
Ｂｉｐトランジスタの真性ベース領域１１及びグラフト
ベース領域１４を形成し、第１の酸化シリコン膜１５を
１００ｎｍ程度の厚さでシリコン基板１全面上に被覆形
成する。

【００３２】その後、第１の酸化シリコン膜１５にエミ
ッタコンタクトホール１６を開口し、ポリシリコンを全
面に成長させ、ヒ素などのＮ型不純物を全面に注入し、
熱処理を施し、Ｂｉｐトランジスタのエミッタ拡散層領
域（Ｎ型高濃度不純物領域）１７を形成する。それか
ら、フォトリソグラフィー技術を使用して上記ポリシリ
コンのパターニングを行い、Ｂｉｐトランジスタのエミ
ッタ電極１８を形成する。

【００３３】最後に、図示しない第２の酸化シリコン膜
を全面に１００ｎｍ程度の厚さで被覆形成し、Ｂｉｐト
ランジスタのコレクタ−エミッタ間耐圧、エミッタ−ベ
ース間耐圧を静電気保護素子として利用できるようにコ
ンタクトホールを形成し、アルミニウム（Ａｌ）、ある
いはＡｌの合金を全面にスパッタし、フォトリソグラフ
ィー技術を使用し、上記Ａｌのパターニングを行ってＡ
ｌ配線を形成する。

【００３４】上記のＡｌ配線は、第１の実施の形態で
は、ゲート電極８とコレクタＮ型高濃度不純物領域４と
を接続し、エミッタ電極１８をＧＮＤ電位に接続する。
また、第２の実施の形態では、ゲート電極８とエミッタ
電極１８とをＡｌ配線で接続し、コレクタＮ型高濃度不
純物領域４とベースＰ型高濃度不純物領域１４とをＡｌ
配線で接続し、更に、ＧＮＤ電位に接続する。

【００３５】

【実施例】次に、本発明の実施例について、図３〜図１
１の各工程の断面図を用いて詳細に説明する。

【００３６】（１）まず、図３に示すように、シリコン
基板１全面にイオン注入技術を用いて、ＢｉｐＮ型低濃
度不純物領域２を形成するための不純物（リン）を注入
する。ここで、イオン注入の条件は、濃度５×１０¹¹〜
１×１０¹²ｃｍ^-2、加速電圧７０〜１００ｋｅＶであ
る。

【００３７】（２）次に、図３に示すように、シリコン
基板１の主面上に選択酸化法（ＬＯＣＯＳ法）によって
厚い素子分離酸化シリコン膜３を約４００ｎｍの厚さで
形成する。

【００３８】（３）次に、図４に示すように、フォトリ
ソグラフィー技術を用い、将来Ｂｉｐトランジスタのコ
レクタ領域となる部分のみ開口し、イオン注入技術を用
いて、ＢｉｐコレクタＮ型高濃度不純物領域４を形成す
るための不純物（リン）を注入する。ここで、イオン注
入の条件は、濃度５×１０¹⁵〜１×１０¹⁶ｃｍ^-2、加速
電圧７０〜１００ｋｅＶである。

【００３９】（４）そして、９５０℃〜１０００℃で３
０〜４５分間熱処理を行い、ＢｉｐコレクタＮ型高濃度
不純物領域４に注入された不純物（リン）を活性化す
る。

【００４０】（５）フォトリソグラフィー技術を用い、
将来Ｂｉｐトランジスタが作り込まれる部分のみ開口
し、イオン注入技術を用いて、ＢｉｐＮ型埋め込み層５
を形成するための不純物（リン）を注入する。ここで、
イオン注入の条件は、濃度３×１０¹³〜５×１０¹³ｃｍ
^-2、加速電圧１０００〜１２００ｋｅＶである。

【００４１】（６）そして、９５０℃〜１０００℃で１
０〜２０分間熱処理を行い、ＢｉｐＮ型埋め込み層５に
注入された不純物（リン）を活性化する。

【００４２】（７）フォトリソグラフィー技術を用い、
将来ＮＭＯＳトランジスタが作り込まれる部分のみ開口
し、イオン注入技術を用いて、Ｐ型ウェル領域６を形成
するための不純物（ボロン）を注入する。ここで、イオ
ン注入の条件は、温度１×１０¹³〜２×１０¹³ｃｍ^-2、
加速電圧２５０〜３００ｋｅＶである。また、この時同
時に素子分離領域形成のためのイオン注入、ＮＭＯＳの
Ｖｔ制御のためのイオン注入も行う。

【００４３】ここまでの過程の断面図を図４に示す。

【００４４】（８）次に、シリコン基板１を熱酸化し
て、図５に示すようにゲート酸化シリコン膜７を約７ｎ
ｍの厚さで形成する。

【００４５】（９）化学気相成長（ＣＶＤ）技術を用
い、ゲート酸化シリコン膜７上に多結晶シリコンを約１
００ｎｍの厚さで形成する。その後、リンを熱拡散さ
せ、高融点金属であるＴｉやＷとシリコンの化合物（シ
リサイド）を約１００ｎｍの厚さでスパッタし、ポリサ
イド構造とする。

【００４６】（１０）フォトリソグラフィー技術を用
い、ゲート電極８をパターニングする。ここまでの過程
の断面図を図５に示す。

【００４７】（１１）次に、図６に示すように、フォト
リソグラフィー技術を用い、Ｐ型ウェル領域６の上部の
み開口して、その後イオン注入技術を用い、ゲート電極
８をマスクにして自己整合（セルフアライン）的に不純
物（リン）を注入し、ＮＭＯＳＮ型低濃度不純物領域９
を形成する。ここで、イオン注入の条件は、濃度１×１
０¹³〜２×１０¹³ｃｍ^-2、加速電圧１５〜２５ｋｅＶで
ある。

【００４８】（１２）次に、ＣＶＤ技術を用い、素子分
離酸化シリコン膜３、ゲート酸化シリコン膜７、ゲート
電極８上に第１の酸化シリコン膜を約１００ｎｍの厚さ
で形成する。

【００４９】（１３）エッチング技術を用い、第１の酸
化シリコン膜をエッチバックし、ゲート電極８の側壁
に、図７に示すように、サイドウォール酸化シリコン膜
１０を形成する。

【００５０】（１４）次に、図８に示すように、フォト
リソグラフィー技術を用い、Ｐ型ウェル領域６及びＢｉ
ｐトランジスタのコレクタ領域以外の場所のみ開口し
て、その後イオン注入技術を用い、フォトレジストをマ
スクにして不純物（ボロン）を注入し、ＢｉｐベースＰ
型低濃度不純物領域１１を形成する。ここで、イオン注
入の条件は、濃度２×１０¹³〜３×１０¹³ｃｍ^-2、加速
電圧１５〜２０ｋｅＶである。

【００５１】（１５）フォトリソグラフィー技術を用
い、Ｐ型ウェル領域６の上部のみ開口して、その後イオ
ン注入技術を用い、ゲート電極８及びサイドウォール酸
化シリコン膜１０をマスクにして自己整合（セルフアラ
イン）的に不純物（ヒ素）を注入し、ＮＭＯＳＮ型高濃
度不純物領域１２を形成する。ここで、イオン注入の条
件は、濃度３×１０¹⁵〜５×１０¹⁵ｃｍ^-2、加速電圧３
０〜４０ｋｅＶである。ここまでの過程の断面図を図８
に示す。

【００５２】（１６）続いて、フォトリソグラフィー技
術を用い、将来Ｂｉｐトランジスタのグラフトベース領
域となる部分の上部のみ開口する。その後イオン注入技
術を用い、図９に示すように、フォトレジスト１３をマ
スクにして不純物（フッ化ボロン）を注入し、ＢｉｐＰ
型高濃度不純物領域１４を形成する。ここで、イオン注
入の条件は、濃度１×１０¹⁵〜２×１０¹⁵ｃｍ^-2、加速
電圧３０〜５０ｋｅＶである。

【００５３】（１７）次に、図１０に示すように、ＣＶ
Ｄ技術を用い、素子分離酸化シリコン膜３、ゲート電極
８及びサイドウォール酸化シリコン膜１０上に第２の酸
化シリコン膜１５を約１００ｎｍの厚さで形成する。

【００５４】（１８）続いて、図１１に示すように、フ
ォトリソグラフィー技術を用い、エミッタコンタクトホ
ール１６の上部のみ開口し、次にエッチング技術を用い
て酸化シリコン膜１５をエッチングし、エミッタコンタ
クトホール１６を形成する。

【００５５】（１９）続いて、ＣＶＤ技術を用い、酸化
シリコン膜１５上に多結晶シリコン膜を約１５００ｎｍ
の厚さで形成する。その後、イオン注入技術を用い、不
純物（ヒ素）を注入する。ここで、イオン注入の条件
は、濃度１×１０¹⁶〜１．５×１０¹⁶ｃｍ^-2、加速電圧
６０〜７０ｋｅＶである。そして、８５０℃〜９００℃
で１５〜２５分間熱処理を行い、多結晶シリコンから不
純物（ヒ素）をシリコン基板１へ熱拡散させ、Ｂｉｐエ
ミッタＮ型高濃度不純物領域１７を形成する。従って、
このＢｉｐエミッタＮ型高濃度不純物領域１７は、前記
ＢｉｐコレクタＮ型高濃度不純物領域４よりも高濃度で
ある。

【００５６】（２０）そして、図１１に示すように、フ
ォトリソグラフィー技術を用い、Ｂｉｐエミッタ電極１
８をパターニングする。

【００５７】（２１）次に、ＣＶＤ技術を用い、酸化シ
リコン膜１５及びエミッタ電極１８上に第３の酸化シリ
コン膜を形成する。

【００５８】（２２）エッチング技術を用い、第２の酸
化シリコン膜１５及び第３の酸化シリコン膜にコンタク
トホールを形成する。

【００５９】（２３）その後、スパッタ技術を用いて、
Ａｌを被着して配線層を形成する。この配線層の形成工
程において、第１の実施例又は第２の実施例を選択的に
構成できる。

【００６０】第１の実施例は、Ａｌ配線をパターニング
する際に、図１の等価回路に示すような結線となるよう
にパターニングを行った例である。つまり、ＭＯＳトラ
ンジスタの入力初段のゲート電極（図１１の８）とＢｉ
ｐトランジスタのコレクタ拡散層領域（図１１の４）を
Ａｌ配線で接続し、Ｂｉｐトラジスタのベース拡散層領
域（図１１の１４）には電流を流さず（Ｉ_B＝０）、Ｂ
ｉｐトランジスタのエミッタ電極（図１１の１８）はＡ
ｌ配線でＧＮＤ電位に接続する。つまり、静電気保護素
子としてＢｉｐトランジスタのコレクタ−エミッタ間耐
圧が利用できるようにＡｌ配線をパターニングする。第
１の実施例においては、プラス電圧の静電気に対する効
果が大きい。

【００６１】第２の実施例は、Ａｌ配線をパターニング
する際のみ、図２の等価回路に示すような結線となるよ
うにパターニングを行った例である。つまり、ＭＯＳト
ランジスタの入力初段のゲート電極（図１１の８）とＢ
ｉｐトランジスタのエミッタ電極（図１１の１８）をＡ
ｌ配線で接続し、Ｂｉｐトランジスタのコレクタ拡散層
領域（図１１の４）とＢｉｐトラジスタのベース拡散層
領域（図１１の１４）をＡｌ配線で接続し、ＧＮＤ電位
に接続する。つまり、静電気保護素子としてＢｉｐトラ
ンジスタのエミッタ−ベース間耐圧を利用する。この第
２の実施例においても、プラス電圧の静電気に対する効
果が大きい。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
従来使用されていたＰ−Ｎ接合ダイオードの耐圧よりも
低いバイポーラ（Ｂｉｐ）トランジスタのコレクタ・エ
ミツタ間耐圧、あるいはエミッタ・ベース間耐圧を使用
することで、ゲート絶縁膜が７ｎｍ程度にまで薄膜化さ
れた時でも十分に高い保護能力を有する静電気保護素子
を備えた半導体装置を実現できる。

【００６３】また、本発明によれば、静電気保護素子以
外の用途で使用するＢｉｐトランジスタと全く同一工程
で半導体装置中に静電気保護用Ｂｉｐトランジスタを作
り込むことが可能であるため、ＢｉＣＭＯＳＳＲＡＭ
において、工程数の増加を招くことなしに高い保護能力
を有する静電気保護素子を備えた半導体装置を実現でき
る。

【００６４】更に、本発明によれば、チップ面積の増大
を招くことなく、つまり、コストの増加を招くことなく
高い保護能力を有する静電気保護素子を備えた半導体装
置を実現できる。これは前述したように、Ｐ−Ｎ接合の
逆方向ブレークダウンは約１０Ｖあり、ゲート絶縁膜を
薄膜化してそのようなＰ−Ｎ接合型の保護素子を使用し
た場合、Ｐ−Ｎ接合の面積を大きくとらなければ静電気
で発生した電荷を基板に早く放出できなくなり、十分な
静電気保護効果が得られなくなるが、本発明のようにＢ
ｉｐトランジスタのコレクタ・エミッタ間耐圧、あるい
はエミッタ・ベース間耐圧を使用する場合には、その耐
圧は約４．５Ｖ程度なので、保護素子の面積を大きくし
なくても、静電気で発生した電荷を基板に早く放出する
ことが可能になるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の等価回路図であ
る。

【図２】本発明の第２の実施の形態の等価回路図であ
る。

【図３】本発明の一実施の形態の製造方法説明用の各工
程での装置断面図である（その１）。

【図４】本発明の一実施の形態の製造方法説明用の各工
程での装置断面図である（その２）。

【図５】本発明の一実施の形態の製造方法説明用の各工
程での装置断面図である（その３）。

【図６】本発明の一実施の形態の製造方法説明用の各工
程での装置断面図である（その４）。

【図７】本発明の一実施の形態の製造方法説明用の各工
程での装置断面図である（その５）。

【図８】本発明の一実施の形態の製造方法説明用の各工
程での装置断面図である（その６）。

【図９】本発明の一実施の形態の製造方法説明用の各工
程での装置断面図である（その７）。

【図１０】本発明の一実施の形態の製造方法説明用の各
工程での装置断面図である（その８）。

【図１１】本発明の一実施の形態の製造方法説明用の各
工程での装置断面図である（その９）。

【図１２】従来の一例の等価回路図である。

【図１３】従来の一例の要部の装置断面図である。

【符号の説明】

１シリコン基板２ＢｉｐＮ型低濃度不純物領域３素子分離酸化シリコン膜４ＢｉｐコレクタＮ型高濃度不純物領域５ＢｉｐＮ型埋め込み層６Ｐ型ウェル領域７ゲート酸化シリコン膜８ゲート電極９ＮＭＯＳＮ型低濃度不純物領域１０サイドウォール酸化シリコン膜１１ＢｉｐベースＰ型低濃度不純物領域１２ＮＭＯＳＮ型高濃度不純物領域１３フォトレジスト１４ＢｉｐＰ型高濃度不純物領域１５酸化シリコン膜１６エミッタコンタクトホール１７ＢｉｐエミッタＮ型高濃度不純物領域１８Ｂｉｐエミッタ電極２０、２３ＮＰＮ型Ｂｉｐトランジスタ２１静電気保護用抵抗

Claims

【特許請求の範囲】

【請求項１】バイポーラトランジスタとＭＯＳトラン
ジスタを同一基板に具備した半導体装置において、耐圧を利用して静電気による前記ＭＯＳトランジスタの
ゲート絶縁膜破壊を防止する、保護用バイポーラトラン
ジスタを設けたことを特徴とする半導体装置。
【請求項２】前記保護用バイポーラトランジスタは、
コレクタが静電気保護用抵抗と前記ＭＯＳトランジスタ
のゲートの接続点に接続され、かつ、エミッタが接地さ
れると共に、ベース電流がゼロとされたバイポーラトラ
ンジスタであることを特徴とする請求項１記載の半導体
装置。
【請求項３】前記保護用バイポーラトランジスタは、
エミッタが静電気保護用抵抗と前記ＭＯＳトランジスタ
のゲートの接続点に接続され、かつ、ベースとコレクタ
とがそれぞれ接地されたバイポーラトランジスタである
ことを特徴とする請求項１記載の半導体装置。
【請求項４】前記保護用バイポーラトランジスタは、
ＮＰＮ型トランジスタであることを特徴とする請求項２
又は３記載の半導体装置。
【請求項５】前記保護用バイポーラトランジスタは、
エミッタ領域の濃度がコレクタ領域の濃度よりも高いこ
とを特徴とする請求項１記載の半導体装置。
【請求項６】前記保護用のバイポーラトランジスタ
は、該保護用のバイポーラトランジスタ以外のバイポー
ラトランジスタと同一工程で同一構造に形成されること
を特徴とする請求項１乃至３のうちいずれか一項記載の
半導体装置。