CN115050736A - 低压工艺的紧凑型静电保护器件及整体静电防护方法 - Google Patents
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Abstract
本发明提供了一种低压工艺的紧凑型静电保护器件及整体静电防护方法。本发明的紧凑型静电防护器件的触发电压非常低，适用于先进低压电路的静电防护。与此同时，该紧凑型静电防护方案，相比经典的静电防护方案，或是现有的“一体化”静电防护方案，可以只利用一个P阱，一个N阱环和一个深N阱，便可实现对所有ESD泄放模式的静电防护功能，版图布局非常紧凑，可以大幅降低电子产品的制造成本和封装尺寸。本发明专利尤其适用于消费类电子领域，对其产品的小型化、便携化需求，提供了一种良好的整体静电防护解决方案。
Description
技术领域
本发明涉及静电保护技术领域，特别涉及一种低压工艺的紧凑型静电保护器件及整体静电防护方法。
背景技术
目前，静电放电(Electro-Static Discharge，简称ESD)是集成电路可靠性领域的一个重要分支。随着半导体制造工艺的不断发展，静电放电事件所引起的芯片/印刷电路板(Printed Circuit Board，简称PCB)损伤愈发严重，这很大程度上会延长电子产品的研发周期，增大研发费用，并很有可能恶化产品最终的使用寿命。因此，为电子产品提供有效的片上(on-chip)ESD防护，以及为PCB电路提供可靠的片外(off-chip)防护，如瞬变电压抑制二极管(Transient Voltage Suppressor，简称TVS)，均是十分必要的。
目前，工业界典型的整体静电防护架构有两种：基于电源轨的静电防护架构和基于局部输入/输出端口(Input/Output，简称I/O)的静电防护架构，如附图9所示。其中，基于电源轨的静电防护架构通常由“二极管器件+电源钳位电路”所构成，二极管器件具有单向导通能力，通过为每个I/O端口分别配置一个上管和一个下管，借助电源钳位电路的帮助，便可以实现对所有ESD泄放模式(I/O→VDD，简称PD模式；I/O→GND，简称PS模式；VDD→I/O，简称ND模式；GND→I/O，简称NS模式；VDD→GND，简称DS模式；GND→VDD，简称SD模式)的静电防护功能。这种静电防护架构的主要优点为设计简单，并与电路仿真相兼容；缺点为对于某些ESD放电模式(如PS和ND)，电流路径过长，从而恶化整体的电压钳制性能。在先进低压工艺中，ESD设计窗口不断微缩，上述缺点带来的劣势将更加明显。而基于局部I/O端口的静电防护架构通常要求所使用的ESD防护器件具有双向电流导通能力，如BJT，MOSFET和可控硅整流器(Silicon Controlled Rectifier，简称SCR)等，从而摆脱对电源钳位电路的依赖。这种架构的优势是显而易见的：针对所有ESD泄放模式，电流导通路径均较短，电压钳制性能更优，同时针对不同的I/O端口需求，ESD设计灵活度高；而缺点则为设计难度较大，且很难与电路仿真相兼容等。
众所周知，为了满足既定的鲁棒性指标，ESD防护电路通常会占用较大的面积(芯片or PCB)。然而，随着便捷式消费电子的蓬勃发展，电子产品的体积越来越小，这对于静电防护电路，无论上on-chip的ESD防护单元，还是PCB板级的TVS器件，均提出了巨大的面积挑战。为了进一步缩减静电防护电路的面积，现有专利(US6635931B1)将上述两种静电防护架构融合在一起，提出了“一体化”静电防护架构，如附图10所示。这种架构通过在I/O端口，VDD和GND三端之间构造出三个相互耦合的“双向SCR器件”，便可实现对所有ESD泄放模式的静电防护。然而，当被应用于先进的平面CMOS工艺或FinFET工艺中时，为了满足电学隔离，这种架构至少需要使用三个P阱，若干个用于隔离的N阱环以及深N阱来实现，整体的版图布局仍然较为松散，不够紧凑；同时，该“一体化”静电防护架构的触发电压较高，超出了先进低压工艺中的典型ESD设计窗口，这会使得内部电路先于ESD防护器件而发生失效，大幅恶化了电子产品的ESD鲁棒性。
综上，需要提供一种在先进低压工艺中版图布局紧凑、封装尺寸降低的静电保护器件。
发明内容
本发明的目的在于提供一种低压工艺的紧凑型静电保护器件及整体静电防护方法，通过只利用一个P阱，一个N阱环和一个深N阱，便可实现对所有ESD泄放模式的静电防护功能，版图布局非常紧凑，可以大幅降低电子产品的制造成本和封装尺寸，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种低压工艺的紧凑型静电保护器件，包括：
衬底，所述衬底为N型衬底或P型衬底；
阱环，设置于所述衬底上；其中，
所述阱环内还设置有第一重掺杂有源区；
深阱区，设置于所述阱环内；
阱区，设置于所述深阱区内；
所述阱区内还设置有第二重掺杂有源区；其中，
所述第一重掺杂有源区和和第二重掺杂有源区分别连接至电源端、I/O端口和接地端。
优选地、所述衬底包括：所述衬底还通过如下方式进行检测，以确定其是否存在缺陷：
将预设检测光线照射至衬底上，获取反射光线；其中，
所述预设检测光线为紫外线、红外线、γ射线和β射线其中一种；
根据所述反射光线，生成衬底待测图像；
将所述衬底待测图像转换为灰度图像，在所述灰度图像上选取多个检测区域；其中，
不同检测区域不重叠；
不同检测区域均设置有对应的标准图像；
提取不同检测区域的各个像素的灰度值；
将所述灰度值与所述标准图像的灰度值进行对比，确定灰度值高于标准图像的灰度值的像素数量；
当所述像素数量不高于预设值时，所述衬底不存在缺陷；
当所述像素数量高于预设值时，所述衬底存在缺陷；其中，
所述预设值为衬底符合标准像素的数量值。
优选地、所述衬底为P型衬底时：
所述阱环为N型阱环；
所述深阱区为深N阱区；
所述阱区为P型阱区；
所述第一重掺杂有源区包括：第一P+重掺杂有源区、第二P+重掺杂有源区和第三P+重掺杂有源区；
所述第二重掺杂有源区包括：第一N+重掺杂有源区、第二N+重掺杂有源区和第三N+重掺杂有源区。
优选地、所述衬底为N型衬底时：
所述阱环为P型阱环；
所述深阱区为深P阱区；
所述阱区为N型阱区；
所述第一重掺杂有源区包括：第一N+重掺杂有源区、第二N+重掺杂有源区和第三N+重掺杂有源区；
所述第二重掺杂有源区包括：第一P+重掺杂有源区、第二P+重掺杂有源区和第三P+重掺杂有源区。
优选地、所述阱环和深阱区用于生成隔离结构，将阱区和衬底隔离开，生成第一隔离结构；
任意相邻的所述第一重掺杂有源区之间或所述第一重掺杂有源区和所述第二重掺杂有源区之间或任意相邻的所述第二重掺杂有源区之间均设置有第二隔离结构；
所述第二隔离结构包括：无隔离结构、浅沟槽隔离和场氧化层。
优选地、所述无隔离结构通过如下步骤形成：
步骤1：获取所述衬底的第一光刻模板，并仿真出第一无隔离结构，并在所述无隔离结构种设置测试区；其中，
所述第一光刻模板设置有电流路径的路径走向标记；
步骤2：根据所述测试区对所述第一无隔离结构的有源区进行模拟，并对模拟结果进行电流路径测试，获取测试结果；
步骤3：根据所述测试结果，判断所述电流路径是否与所述路径走向标记一致；
步骤4：当所述路径走向标记一致时，将所述第一无隔离结构作为目标无隔离结构。
优选地、所述场氧化层设置于所述沟槽的内壁；其中，
所述内壁还包括一种用于调节所述内壁曲线的调节方法，包括：
对所述内壁进行红外扫描，确定每个像素点的像素坐标，根据所述像素坐标，确定初始内壁延伸方向和初始翘曲度；其中，
所述初始翘曲度通过如下公式得到：
其中，
Q表示内壁的翘曲度；di表示第i个坐标点的位置参数；θi表示第i个坐标点的红外扫描入射角；αi表示第i个坐标点的扫描入射角和水平方向的夹角；xi表示第i个坐标点的横坐标；yi表示第i个坐标点的纵坐标；n表示像素坐标的总数量，i∈n，且i为正整数；
所述内壁延伸方向由如下公式确定：
其中，
根据所述第一光刻模板，确定标准内壁延伸方向和标准翘曲度；
根据所述初始内壁延伸方向、初始翘曲度和标准内壁延伸方向、标准翘曲度，确定标准差值；
标准差值通过如下公式确定：
Qz表示翘曲度差值；Fz表示延伸方向差值；Qb表示标准标准翘曲度；Fb表示标准内壁延伸方向的方向参数；
根据所述标准差值，通过掺杂多晶硅层进行差值调节。
一种整体静电防护方法，所述整体静电防护方法适用于所述一种低压工艺的紧凑型静电保护器件，
将所述阱环内第一重掺杂有源区和所述阱区内的第二重掺杂有源区在不同类型衬底进行多电流路径连接，生成多种静电保护模式；其中，
所述静电保护模式包括：PD模式、NS模式、SD模式、PS模式、ND模式和DS模式。
优选地、所述方法包括：
当电流路径为第二P+重掺杂有源区向第一N+重掺杂有源区时，启动PD模式；
当电流路径为第三P+重掺杂有源区向第二N+重掺杂有源区时，启动NS模式；
当电流路径为第三P+重掺杂有源区向第一N+重掺杂有源区时，启动SD模式；
当电流路径为第二P+重掺杂有源区向第三P+重掺杂有源区、第二N+重掺杂有源区向第三N+重掺杂有源区和第二P+重掺杂有源区向第三N+重掺杂有源区时，启动PS模式；
当电流路径为第一P+重掺杂有源区向第二P+重掺杂有源区、第一N+重掺杂有源区向第二N+重掺杂有源区和第一P+重掺杂有源区向第二N+重掺杂有源区时，启动ND模式；
当电流路径为第一P+重掺杂有源区向第三P+重掺杂有源区、第一N+重掺杂有源区向第三N+重掺杂有源区和第一P+重掺杂有源区向第三N+重掺杂有源区时，启动DS模式。
优选地、所述方法包括：
当PD模式时：I/O端向电源端泄放静电荷；
当NS模式时：接地端向I/O端泄放静电荷；
当SD模式时：接地端向VDD泄放静电荷；
当PS模式时：I/O端向接地端泄放静电荷；
当ND模式时：电源端向I/O端泄放静电荷；
当DS模式时：电源端向接地端泄放静电荷。
本发明的有益效果在于：本发明的目的在于提供一种紧凑型的具有低触发电压的静电防护器件，以及一种集成有该种器件的紧凑型整体静电防护方案。该紧凑型静电防护器件的触发电压非常低，适用于先进低压电路的静电防护。与此同时，该紧凑型静电防护方案，相比经典的静电防护方案，或是现有的“一体化”静电防护方案，可以只利用一个P阱，一个N阱环和一个深N阱，便可实现对所有ESD泄放模式的静电防护功能，版图布局非常紧凑，可以大幅降低电子产品的制造成本和封装尺寸。本发明专利尤其适用于消费类电子领域，对其产品的小型化、便携化需求，提供了一种良好的整体静电防护解决方案。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明实施例中一种低压工艺的紧凑型静电保护器件的结构图；
图2为本发明实施例中紧凑型静电防护方案的架构拓扑图和紧凑型静电防护器件的结构剖面图
图3为本发明实施例中紧凑型静电防护方案在PD模式下的工作原理示意图；
图4为本发明实施例中紧凑型静电防护方案在NS模式下的工作原理示意图；
图5为本发明实施例中紧凑型静电防护方案在SD模式下的工作原理示意图；
图6为本发明实施例中紧凑型静电防护方案在PS模式下的工作原理示意图；
图7为本发明实施例中紧凑型静电防护方案在ND模式下的工作原理示意图；
图8为本发明实施例中紧凑型静电防护方案在DS模式下的工作原理示意图；
图9为现有技术中经典的基于电源轨和局部I/O端口的静电防护架构的示意图；
图10为现有技术中“一体化”静电防护架构中双向SCR器件的结构剖面图和ESD泄放模式的等效电路图。
其中：P110表示P型衬底；N120表示深N阱区；N140表示N型阱区；P150表示P型阱区；P+141表示第一P+重掺杂有源区；P+142表示第二P+重掺杂有源区；P+143表示第三P+重掺杂有源区；N+151表示第一N+重掺杂有源区；N+152表示第二N+重掺杂有源区；N+153表示第三N+重掺杂有源区；101表示电源端；102表示I/O端口；103表示接地端；201-206以及305-306表示电流路径。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
实施例1：
如附图1所示，一种低压工艺的紧凑型静电保护器件，包括：
衬底1，其中衬底1包括N型衬底或P型衬底；
阱环2，设置于所述衬底1上；其中，
所述阱环2内还设置有第一重掺杂有源区6；
深阱区3，设置于所述阱环2内；
阱区4，设置于所述深阱区内3；
所述阱区4内还设置有第二重掺杂有源区5；其中，
所述第一重掺杂有源区6和和第二重掺杂有源区5分别连接至电源端VDD、I/O端口和接地端GND。
本发明的原理在于：本发明的紧凑型静电防护器件通过在每个阱中放置三个相同掺杂类型的重掺杂有源区，并合理的分配每个重掺杂有源区的电极连接，便可以在非常紧凑的版图配置下，即采用一个阱环2，一个深阱区3和一个阱区4，通过阱环2内设置的第一重掺杂有源区6和阱区4内设置的第二重掺杂有源区5，便可以构成多条具有低压触发的电路泄放通道，从而实现对所有ESD泄放模式的静电防护。
其中衬底1的类型可以包含N型衬底或P型衬底两种，应用范围广泛。
进一步地，如图2所示，在一个优选的实施例中，衬底1采用P型衬底P110，阱环2采用N型阱区N140，阱区4采用P型阱区P150，深阱区3采用深N阱区N120，当把上述的紧凑型静电防护器件集成到整体静电防护网络中，一个该器件便可以同时替代原来I/O端口的上路、下路ESD防护器件以及电源钳位电路的功能，实现任意端口之间的静电防护。这有利于大幅减小产品的版图面积和封装尺寸，降低制造成本。
本发明通过在一个N型阱区N140内设置三个第一重掺杂有源区6，三个第一重掺杂有源区6分别连接电源端，I/O端和接地端；同时，在一个相邻且隔绝于P型衬底P110的P型阱区P150内，设置三个第二重掺杂有源区5，同样分别连接电源端、I/O端和接地端。通过在N型阱区N140和P型阱区P150内分别设置三组重掺杂有源区，相比现有的静电防护方案，本发明可以只利用一个P阱，一个N阱环和一个深N阱，便可以实现6条(即
)具有低触发低压的电路泄放通道，从而实现对所有ESD泄放模式(6种)的静电防护功能，版图布局非常紧凑，可以大幅降低电子产品的制造成本和封装尺寸。
在实际芯片中，经常会出现多个电源端，I/O端和接地端的情形，此时本专利所提出的紧凑型静电防护器件以及集成了该器件的紧凑型整体静电防护方案仍然有效。
具体做法为：在同一个N型阱区N140，针对芯片中出现的多个电源端，I/O端和接地端，分别设置一个第一重掺杂有源区6，并分别将其通过金属线连接至相应的端口上；同时，在同一个P型阱区P150，针对芯片中出现的每个电源端，I/O端口和接地端，分别设置一个第二重掺杂有源区5，并分别将其通过金属线连接至相应的端口上。上述技术方式，额外考虑了多个电源域之间器件的耐压问题。
另外，针对本发明的衬底1，为了提高其稳定性能和质量，还可以将衬底1上设置保护层，例如，具体的，通过在衬底上进行氮化铝薄膜反应，通过氮化铝薄膜构成铝化层；通过铝化层上生成一个氮化铝外延层；并且在氮化铝层上生长低温氮化铝外延层；低温氮化铝外延层上生长中温氮化铝外延层；中温氮化铝外延层上生长高温氮化铝外延层，通过三个铝外延层对本发明的保护器件进行保护。该氮化铝单晶薄膜的制备方法简便、污染小、稳定，得到的氮化铝单晶薄膜整片不雾化无裂纹、晶体质量高，以此氮化铝单晶薄膜生长的外延结构质量高，稳定性强，设置在衬底1上，也进一步提高了衬底本身的性能和质量。
本发明的有益效果在于：
(1)本发明的目的在于提供一种紧凑型的具有低触发电压的静电防护器件，以及一种集成有该种器件的紧凑型整体静电防护方案。该紧凑型静电防护器件的触发电压非常低，适用于先进低压电路的静电防护。
(2)本发明中的紧凑型静电防护方案，相比经典的静电防护方案，或是现有的“一体化”静电防护方案，可以只利用一个P阱，一个N阱环和一个深N阱，便可实现对所有ESD泄放模式的静电防护功能，版图布局非常紧凑，可以大幅降低电子产品的制造成本和封装尺寸。本发明尤其适用于消费类电子领域，对其产品的小型化、便携化需求，提供了一种良好的整体静电防护解决方案。
(3)本发明的适用范围广泛，目前市面上主流的集成电路工艺，特别是先进的纳米级CMOS工艺和3D FinFET工艺，采用的基本都是P型衬底，这是最普遍的情形。而对于一些传统的大尺寸工艺，可能会用到N型衬底。本发明显然P型衬底涵盖了绝大多数实际的工艺，具有极高的创新性和实用性，而且同时适用于N型衬底，提高了技术方案的适用范围和兼容性。
实施例2：
优选地、所述衬底1还通过如下方式进行检测，以确定其是否存在缺陷：
将预设检测光线照射至衬底1上，获取反射光线，其中衬底1可以为N型衬底或者P型衬底；其中，
所述预设检测光线为紫外线、红外线、γ射线和β射线中的一种；
根据所述反射光线，生成衬底待测图像；
将所述衬底待测图像转换为灰度图像，在所述灰度图像上选取多个检测区域；其中，
不同检测区域不重叠；
不同检测区域均设置有对应的标准图像；
提取不同检测区域的各个像素的灰度值；
将所述灰度值与所述标准图像的灰度值进行对比，确定灰度值高于标准图像的灰度值的像素数量；
当所述像素数量不高于预设值时，所述衬底不存在缺陷；
当所述像素数量高于预设值时，所述衬底存在缺陷；其中，
所述预设值为衬底符合标准像素的数量值。
本发明的原理在于：本发明还会对衬底1进行检测，以确定其是否存在例如不平整，有凹坑等缺陷，检测的方式为通过射线生成衬底的待测图像，这个待测图像转化为灰度图像之后，可以通过图像的像素所在的位置和灰度值的标准，判断衬底是不是符合预先准备好的设计需求。在这个过程中，本发明采用的原理是一种基于像素的对比方式，在这个对比的过程中，本发明采用的射线为紫外线、红外线、γ射线和β射线，但是不同的射线生成的图像，灰度化的方式不同，能够适应不同类型材质的衬底。而通过灰度值的对比的这种方式，能够对每一个像素点都进行判断，对于衬底缺陷的判断更加的精细化。
本发明的有益效果在于：本发明能够适应不同类型材质的衬底1。而通过灰度值的对比的这种方式，能够对每一个像素点都进行判断，对于衬底缺陷的判断更加的精细化。针对不同的制造工艺，具有不同的衬底，不同的衬底可以应用于不同的场景。
实施例3：
优选地、所述衬底为P型衬底时：
所述阱环为N型阱环；
所述深阱区为深N阱区；
所述阱区为P型阱区；
所述第二重掺杂有源区包括：第一N+重掺杂有源区、第二N+重掺杂有源区和第三N+重掺杂有源区；
所述第一重掺杂有源区包括：第一P+重掺杂有源区、第二P+重掺杂有源区和第三P+重掺杂有源区。
本发明的技术原理在于：
本发明的紧凑型静电防护器件具体结构中：如附图2所示，存在一个P型阱区P150，在P型阱区P150周围存在一个N型阱区N140，该P型阱区P150下方存在一个深N阱区N120。N型阱区N140和深N阱区N120共同将该P型阱区P150与P型衬底P110相隔离开。在N型阱区N140内部存在三个P型的第一重掺杂有源区6，即第一P+重掺杂有源区P+141，第二P+重掺杂有源区P+142和第三P+重掺杂有源区P+143，第一P+重掺杂有源区P+141、第二P+重掺杂有源区P+142和第三P+重掺杂有源区P+143分别连接至电源端、I/O端口和接地地端。在P型阱区(P150)内部存在三个N型的第二重掺杂有源区5，即第一N+重掺杂有源区N+151、第二N+重掺杂有源区N+152和第三N+重掺杂有源区N+153分别连接至电源端、I/O端口和接地端。
实施例4：
优选地、所述衬底为N型衬底时：
所述阱环为P型阱环；
所述深阱区为深P阱区；
所述阱区为N型阱区；
所述第一重掺杂有源区包括：第一N+重掺杂有源区、第二N+重掺杂有源区和第三N+重掺杂有源区；
所述第二重掺杂有源区包括：第一P+重掺杂有源区、第二P+重掺杂有源区和第三P+重掺杂有源区。
上述技术方案中，衬底为N型和衬底为P型时，本发明在技术结构上类似，而在除开技术结构上，技术方案的效果上，同样具有静电防护的作用。
本发明的技术原理在于：
当衬底为N型衬底时，本发明的紧凑型静电防护器件仍然有效，其结构组成变为：存在一个N型阱区，该N型阱区周围存在一个P阱环，该N型阱区下方存在一个深P阱区。P阱环和深P阱区共同将该N型阱区与N型衬底相隔离开。在N型阱区内部存在三个P型重掺杂有源区，分别连接至电源端，I/O端口和接地端；在P阱内部存在三个N型重掺杂有源区，具体为第一N+重掺杂有源区，第二N+重掺杂有源区和第三N+重掺杂有源区，第一N+重掺杂有源区连接至电源端，第二N+重掺杂有源区连接至I/O端口和第三N+重掺杂有源区连接至接地端。
实施例5：
优选地、所述阱环和深阱区用于生成隔离结构，将阱区和衬底隔离开，生成第一隔离结构；
任意相邻的所述第一重掺杂有源区之间或所述第一重掺杂有源区和所述第二重掺杂有源区之间或任意相邻的所述第二重掺杂有源区之间均设置有第二隔离结构；
所述第二隔离结构包括：无隔离结构、浅沟槽隔离和场氧化层。
对于不同的制造工艺，深N(P)阱的形貌可能发生变化。对于大尺寸工艺，深N(P)阱的范围为从硅片表面到其结深处，呈现出一个阱状，此时只利用深N(P)阱就可以将其内部的P(N)阱与外部的P(N)型衬底相隔离开；但对于一些先进CMOS工艺，深N(P)阱可能会演变为一个N(P)型埋层，只存在于N(P)阱和P(N)阱区域的下方，此时为了有效地将P(N)阱与P(N)型衬底相隔离，还需要在P(N)阱的周围设置一圈N(P)阱(即N(P)阱环)，与下方的深N(P)阱共同实现电学隔离功能。本发明的权利范围应覆盖上述两种典型的深N(P)阱形貌。
对于不同的制造工艺，重掺杂有源区之间的隔离结构可能有所不同：无隔离结构，浅沟槽隔离(Shallow Trench Isolation，简称STI)或场氧化层(Field Oxide，简称FOX)。本发明的权利范围应覆盖上述三种典型的隔离结构。在实际实施的时候，对于大尺寸工艺，通常采用无隔离结构或场氧化层隔离；对于小尺寸的先进纳米级CMOS工艺(目前市面上的主流工艺)，乃至3D FinFET工艺，都是采用浅沟槽隔离(STI)技术。
实施例6：
优选地、所述无隔离结构通过如下步骤形成：
步骤1：获取所述衬底的第一光刻模板，并仿真出第一无隔离结构，并在所述无隔离结构种设置测试区；其中，
所述第一光刻模板设置有电流路径的路径走向标记；
步骤2：根据所述测试区对所述第一无隔离结构的有源区进行模拟，并对模拟结果进行电流路径测试，获取测试结果；
步骤3：根据所述测试结果，判断所述电流路径是否与所述路径走向标记一致；
步骤4：当所述路径走向标记一致时，将所述第一无隔离结构作为目标无隔离结构。
本发明的原理在于：本发明的衬底是通过光刻刻出来的，所以本发明的无隔离结构中，本发明可以对电流路径进行检测模拟，在这个检测模拟的过程中，会通过电流的路径走向标记，对无隔离结构进行模拟，通过模拟的无隔离结构进行电流路径的测试，判断这个无隔离结构是不是符合设计标准，只有在电流路径一致的时候，才能判断出这个无隔离结构是正确的，是符合设计标准的，也根据目标无隔离结构去构造衬底上不同的阱区和重掺杂有源区。
实施例7：
优选地、
所述场氧化层设置于所述沟槽的内壁；其中，
所述内壁还包括一种用于调节所述内壁曲线的调节方法，包括：
对所述内壁进行红外扫描，确定每个像素点的像素坐标，根据所述像素坐标，确定初始内壁延伸方向和初始翘曲度；其中，
所述初始翘曲度通过如下公式得到：
其中，
Q表示内壁的翘曲度；di表示第i个坐标点的位置参数；θi表示第i个坐标点的红外扫描入射角；αi表示第i个坐标点的扫描入射角和水平方向的夹角；xi表示第i个坐标点的横坐标；yi表示第i个坐标点的纵坐标；n表示像素坐标的总数量，i∈n，且i为正整数；
所述内壁延伸方向由如下公式确定：
其中，
本发明计算翘曲度和内壁延伸方向的步骤是相同的，在这个过程中，本发明因为是通过红外扫描装置进行扫描得到初始的翘曲度和初始的内壁延伸方向，所以本发明在翘曲度计算的步骤中，引入了红外扫描的角度，根据每个像素坐标的夹角进行一个计算，通过所有的坐标点，确定最终的初始翘曲度。而第一光刻模板上得到的标准内壁延伸方向和标准翘曲度是预先就建模成功，建模出来得到的。而对于内壁延伸方向Fc在坐标系上会通过平均横坐标值和平均纵坐标值生成一个离散的坐标图，通过内壁延伸方向的公式，坐标之间的差值会构成一个立体模型，这个立体模型就是能够确定延伸的方向，因此，本发明引入了竖直坐标。
根据所述第一光刻模板，确定标准内壁延伸方向和标准翘曲度；
根据所述初始内壁延伸方向、初始翘曲度和标准内壁延伸方向、标准翘曲度，确定标准差值；
标准差值通过如下公式确定：
Qz表示翘曲度差值；Fz表示延伸方向差值；Qb表示标准标准翘曲度；Fb表示标准内壁延伸方向的方向参数；
根据所述标准差值，通过掺杂多晶硅层进行差值调节。
在差值调节上，如果继续通过已经形成的场氧化层是无法进行调节的，因为氧化程度是固定的，所以本发明掺杂多晶硅层，在多晶硅层上继续氧化，实现差值调节，调节的方向只是让沟道更加符合预设标准，但是不会对衬底的场氧化层进行削减。
上述技术方案中，因为无隔离结构主要是对沟道进行设计，而沟道是不是符合标准，要看沟道的内壁曲线，因此本发明从内壁的延伸方向和翘曲度进行考量，通过场氧化层和掺杂多晶硅层对内壁延伸方向和翘曲度进行调节，调节到符合设计标注的程度。沟道更好的隔离效果，也符合实际的设计需求和隔离需求。
实施例8：
一种整体静电防护方法，所述整体静电防护方法适用于所述一种低压工艺的紧凑型静电保护器件，
在所述电源端、I/O端口和接地端存在电流信号时，确定衬底上所述阱环内第一重掺杂有源区和所述阱区内的第二重掺杂有源区的电流路径；
将所述阱环内第一重掺杂有源区和所述阱区内的第二重掺杂有源区在不同类型衬底进行多电流路径连接，根据电流路径，生成多种静电保护模式；其中，
所述静电保护模式包括：PD模式、NS模式、SD模式、PS模式、ND模式和DS模式。
上述技术方案中：
完整的全芯片静电防护要求任意两个端口之间，都具有能够泄放ESD电荷的能力，以保护内部电路。所以本发明构成了6种模式，其实就是三个端口的任意组合，这个组合考虑电流方向，也就是6条静电泄放通路。本发明的6种泄放模式，包含了三个端口，即VDD电源端，GND接地端，I/O端口，在实际应用时，可能面临的所有情形的静电荷泄放过程，针对每种模式，都提供了相应的防护电路，因而可以可靠地保护内部芯片。
在本发明中这六种模式，其实就是代表了芯片在实际应用过程中，遇到的最典型的六种静电放电场景。在本发明中如果在静电防护的时候遇到不同的电流路径，也就是重掺杂有源区和接地端、电源端和I/O端的连接方式不同时，有时候是第一P+重掺杂有源区和接地端相连接，有时候是第一N+重掺杂有源区和接地端连接，此时电流路径不同，为了不同的电流路径都存在静电防护的方式，本发明将六种静电放电场景进行融合处理。由于静电荷存在的随机性，上述六种放电模式，在芯片实际应用中，是随机出现的，不确定的，无法预估的，此时为了保证芯片始终具有良好的ESD免疫能力，那么我们就需要在设计ESD防护电路时，将上述六种放电情形统筹考虑。这样在芯片实际应用时，不管出现了哪种放电模式，本发明所设计的ESD电路都可以很好地完成防护工作。
实施例9：
优选地、所述方法包括：
当电流路径为第二P+重掺杂有源区向第一N+重掺杂有源区，启动PD模式；
当电流路径为第三P+重掺杂有源区向第二N+重掺杂有源区，启动NS模式；
当电流路径为第三P+重掺杂有源区向第一N+重掺杂有源区，启动SD模式时；
当电流路径为第二P+重掺杂有源区向第三P+重掺杂有源区、第二N+重掺杂有源区向第三N+重掺杂有源区和第二P+重掺杂有源区向第三N+重掺杂有源区时，启动PS模式；
当电流路径为第一P+重掺杂有源区向第二P+重掺杂有源区、第一N+重掺杂有源区向第二N+重掺杂有源区和第一P+重掺杂有源区向第二N+重掺杂有源区时，启动ND模式；
当电流路径为第一P+重掺杂有源区向第三P+重掺杂有源区、第一N+重掺杂有源区向第三N+重掺杂有源区和第一P+重掺杂有源区向第三N+重掺杂有源区时，启动DS模式。
针对PD模式、NS模式和SD模式，如附图3、附图4和附图5所示，电流路径为201(P+142/N140/P150/N+151；N型阱区的第二P+重掺杂有源区至P型阱区的第一N+重掺杂有源区)对应PD模式；电流路径为202(P+143/N140/P150/N+152 N型阱区的第三P+重掺杂有源区至P型阱区的第二N+重掺杂有源区)对应NS模式；电流路径为203(P+143/N140/P150/N+151N型阱区的第三P+重掺杂有源区至P型阱区的第一N+重掺杂有源区)对应SD模式，通过这三个电路路径分别导通三条电流导通路径。
这些电流通路可视为P-N-P-N器件，相比二极管器件，P-N-P-N器件为四层结构，因而寄生电容更小，更适用于高频信号端口；同时，P-N-P-N器件内部的两个BJT(如附图4中的PNP2和NPN2)构成闭合的正反馈环路，这会使得其开启电压和导通特性均与二极管类似，从而可以在整体静电防护方案中替代二极管的角色。具体来说，由于芯片的电源轨通常电势最高，地轨通常电势最低，而信号端口的电势通常介于以上两者之间。因此，针对PD模式、NS模式和SD模式，传统静电防护架构中通常使用二极管进行ESD电荷泄放，而在本发明所提出的紧凑型静电防护架构中，上述二极管分别被P-N-P-N器件所取代。
针对PS模式，参见图6，当电流路径为第二P+重掺杂有源区向第三P+重掺杂有源区、第二N+重掺杂有源区向第三N+重掺杂有源区和第二P+重掺杂有源区向第三N+重掺杂有源区时，启动PS模式：
附图6显示了本专利所提出的紧凑型静电防护器件及相应的整体静电防护方案在PS模式下的工作原理。由图可知，在PS模式下，电流路径204(P+142/N140/P150/N+153 N型阱区的第二P+重掺杂有源区至P型阱区的第三N+重掺杂有源区)，电流路径301(P+142/N140/P+143 N型阱区的第二P+重掺杂有源区至N型阱区的第三N+重掺杂有源区)和电流路径302(N+152/P150/N+153 P型阱区的第二N+重掺杂有源区至N型阱区的第三N+重掺杂有源区)均会导通开启，分别对应于四层P-N-P-N器件(内部存在两个正反馈BJT：PNP4和NPN4)，PNP器件(PNP5)和NPN器件(NPN5)。
此时，虽然P-N-P-N器件仍然为电流的主泄放通道，但所并联的PNP5和NPN5器件会打破P-N-P-N内部两个BJT(PNP4和NPN4)组成的封闭正反馈环路，使得此时P-N-P-N器件的电学特性发生一些变化：器件的I-V特性出现回滞(snapback)特性，类似于二极管辅助触发的SCR器件(DTSCR)。相比附图3，4，5中的P-N-P-N器件，这里的P-N-P-N器件的开启电压和维持电压均会升高，并受控于PNP5和NPN5的电流导通能力。
综上，对于先进低压工艺(例如，电源电压<1V)，上述P-N-P-N器件在电源电压下可以保持关态，并且维持较低的漏电流；同时，其维持电压通常会高于电源电压，这使得该器件的抗闩锁能力较强；而当ESD脉冲来临时，上述器件又可以在很低的电压下及时触发导通，有效地泄放静电荷。因此，上述P-N-P-N器件可以取代传统静电防护架构中I/O端口与地轨之间的ESD器件，在PS模式下高效且可靠地泄放静电荷，防护内部电路。
针对ND模式，参见图7，当电流路径为第一P+重掺杂有源区向第二P+重掺杂有源区、第一N+重掺杂有源区向第二N+重掺杂有源区和第一P+重掺杂有源区向第二N+重掺杂有源区，电源端向I/O端泄放静电荷，启动ND模式。
附图7显示了本发明所提出的紧凑型静电防护器件及相应的整体静电防护方案在ND模式下的工作原理。此时，电流路径205(P+141/N140/P150/N+152 N型阱区的第一P+重掺杂有源区至P型阱区的第二N+重掺杂有源区)，电流路径303(P+141/N140/P+142 N型阱区的第一P+重掺杂有源区至P型阱区的第二P+重掺杂有源区)和304(N+151/P150/N+152 P型阱区的第一N+重掺杂有源区至P型阱区的第二N+重掺杂有源区)均会导通开启，分别对应于四层P-N-P-N器件(内部存在两个正反馈BJT：PNP6和NPN6)，PNP器件(PNP7)和NPN器件(NPN7)。
ND模式下器件的工作原理与PS模式类似，即由于PNP7和NPN7的存在，P-N-P-N器件的电学特性会发生改变(器件的I-V特性出现回滞特性，且器件的开启电压和维持电压均会升高，并受控于PNP7和NPN7的电流导通能力)，从而使其可以被应用于电源轨与I/O端口之间，高效且可靠地泄放静电荷，防护内部电路。
针对DS模式，参见图8，当电流路径为第一P+重掺杂有源区向第三P+重掺杂有源区、第一N+重掺杂有源区向第三N+重掺杂有源区和第一P+重掺杂有源区向第三N+重掺杂有源区，启动DS模式时。
附图8显示了本专利所提出的紧凑型静电防护器件及相应的整体静电防护方案在DS模式下的工作原理。此时，电流路径206(P+141/N140/P150/N+153 N型阱区的第一P+重掺杂有源区至P型阱区的第三N+重掺杂有源区)，电流路径305(P+141/N140/P+143 N型阱区的第一P+重掺杂有源区至N型阱区的第三N+重掺杂有源区)和电流路径306(N+151/P150/N+153 P型阱区的第一N+重掺杂有源区至P型阱区的第三N+重掺杂有源区)均会导通开启，分别对应于四层P-N-P-N器件(内部存在两个正反馈BJT：PNP8和NPN8)，PNP器件(PNP9)和NPN器件(NPN9)。
DS模式下器件的工作原理与PS模式类似，即由于PNP9和NPN9的存在，P-N-P-N器件的电学特性会发生改变——器件的I-V特性出现回滞特性，且器件的开启电压和维持电压均会升高，并受控于PNP9和NPN9的电流导通能力。此时需要注意，芯片的电源轨与地轨之间，供电电流通常可以达到很高，因而该路径最易发生闩锁事件。为了提高上述P-N-P-N器件的抗闩锁能力，可以从工艺参数或器件尺寸方面进行优化，增强PNP9和NPN9的电流导通能力(即电流增益)，从而可以更加有效地打破P-N-P-N器件内部的两个BJT的正反馈效应，实现更高的开启电压和维持电压，以达到足够的抗闩锁能力。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种低压工艺的紧凑型静电保护器件，其特征在于，包括：
衬底，所述衬底为N型衬底或P型衬底；
阱环，设置于所述衬底上；其中，
所述阱环内还设置有第一重掺杂有源区；
深阱区，设置于所述阱环内；
阱区，设置于所述深阱区内；
所述阱区内还设置有第二重掺杂有源区；其中，
所述第一重掺杂有源区和第二重掺杂有源区分别连接至电源端、I/O端口和接地端。
2.如权利要求1所述的一种低压工艺的紧凑型静电保护器件，其特征在于，所述衬底通过如下方式进行检测，以确定其是否存在缺陷：
将预设检测光线照射至衬底上，获取反射光线；其中，
所述预设检测光线为紫外线、红外线、γ射线和β射线其中一种；
根据所述反射光线，生成衬底待测图像；
将所述衬底待测图像转换为灰度图像，在所述灰度图像上选取多个检测区域；其中，
不同检测区域不重叠；
不同检测区域均设置有对应的标准图像；
提取不同检测区域的各个像素的灰度值；
将所述灰度值与所述标准图像的灰度值进行对比，确定灰度值高于标准图像的灰度值的像素数量；
当所述像素数量不高于预设值时，所述衬底不存在缺陷；
当所述像素数量高于预设值时，所述衬底存在缺陷；其中，
所述预设值为衬底符合标准像素的数量值。
3.如权利要求2所述的一种低压工艺的紧凑型静电保护器件，其特征在于，所述衬底为P型衬底时：
所述阱环为N型阱环；
所述深阱区为深N阱区；
所述阱区为P型阱区；
所述第一重掺杂有源区包括：第一P+重掺杂有源区、第二P+重掺杂有源区和第三P+重掺杂有源区；
所述第二重掺杂有源区包括：第一N+重掺杂有源区、第二N+重掺杂有源区和第三N+重掺杂有源区。
4.如权利要求2所述的一种低压工艺的紧凑型静电保护器件，其特征在于，所述衬底为N型衬底时：
所述阱环为P型阱环；
所述深阱区为深P阱区；
所述阱区为N型阱区；
所述第一重掺杂有源区包括：第一N+重掺杂有源区、第二N+重掺杂有源区和第三N+重掺杂有源区；
所述第二重掺杂有源区包括：第一P+重掺杂有源区、第二P+重掺杂有源区和第三P+重掺杂有源区。
5.如权利要求1所述的一种低压工艺的紧凑型静电保护器件，其特征在于，所述阱环和深阱区用于生成隔离结构，将阱区和衬底隔离开，生成第一隔离结构；
任意相邻的所述第一重掺杂有源区之间、所述第一重掺杂有源区和所述第二重掺杂有源区之间或任意相邻的所述第二重掺杂有源区之间均设置有第二隔离结构；
所述第二隔离结构包括以下结构的任意一种：无隔离结构、浅沟槽隔离和场氧化层。
6.如权利要求5所述的一种低压工艺的紧凑型静电保护器件，
其特征在于，所述无隔离结构通过如下步骤形成：
步骤1：获取所述衬底的第一光刻模板，并仿真出第一无隔离结构，并在所述无隔离结构种设置测试区；其中，
所述第一光刻模板设置有电流路径的路径走向标记；
步骤2：根据所述测试区对所述第一无隔离结构的有源区进行模拟，并对模拟结果进行电流路径测试，获取测试结果；
步骤3：根据所述测试结果，判断所述电流路径是否与所述路径走向标记一致；
步骤4：当所述路径走向标记一致时，将所述第一无隔离结构作为目标无隔离结构。
7.如权利要求6所述的一种低压工艺的紧凑型静电保护器件，其特征在于，所述场氧化层设置于所述沟槽的内壁；其中，
所述内壁还包括一种用于调节所述内壁曲线的调节方法，包括：
对所述内壁进行红外扫描，确定每个像素点的像素坐标，根据所述像素坐标，确定初始内壁延伸方向和初始翘曲度；其中，
所述初始翘曲度通过如下公式得到：
其中，
Q表示内壁的翘曲度；di表示第i个坐标点的位置参数；θi表示第i个坐标点的红外扫描入射角；αi表示第i个坐标点的扫描入射角和水平方向的夹角；xi表示第i个坐标点的横坐标；yi表示第i个坐标点的纵坐标；n表示像素坐标的总数量，i∈n，且i为正整数；
所述内壁延伸方向由如下公式确定：
其中，
根据所述第一光刻模板，确定标准内壁延伸方向和标准翘曲度；
根据所述初始内壁延伸方向、初始翘曲度和标准内壁延伸方向、标准翘曲度，确定标准差值；
标准差值通过如下公式确定：
Qz表示翘曲度差值；Fz表示延伸方向差值；Qb表示标准翘曲度；Fb表示标准内壁延伸方向的方向参数；
根据所述标准差值，通过掺杂多晶硅层进行差值调节。
8.一种整体静电防护方法，所述整体静电防护方法适用于权利要求1～7所述的一种低压工艺的紧凑型静电保护器件，其特征在于：
在所述电源端、I/O端口和接地端存在电流信号时，确定衬底上所述阱环内第一重掺杂有源区和所述阱区内的第二重掺杂有源区的电流路径；
根据所述电流路径，适配对应的静电防护模式；其中，
所述静电防护模式包括：PD模式、NS模式、SD模式、PS模式、ND模式和DS模式。
9.如权利要求8所述的一种整体静电防护方法，其特征在于，所述方法包括：
当电流路径为第二P+重掺杂有源区向第一N+重掺杂有源区时，启动PD模式；
当电流路径为第三P+重掺杂有源区向第二N+重掺杂有源区时，启动NS模式；
当电流路径为第三P+重掺杂有源区向第一N+重掺杂有源区时，启动SD模式；
当电流路径为第二P+重掺杂有源区向第三P+重掺杂有源区、第二N+重掺杂有源区向第三N+重掺杂有源区和第二P+重掺杂有源区向第三N+重掺杂有源区时，启动PS模式；
当电流路径为第一P+重掺杂有源区向第二P+重掺杂有源区、第一N+重掺杂有源区向第二N+重掺杂有源区和第一P+重掺杂有源区向第二N+重掺杂有源区时，启动ND模式；
当电流路径为第一P+重掺杂有源区向第三P+重掺杂有源区、第一N+重掺杂有源区向第三N+重掺杂有源区和第一P+重掺杂有源区向第三N+重掺杂有源区时，启动DS模式。
10.如权利要求8所述的一种整体静电防护方法，其特征在于，所述方法包括：
当PD模式时：I/O端向电源端泄放静电荷；
当NS模式时：接地端向I/O端泄放静电荷；
当SD模式时：接地端向VDD泄放静电荷；
当PS模式时：I/O端向接地端泄放静电荷；
当ND模式时：电源端向I/O端泄放静电荷；
当DS模式时：电源端向接地端泄放静电荷。
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