KR101304051B1 - Esd 보호회로 - Google Patents

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KR101304051B1
KR101304051B1 KR1020130023136A KR20130023136A KR101304051B1 KR 101304051 B1 KR101304051 B1 KR 101304051B1 KR 1020130023136 A KR1020130023136 A KR 1020130023136A KR 20130023136 A KR20130023136 A KR 20130023136A KR 101304051 B1 KR101304051 B1 KR 101304051B1
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구용서
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Abstract

본 발명에 의한 ESD 보호회로는, 기판 상에 형성된 N 베리드영역, 상기 N 베리드영역 상에 형성된 딥 N웰, 상기 딥 N웰 좌측에 형성되고, 양의 단자에 연결된 제1 N+도핑영역을 포함하는 제1 싱크영역, 상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제1 P+도핑영역과 제2 N+도핑영역을 포함하는 제1 N웰, 상기 딥 N웰 내에 형성되고, 외부저항을 통해서 상기 음의 단자에 연결된 제2 P+도핑영역과 상기 음의 단자에 연결된 제3 N+도핑영역 및 제4 N+도핑영역을 포함하는 P웰, 상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제3 P+도핑영역과 제5 N+도핑영역을 포함하는 제2 N웰, 상기 딥 N웰 우측에 형성되고, 상기 양의 단자에 연결된 제6 N+도핑영역을 포함하는 제2 싱크영역, 상기 제2 N+도핑영역과 상기 제1 N웰 사이에 형성된 제1 N웰저항, 상기 제2 P+도핑영역과 상기 P웰 사이에 형성된 P웰저항, 상기 제5 N+도핑영역과 상기 제2 N웰 사이에 형성된 제2 N웰저항, 상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제1 N+도핑영역과 연결된 제1 딥 N웰저항 및 상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제6 N+도핑영역과 연결된 제2 딥 N웰저항을 포함한다.

Description

ESD 보호회로{Electrostatic Discharge Protection Circuit}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 고전압용 ESD 보호회로에 관한 것이다.
정전기는 서로 다른 전위의 두 물체 사이에서 직접적인 접촉이나 전기장에 의한 유도로 발생된 정전하에 의해 발생되는 전기적 현상이다. ESD(Electrostatic Discharge, 정전기 방전)는 발생된 정전하가 교환되는 현상이다. 이러한 ESD는 크기가 수 마이크로(Micro) 또는 나노(Nano) 이하인 반도체에 유입되면 반도체 내부의 소자나 회로를 손상시킨다. 따라서, 최근에는 ESD를 방지하기 위하여 다양한 ESD 보호회로가 개발되고 있다.
특히, 고전압용 ESD 보호회로에는 사이리스터(Thyristor), DMOS 트랜지스터(Double-diffused MOS Transistor) 또는 바이폴라 트랜지스터(Bipolar Junction Transistor, BJT) 등의 소자들이 사용된다.
도 1은 일반적인 바이폴라 트랜지스터를 사용한 ESD 보호회로의 구성을 나타낸 회로도이다.
도 1을 참조하면, 바이폴라 트랜지스터 Q는 컬렉터, 베이스 및 이미터로 구성된다. 상기 컬렉터는 입출력 단자 I/O에 연결되고, 상기 베이스는 저항 R을 통해 접지 단자 GND에 연결되며, 상기 이미터는 접지 단자 GND에 연결된다.
입출력 단자 I/O에 ESD 전류가 유입되면, 특정의 고전압에서 상기 컬렉터와 상기 베이스 사이에서 애벌런치 항복(Avalanche Breakdown)이 발생되고, 이를 통해 형성된 전류는 상기 베이스에 바이어스를 제공하며, 상기 ESD 전류는 접지단자 GND로 방전된다.
도 2는 일반적인 ESD 보호소자의 설계범위를 나타낸 그래프이다.
도 2를 참조하면, ESD 보호소자가 동작되는 전압을 트리거 전압 Vt1라 지칭하면, 상기 트리거 전압 Vt1는 보호하고자 하는 내부회로의 파괴전압보다 낮아야 한다. 또한, ESD 보호소자가 트리거 된 후 하강된 전압을 홀딩 전압 Vh라 지칭하면, 상기 홀딩 전압 Vh은 상기 내부회로의 동작전압보다 높아야 한다. 또한, 누설전류 또는 이에 따른 열 생성 등으로 소자가 파괴되는 전압을 2차 트리거 전압 Vt2라 지칭하고, 전류를 2차 트리거 전류 It2라 지칭하며, 2차 트리거 전압 Vt2는 상기 내부회로의 동작전압과 상기 트리거 전압 Vt1의 사이에 있어야 한다.
따라서, 상기 도 1에서 상술한 ESD 보호회로는 상기 도 2의 설계범위를 만족해야 한다. 하지만, 상기 도 1의 바이폴라 트랜지스터를 이용한 ESD 보호회로는 홀딩 전압 Vh와 2차 트리거 전류 It2가 낮다는 단점이 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 수직형 바이폴라 트랜지스터 내에 횡형 사이리스터를 형성하여 수직형 전류 흐름뿐만 아니라 횡형 전류 흐름을 갖는 고전압용 ESD 보호회로를 제공하는 것이 본 발명의 목적 중 하나이다. 또한, 본 발명의 목적 중 하나는 사이리스터 내에 플로팅 영영들을 삽입하여 높은 홀딩 전압을 갖는 고전압용 ESD 보호회로를 제공하는 것이다. 또한, 본 발명의 목적 중 하나는 홀딩 전압을 조절할 수 있는 고전압용 ESD 보회회로를 제공하는 것이다. 또한, 본 발명의 목적 중 하나는 트리거 전압을 조절할 수 있는 고전압용 ESD 보회회로를 제공하는 것이다.
본 발명에 의한 ESD 보호회로는, 기판 상에 형성된 N 베리드영역, 상기 N 베리드영역 상에 형성된 딥 N웰, 상기 딥 N웰 좌측에 형성되고, 양의 단자에 연결된 제1 N+도핑영역을 포함하는 제1 싱크영역, 상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제1 P+도핑영역과 제2 N+도핑영역을 포함하는 제1 N웰, 상기 딥 N웰 내에 형성되고, 외부저항을 통해서 음의 단자에 연결된 제2 P+도핑영역과 상기 음의 단자에 연결된 제3 N+도핑영역 및 제4 N+도핑영역을 포함하는 P웰, 상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제3 P+도핑영역과 제5 N+도핑영역을 포함하는 제2 N웰, 상기 딥 N웰 우측에 형성되고, 상기 양의 단자에 연결된 제6 N+도핑영역을 포함하는 제2 싱크영역, 상기 제2 N+도핑영역과 상기 제1 N웰 사이에 형성된 제1 N웰저항, 상기 제2 P+도핑영역과 상기 P웰 사이에 형성된 P웰저항, 상기 제5 N+도핑영역과 상기 제2 N웰 사이에 형성된 제2 N웰저항, 상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제1 N+도핑영역과 연결된 제1 딥 N웰저항 및 상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제6 N+도핑영역과 연결된 제2 딥 N웰저항을 포함한다.
일 실시예에서, 상기 제1 N웰은 N형 불순물이 고농도로 도핑된 제1 플로팅 N+도핑영역을 더 포함하고, 상기 제1 플로팅 N+도핑영역의 면적에 상응하여 홀딩 전압이 조절된다.
일 실시예에서, 상기 P웰은 P형 불순물이 고농도로 도핑된 제1 플로팅 P+도핑영역 및 제2 플로팅 P+도핑영역 중에서 적어도 어느 하나를 더 포함하고, 상기 제1 플로팅 P+도핑영역 및 상기 제2 플로팅 P+도핑영역의 면적에 상응하여 홀딩 전압이 조절된다.
일 실시예에서, 상기 제2 N웰은 N형 불순물이 고농도로 도핑된 제2 플로팅 N+도핑영역을 더 포함하고, 상기 제2 플로팅 N+도핑영역의 면적에 상응하여 홀딩 전압이 조절된다.
일 실시예에서, 상기 제1 N웰과 상기 P웰 사이, 상기 제2 N웰과 상기 P웰 사이에서의 애벌런치 항복은 상기 딥 N웰과 상기 P웰 사이에서의 애벌런치 항복보다 먼저 발생된다.
일 실시예에서, 상기 제1 N웰과 상기 P웰 및 상기 제2 N웰과 상기 P웰은 소정의 간격이 이격되어 형성된다.
일 실시예에서, 상기 제1 N웰 및 상기 제2 N웰은 상기 딥 N웰보다 높은 농도의 불순물로 도핑된다.
일 실시예에서, 상기 제1 싱크영역 및 상기 제2 싱크영역은 상기 N 베리드영역보다 높은 농도의 불순물로 도핑된다.
일 실시예에서, 상기 제1 N+도핑영역 및 상기 제6 N+도핑영역은 상기 제1 싱크영역 및 상기 제2 싱크영역보다 높은 농도의 불순물로 도핑된다.
일 실시예에서, 상기 제1 P+도핑영역, 상기 제1 N웰, 상기 P웰 및 상기 제3 N+도핑영역은 제1 SCR을 형성하되, 상기 제1 SCR은, 상기 제1 P+도핑영역은 이미터, 상기 제1 N웰은 베이스 및 상기 P웰은 컬렉터인 제1 PNP트랜지스터 및 상기 제1 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제3 N+도핑영역은 이미터인 제1 NPN트랜지스터를 포함한다.
일 실시예에서, 상기 제3 P+도핑영역, 상기 제2 N웰, 상기 P웰 및 상기 제4 N+도핑영역은 제2 SCR을 형성하되, 상기 제2 SCR은, 상기 제3 P+도핑영역은 이미터, 상기 제2 N웰은 베이스 및 상기 P웰은 컬렉터인 제2 PNP트랜지스터 및 상기 제2 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제4 N+도핑영역은 이미터인 제2 NPN트랜지스터를 포함한다.
일 실시예에서, 상기 제3 N+도핑영역, 상기 P웰 및 상기 딥 N웰은 제1 트랜지스터를 형성하되, 상기 제1 트랜지스터의 컬렉터는 상기 제3 N+도핑영역, 베이스는 상기 P웰 및 이미터는 상기 딥 N웰이다.
일 실시예에서, 상기 제4 N+ 도핑영역, 상기 P웰 및 상기 딥 N웰은 제2 트랜지스터를 형성하되, 상기 제2 트랜지스터의 컬렉터는 상기 제4 N+도핑영역, 베이스는 상기 P웰 및 이미터는 상기 딥 N웰이다.
본 발명에 의한 ESD 보호회로는, 양의 단자, 음의 단자 및 제1 노드에 연결된 제1 SCR부, 상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제2 SCR부, 상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제1 트랜지스터부, 상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제2 트랜지스터부, 상기 제1 노드와 상기 음의 단자 사이에 연결된 저항부를 포함하고, 상기 제1 SCR부, 상기 제2 SCR부, 상기 제1 트랜지스터부 및 상기 제2 트랜지스터부에서는 입력전압에 따라 소정의 임계값에서 각각 애벌런치 항복이 발생되어 트리거 동작이 수행되며, 상기 제1 SCR부와 상기 제2 SCR부에서의 애벌런치 항복은 상기 제1 트랜지스터부와 상기 제2 트랜지스터부에서의 애벌런치 항복보다 먼저 발생된다.
일 실시예에서, 상기 제1 SCR부는 제1 PNP트랜지스터 및 제1 NPN트랜지스터를 포함하는 제1 SCR 및 상기 양의 단자와 제2 노드 사이에 연결된 제1 N웰저항을 포함하되, 상기 제1 PNP트랜지스터의 이미터는 상기 양의 단자에 연결되고, 베이스는 상기 제2 노드에 연결되며, 컬렉터는 상기 제1 노드에 연결되고, 상기 제1 NPN트랜지스터의 컬렉터는 상기 제2 노드에 연결되고, 베이스는 상기 제1 노드에 연결되며, 이미터는 상기 음의 단자에 연결된다.
일 실시예에서, 상기 제2 SCR부는 제2 PNP트랜지스터 및 제2 NPN트랜지스터를 포함하는 제2 SCR 및 상기 양의 단자와 제3 노드 사이에 연결된 제2 N웰저항을 포함하되, 상기 제2 PNP트랜지스터의 이미터는 상기 양의 단자에 연결되고, 베이스는 상기 제3 노드에 연결되며, 컬렉터는 상기 제1 노드에 연결되고, 상기 제2 NPN트랜지스터의 컬렉터는 상기 제3 노드에 연결되고, 베이스는 상기 제1 노드에 연결되며, 이미터는 상기 음의 단자에 연결된다.
일 실시예에서, 상기 제1 트랜지스터부는 제1 트랜지스터 및 제1 딥 N웰저항을 포함하되, 상기 제1 트랜지스터의 이미터는 상기 제1 딥 N웰저항을 통해서 상기 양의 단자에 연결되고, 베이스는 상기 제1 노드에 연결되며, 컬렉터는 상기 음의 단자에 연결된다.
일 실시예에서, 상기 제2 트랜지스터부는 제2 트랜지스터 및 제2 딥 N웰저항을 포함하되, 상기 제2 트랜지스터의 이미터는 상기 제2 딥 N웰저항을 통해서 상기 양의 단자에 연결되고, 베이스는 상기 제1 노드에 연결되며, 컬렉터는 상기 음의 단자에 연결된다.
일 실시예에서, 상기 저항부는 상기 제1 노드와 상기 음의 단자에 직렬로 연결되는 P웰저항 및 외부저항을 포함한다.
본 발명의 일 실시예에 의한다면, 바이폴라 트랜지스터 내에 횡형 사이리스터를 형성함으로써, 수직형 전류 흐름뿐만 아니라 횡형 전류 흐름을 갖기 때문에 전류 구동 능력을 향상시킬 수 있고, 2차 트리거 전류가 높아짐에 따라 감내 특성을 향상 시킬 수 있다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 사이리스터 내에 플로팅 영역들을 삽입하거나 이들의 면적을 조절함으로써 홀딩 전압을 높일 수 있고, 이에 따라 반도체 내부회로로 노이즈 등이 전달되는 현상이 방지되고, 정상동작 상태에서의 래치-업 현상을 방지할 수 있다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, N웰과 P웰의 간격을 조절하여 트리거 전압을 조절할 수 있다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 공정상 마스크의 추가 없이 제작할 수 있다는 효과가 제공된다.
다만, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 일반적인 바이폴라 트랜지스터를 사용한 ESD 보호회로의 구성을 나타낸 회로도이다.
도 2는 일반적인 ESD 보호소자의 설계범위를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로를 기판(1) 상에 구현한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 ESD 보호회로를 도시한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 ESD 보호회로의 전압-전류 특성을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 ESD 보호회로를 설명한다.
실시예 1
도 3은 본 발명의 일 실시예에 따른 ESD 보호회로를 기판 상에 구현한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 ESD 보호회로는 기판(1), N 베리드영역(10), 딥 N웰(20), 제1 싱크영역(30), 제2 싱크영역(40), 제1 N웰(50), P웰(60) 및 제2 N웰(70)을 포함한다.
기판(1) 상에 N 베리드영역(10)이 형성된다. 일 예에서, 기판(1)은 에피택셜(Epitaxial)층 일 수 있다. 또한, N 베리드영역(10) 상에 딥 N웰(20)이 형성된다. 또한, 딥 N웰(20)은 제1 N웰(50), P웰(60) 및 제2 N웰(70)을 포함할 수 있다.
제1 N웰(50)은 상기 딥 N웰(20) 내에 형성된다. 제1 N웰(50)은 제1 P+도핑영역(54)과 제2 N+도핑영역(52)을 포함할 수 있다. 일 예에서, 제1 P+도핑영역(54)은 P형 불순물이 고농도로 도핑될 수 있다. 다른 예에서, 제2 N+도핑영역(52)은 N형 불순물이 고농도로 도핑될 수 있다.
또한, 상기 제1 P+도핑영역(54)과 상기 제2 N+도핑영역(52)은 양의 단자에 연결된다. 또한, 제1 N웰저항(Rn1)은 상기 제2 N+도핑영역(52)과 상기 제1 N웰(50) 사이에 형성될 수 있다.
P웰(60)은 상기 딥 N웰(20) 내에 형성된다. 또한, P웰(60)과 상기 제1 N웰(50)은 접합되어 형성되는 것으로 도시되나 실시의 형태에 따라 소정의 간격이 이격되어 형성될 수 있다. 이는 후술할 제1 SCR(110)의 트리거 전압을 조절할 수 있음을 의미한다.
P웰(60)은 제2 P+도핑영역(66), 제3 N+도핑영역(64) 및 제4 N+도핑영역(68)을 포함할 수 있다. 일 예에서, 상기 제2 P+도핑영역(66)은 P형 불순물이 고농도로 도핑될 수 있다. 다른 예에서, 상기 제3 N+도핑영역(64) 및 상기 제4 N+도핑영역(68)은 N형 불순물이 고농도로 도핑될 수 있다.
또한, 상기 제3 N+도핑영역(64)과 상기 제4 N+도핑영역(68)은 음의 단자에 연결되고, 상기 제2 P+도핑영역(66)은 외부저항(Ro)을 통해서 음의 단자에 연결된다. 또한, 상기 P웰저항(Rp)은 상기 제2 P+도핑영역(66)과 상기 P웰(60) 사이에 형성될 수 있다.
제2 N웰(70)은 딥 N웰(20) 내에 형성된다. 또한, 제2 N웰(70)과 상기 P웰(60)은 접합되어 형성되는 것으로 도시되나 실시의 형태에 따라 소정의 간격이 이격되어 형성될 수 있다. 이는 후술할 제2 SCR(510)의 트리거 전압을 조절할 수 있음을 의미한다.
제2 N웰(70)은 제3 P+도핑영역(74)과 제5 N+도핑영역(76)을 포함할 수 있다. 일 예에서, 상기 제3 P+도핑영역(74)은 P형 불순물이 고농도로 도핑될 수 있다. 다른 예에서, 상기 제5 N+도핑영역(76)은 N형 불순물이 고농도로 도핑될 수 있다.
또한, 상기 제3 P+도핑영역(74)과 상기 제5 N+도핑영역(76)은 양의 단자에 연결된다. 또한, 제2 N웰저항(Rn2)은 상기 제5 N+도핑영역(76)과 상기 제2 N웰(70) 사이에 형성될 수 있다.
제1 싱크영역(30)과 제2 싱크영역(40)은 상기 딥 N웰(20) 측부에 형성될 수 있다. 구체적으로, 제1 싱크영역(30)은 상기 딥 N웰(20) 좌측에 형성되고, 제2 싱크영역(40)은 상기 딥 N웰(20) 우측에 형성된다. 또한, 제1 싱크영역(30)과 제2 싱크영역(40)은 상기 딥 N웰(20)을 감싸도록 상기 기판(1) 표면에서 상기 N 베리드영역(10)까지 수직하게 형성될 수 있다.
또한, 제1 싱크영역(30)은 N형 불순물이 고농도로 도핑된 제1 N+도핑영역(32)을 포함할 수 있고, 제2 싱크영역(40)은 N형 불순물이 고농도로 도핑된 제6 N+도핑영역(42)을 포함할 수 있다. 또한, 상기 제1 N+도핑영역(32)과 상기 제6 N+도핑영역(42)은 양의 단자에 연결된다.
제1 딥 N웰저항(Rdn1)은 상기 딥 N웰(20)과 상기 N 베리드영역(10) 사이에 형성되고, 상기 N 베리드영역(10)에 형성된 일측이 상기 제1 N+도핑영역(32)과 연결된다. 즉, 상기 N 베리드영역(10)에 형성된 일측과 상기 제1 N+도핑영역(32)은 상기 N 베리드영역(10)과 상기 제1 싱크영역(30)을 통하여 연결될 수 있다.
제2 딥 N웰저항(Rdn2)은 상기 딥 N웰(20)과 상기 N 베리드영역(10) 사이에 형성되고, 상기 N 베리드영역(10)에 형성된 일측이 상기 제6 N+도핑영역(42)과 연결된다. 즉, 상기 N 베리드영역(10)에 형성된 일측과 상기 제6 N+도핑영역(42)은 상기 N 베리드영역(10)과 상기 제2 싱크영역(40)을 통하여 연결될 수 있다.
계속해서 도 3을 참조하면, 상기 제1 N웰(50)은 N형 불순물이 고농도로 도핑된 제1 플로팅 N+도핑영역(56)을 더 포함할 수 있다. 또한, 상기 P웰(60)은 P형 불순물이 고농도로 도핑된 제1 플로팅 P+도핑영역(62) 및 제2 플로팅 P+도핑영역(69) 중에서 적어도 어느 하나를 더 포함할 수 있다. 또한, 상기 제2 N웰(70)은 N형 불순물이 고농도로 도핑된 제2 플로팅 N+도핑영역(72)을 더 포함할 수 있다. 상기와 같은 플로팅 영역들은 후술할 제1 SCR(110)과 제2 SCR(510)의 전류이득을 감소시켜 홀딩 전압을 증가시킨다.
또한, 홀딩 전압은 상기 제1 플로팅 N+도핑영역(56), 제2 플로팅 N+도핑영역(72), 제1 플로팅 P+도핑영역(62) 및 제2 플로팅 P+도핑영역(69)의 면적에 상응하여 조절된다. 즉, 상기의 플로팅 영역들의 면적을 증가시키면 홀딩 전압이 증가된다.
계속해서 도 3을 참조하면, 상기 제1 N웰(50) 및 상기 제2 N웰(70)은 상기 딥 N웰(20)보다 높은 농도의 불순물로 도핑될 수 있다. 일 예에서, 상기 불순물은 N형 불순물일 수 있다. 또한, 상기 제1 싱크영역(30) 및 상기 제2 싱크영역(40)은 상기 N 베리드영역(10)보다 높은 농도의 불순물로 도핑될 수 있다. 일 예에서, 상기 불순물은 N형 불순물일 수 있다. 또한, 상기 제1 N+도핑영역(32) 및 상기 제6 N+도핑영역(42)은 상기 제1 싱크영역(30) 및 상기 제2 싱크영역(40)보다 높은 농도의 불순물로 도핑될 수 있다. 일 예에서, 상기 불순물은 N형 불순물일 수 있다.
구체적으로, N 베리드영역(10), 제1 싱크영역(30) 및 제2 싱크영역(40)의 도핑 농도는 4.5E16 atoms/cm^3이다. 딥 N웰(20)의 도핑 농도는 5E13 atoms/cm^3이다. 제1 N웰(50), 제2 N웰(70) 및 P웰(60)의 도핑 농도는 5E14 atoms/cm^3이다. 제2 N+도핑영역(52) 내지 제5 N+도핑영역(76), 제1 P+도핑영역(54) 내지 제3 P+도핑영역(74), 제1 플로팅 N+도핑영역(56), 제2 플로팅 N+도핑영역(72), 제1 플로팅 P+도핑영역(62) 및 제2 플로팅 P+도핑영역(69)의 도핑 농도는 2E16 atoms/cm^3이다. 상기 각각의 영역에 따른 도핑 농도는 이에 한정되는 것이 아니라, 공정 시에 조절이 가능하다.
계속해서 도 3 및 도 4를 참조하면, 상술한 영역들과 저항들로 제1 SCR(110), 제2 SCR(510), 제1 트랜지스터(Q5) 및 제2 트랜지스터(Q6)를 형성할 수 있다.
제1 SCR(110)은 상기 제1 P+도핑영역(54), 상기 제1 N웰(50), 상기 P웰(60) 및 상기 제3 N+도핑영역(64)으로 형성되는 제1 PNP트랜지스터(Q1) 및 제1 NPN트랜지스터(Q2)를 포함한다. 즉, 상기 제1 PNP트랜지스터(Q1)의 이미터는 제1 P+도핑영역(54), 베이스는 제1 N웰(50) 및 컬렉터는 상기 P웰(60)로 형성된다. 또한, 상기 제1 NPN트랜지스터(Q2)의 컬렉터는 상기 제1 N웰(50), 베이스는 상기 P웰(60) 및 이미터는 상기 제3 N+도핑영역(64)으로 형성된다.
제2 SCR(510)은 상기 제3 P+도핑영역(74), 상기 제2 N웰(70), 상기 P웰(60) 및 상기 제4 N+도핑영역(68)으로 형성되는 제2 PNP트랜지스터(Q3) 및 제2 NPN트랜지스터(Q4)를 포함한다. 즉, 상기 제2 PNP트랜지스터(Q3)의 이미터는 제3 P+도핑영역(74), 베이스는 상기 제2 N웰(70) 및 컬렉터는 상기 P웰(60)로 형성된다. 또한, 상기 제2 NPN트랜지스터(Q4)의 컬렉터는 상기 제2 N웰(70), 베이스는 상기 P웰(60) 및 이미터는 상기 제4 N+도핑영역(68)으로 형성된다.
제1 트랜지스터(Q5)는 상기 제3 N+도핑영역(64), 상기 P웰(60) 및 상기 딥 N웰(20)로 형성된다. 즉, 상기 제1 트랜지스터(Q5)의 컬렉터는 상기 제3 N+도핑영역(64), 베이스는 상기 P웰(60) 및 이미터는 상기 딥 N웰(20)로 형성된다.
제2 트랜지스터(Q6)는 상기 제4 N+도핑영역(68), 상기 P웰(60) 및 상기 딥 N웰(20)로 형성된다. 즉, 상기 제2 트랜지스터(Q6)의 컬렉터는 상기 제4 N+도핑영역(68), 베이스는 상기 P웰(60) 및 이미터는 상기 딥 N웰(20)로 형성된다.
이하에서는 본 발명의 일 실시예에 따른 ESD 보호회로의 동작에 대하여 설명한다.
양의 단자에 양의 ESD 전류가 유입되면, 유입되는 ESD 전류에 상응하여 제1 N웰(50), 제2 N웰(70), 제1 싱크영역(30) 및 제2 싱크영역(40)의 전위가 상승하게 된다. 상승된 전위에 기초하여 소정의 임계값에서 제1 N웰(50)과 P웰(60) 사이, 제2 N웰(70)과 P웰(60) 사이, 딥 N웰(20)과 P웰(60) 사이에서 애벌런치 항복이 발생된다. 다만, 제1 N웰(50)과 P웰(60) 사이, 제2 N웰(70)과 P웰(60) 사이에서의 애벌런치 항복은 딥 N웰(20)과 P웰(60) 사이에서의 애벌런치 항복보다 먼저 발생된다.
따라서, 전위가 상승함에 따라 소정의 임계값에서 제1 N웰(50)과 P웰(60) 사이, 제2 N웰(70)과 P웰(60) 사이에서 애벌런치 항복이 발생된다. 애벌런치 항복에 의하여 발생된 전자-정공 쌍(Electron-Hole Pair)에 의하여 제1 PNP트랜지스터(Q1)와 제2 PNP트랜지스터(Q3)가 턴 온된다.
제1 PNP트랜지스터(Q1)가 턴 온될 때 제1 N웰(50) 내에 형성된 제1 플로팅 N+도핑영역(56)은 제1 PNP트랜지스터(Q1)의 전류이득을 감소시키고, 제2 PNP트랜지스터(Q3)가 턴 온될 때 제2 N웰(70) 내에 형성된 제2 플로팅 N+도핑영역(72)은 제2 PNP트랜지스터(Q3)의 전류이득을 감소시킨다.
또한, 턴 온된 제1 PNP트랜지스터(Q1)와 제2 PNP트랜지스터(Q3)를 통하여 흐르는 전류는 P웰(60)로 흐르게 되고, 이에 따른 전류는 제1 NPN트랜지스터(Q2)와 제2 NPN트랜지스터(Q4)를 턴 온 시킨다.
제1 NPN트랜지스터(Q2)가 턴 온될 때 P웰(60)에 형성된 제1 플로팅 P+도핑영역(62)은 제1 NPN트랜지스터(Q2)의 전류이득을 감소시키고, 제2 NPN트랜지스터(Q4)가 턴 온될 때 P웰(60)에 형성된 제2 플로팅 P+도핑영역(69)은 제2 NPN트랜지스터(Q4)의 전류이득을 감소시킨다.
따라서, 제1 SCR(110)의 제1 PNP트랜지스터(Q1)와 제1 NPN트랜지스터(Q2), 제2 SCR(510)의 제2 PNP트랜지스터(Q3)와 제2 NPN트랜지스터(Q4)는 트리거 동작 이후에 홀딩 전압을 유지하는 래치(Latch)로 동작한다. 래치로 동작되는 제1 SCR(110)과 제2 SCR(510)은 대부분의 ESD 전류를 방전할 수 있다.
또한, 전위가 계속 상승함에 따라 소정의 임계값에서 딥 N웰(20)과 P웰(60) 사이에서 애벌런치 항복이 발생되고, 이에 따라 제1 트랜지스터(Q5)와 제2 트랜지스터(Q6)가 턴 온된다. 따라서, 턴 온된 제1 트랜지스터(Q5)와 제2 트랜지스터(Q6)를 통하여 ESD 전류를 방전할 수 있다.
양의 단자에 음의 ESD 전류가 유입되면, 제1 N웰(50)과 P웰(60) 사이와 제2 N웰(70)과 P웰(60) 사이에는 역바이어스가 형성된다. 이때, P웰(60)의 제2 P+도핑영역(66)과 제1 N웰(50)의 제2 N+도핑영역(52)사이 및 P웰(60)의 제2 P+도핑영역(66)과 제2 N웰(70)의 제5 N+도핑영역(76) 사이에서는 기생 다이오드의 전류경로가 생성된다. 따라서 상기 전류경로를 통하여 ESD 전류를 방전할 수 있다.
도 5는 본 발명의 일 실시예에 따른 ESD 보호회로의 전압-전류 특성을 나타낸 그래프이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호회로는 트리거 전압(Vt1)이 약 29V이고, 홀딩 전압(Vh)이 약 22.4V이며, 2차 트리거 전압(Vt2)이 약 28.4V인 것을 확인할 수 있다. 특히, 2차 트리거 전압(Vt2)이 트리거 전압(Vt1)보다 낮음은 본 발명의 일 실시예에 따른 ESD 보호회로의 동작 저항이 매우 낮음을 의미한다. 또한, 2차 트리거 전류(It2)는 약 8A로 매우 높음을 확인할 수 있다. 상술한 특성은 TLP(Transmission Line Pulse) 장비를 이용하여 측정한 결과이다.
따라서, 종래에 수직형 전류 흐름만을 갖는 바이폴라 트랜지스터 구조보다 바이폴라 트랜지스터 내에 횡형 사이리스터를 형성함으로써, 수직형 전류 흐름뿐만 아니라 횡형 전류 흐름을 갖기 때문에 전류 구동 능력을 향상시킬 수 있고, 2차 트리거 전류가 높아짐에 따라 감내 특성을 향상 시킬 수 있다. 또한, 사이리스터 내에 플로팅 영역들을 삽입하거나 이들의 면적을 조절함으로써 홀딩 전압을 높일 수 있고, 이에 따라 반도체 내부회로로 노이즈 등이 전달되는 현상이 방지되고, 정상동작 상태에서의 래치-업 현상을 방지할 수 있다는 효과가 제공된다. 이에 더하여, 제1 N웰(50)과 P웰(60) 및 제2 N웰(70)과 P웰(60)의 간격을 조절하여 트리거 전압을 조절할 수 있다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 따른 ESD 보호회로는 공정상 마스크의 추가 없이 제작할 수 있다는 효과가 제공된다.
실시예 2
도 4는 본 발명의 일 실시예에 따른 ESD 보호회로를 도시한 회로도이다. 다만, 본 발명의 일 실시예에 따른 ESD 보호회로는 후술하는 것을 제외하고는 도 3을 참조하여 설명한 ESD 보호회로와 유사하다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 ESD 보호회로는 제1 SCR부(100), 제2 SCR부(500), 제1 트랜지스터부(200), 제2 트랜지스터부(400) 및 저항부(300)를 포함한다.
제1 SCR부(100), 제2 SCR부(500), 제1 트랜지스터부(200) 및 제2 트랜지스터부(400)는 양의 단자와 음의 단자에 연결되고, 제1 노드에 연결된다. 또한, 저항부(300)는 제1 노드와 음의 단자 사이에 연결된다.
제1 SCR부(100), 제2 SCR부(500), 제1 트랜지스터부(200) 및 제2 트랜지스터부(400)는 입력전압에 따라 소정의 임계값에서 각각 애벌런치 항복이 발생되고, 이에 따라 트리거 동작이 수행된다. 다만, 제1 SCR부(100)에서의 애벌런치 항복과 제2 SCR부(500)에서의 애벌런치 항복은 제1 트랜지스터부(200)에서의 애벌런치 항복과 제2 트랜지스터부(400)에서의 애벌런치 항복보다 먼저 발생되는 것이 바람직하다.
제1 SCR부(100)는 제1 SCR(110) 및 제1 N웰저항(Rn1)을 포함한다. 또한, 상기 제1 SCR(110)은 제1 PNP트랜지스터(Q1) 및 제1 NPN트랜지스터(Q2)를 포함한다. 또한, 상기 제1 PNP트랜지스터(Q1)의 이미터는 양의 단자에 연결되고, 베이스는 제2 노드에 연결되며, 컬렉터는 제1 노드에 연결된다. 또한, 상기 제1 NPN트랜지스터(Q2)의 컬렉터는 제2 노드에 연결되고, 베이스는 제1 노드에 연결되며, 이미터는 음의 단자에 연결된다. 또한, 상기 제1 N웰저항(Rn1)은 양의 단자와 제2 노드 사이에 연결된다.
제2 SCR부(500)는 제2 SCR(510) 및 제2 N웰저항(Rn2)을 포함한다. 또한, 상기 제2 SCR(510)은 제2 PNP트랜지스터(Q3) 및 제2 NPN트랜지스터(Q4)를 포함한다. 또한, 상기 제2 PNP트랜지스터(Q3)의 이미터는 양의 단자에 연결되고, 베이스는 제3 노드에 연결되며, 컬렉터는 제1 노드에 연결된다. 또한, 상기 제2 NPN트랜지스터(Q4)의 컬렉터는 제3 노드에 연결되고, 베이스는 제1 노드에 연결되며, 이미터는 음의 단자에 연결된다.
제1 트랜지스터부(200)는 제1 트랜지스터(Q5) 및 제1 딥 N웰저항(Rdn1)을 포함한다. 또한, 상기 제1 트랜지스터(Q5)의 이미터는 제1 딥 N웰저항(Rdn1)을 통해서 상기 양의 단자에 연결되고, 베이스는 상기 제1 노드에 연결되며, 컬렉터는 상기 음의 단자에 연결된다. 또한, 상기 제1 딥 N웰저항(Rdn1)은 양의 단자와 제1 트랜지스터(Q5)의 이미터 사이에 연결된다.
제2 트랜지스터부(400)는 제2 트랜지스터(Q6) 및 제2 딥 N웰저항(Rdn2)을 포함한다. 또한, 상기 제2 트랜지스터(Q6)의 이미터는 제2 딥 N웰저항(Rdn2)을 통해서 양의 단자에 연결되고, 베이스는 제1 노드에 연결되며, 컬렉터는 음의 단자에 연결된다. 또한, 상기 제2 딥 N웰저항(Rdn2)은 양의 단자와 제2 트랜지스터(Q6)의 이미터 사이에 연결된다.
저항부(300)는 제1 노드와 음의 단자 사이에 연결된다. 또한, 저항부(300)는 직렬로 연결되는 P웰저항(Rp) 및 외부저항(Ro)을 포함한다. 일 예에서, 외부저항(Ro)은 5K이 바람직하지만, 이에 한정되는 것은 아니다.
1 : 기판 10 : N 베리드영역
20 : 딥 N웰 30 : 제1 싱크영역
32 : 제1 N+도핑영역 40 : 제2 싱크영역
42 : 제6 N+도핑영역 50 : 제1 N웰
52 : 제2 N+도핑영역 54 : 제1 P+도핑영역
56 : 제1 플로팅 N+도핑영역 60 : P웰
62 : 제1 플로팅 P+도핑영역 64 : 제3 N+도핑영역
66 : 제2 P+도핑영역 68: 제4 N+도핑영역
69 : 제2 플로팅 P+도핑영역 70: 제2 N웰
72 : 제2 플로팅 N+도핑영역 74 : 제3 P+도핑영역
76 : 제5 N+도핑영역 100 : 제1 SCR부
110 : 제1 SCR 200 : 제1 트랜지스터부
300 : 저항부 400 : 제2 트랜지스터부
500 : 제2 SCR부 510 : 제2 SCR

Claims (19)

  1. 기판 상에 형성된 N 베리드영역;
    상기 N 베리드영역 상에 형성된 딥 N웰;
    상기 딥 N웰 좌측에 형성되고, 양의 단자에 연결된 제1 N+도핑영역을 포함하는 제1 싱크영역;
    상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제1 P+도핑영역과 제2 N+도핑영역을 포함하는 제1 N웰;
    상기 딥 N웰 내에 형성되고, 외부저항을 통해서 음의 단자에 연결된 제2 P+도핑영역과 상기 음의 단자에 연결된 제3 N+도핑영역 및 제4 N+도핑영역을 포함하는 P웰;
    상기 딥 N웰 내에 형성되고, 상기 양의 단자에 연결된 제3 P+도핑영역과 제5 N+도핑영역을 포함하는 제2 N웰;
    상기 딥 N웰 우측에 형성되고, 상기 양의 단자에 연결된 제6 N+도핑영역을 포함하는 제2 싱크영역;
    상기 제2 N+도핑영역과 상기 제1 N웰 사이에 형성된 제1 N웰저항;
    상기 제2 P+도핑영역과 상기 P웰 사이에 형성된 P웰저항;
    상기 제5 N+도핑영역과 상기 제2 N웰 사이에 형성된 제2 N웰저항;
    상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제1 N+도핑영역과 연결된 제1 딥 N웰저항; 및
    상기 딥 N웰과 상기 N 베리드영역 사이에 형성되고, 상기 N 베리드영역에 형성된 일측이 상기 제6 N+도핑영역과 연결된 제2 딥 N웰저항을 포함하는 ESD 보호회로.
  2. 제1항에 있어서, 상기 제1 N웰은,
    N형 불순물이 고농도로 도핑된 제1 플로팅 N+도핑영역을 더 포함하고, 상기 제1 플로팅 N+도핑영역의 면적에 상응하여 홀딩 전압이 조절되는 ESD 보호회로.
  3. 제1항에 있어서, 상기 P웰은,
    P형 불순물이 고농도로 도핑된 제1 플로팅 P+도핑영역 및 제2 플로팅 P+도핑영역 중에서 적어도 어느 하나를 더 포함하고, 상기 제1 플로팅 P+도핑영역 및 상기 제2 플로팅 P+도핑영역의 면적에 상응하여 홀딩 전압이 조절되는 ESD 보호회로.
  4. 제1항에 있어서, 상기 제2 N웰은,
    N형 불순물이 고농도로 도핑된 제2 플로팅 N+도핑영역을 더 포함하고, 상기 제2 플로팅 N+도핑영역의 면적에 상응하여 홀딩 전압이 조절되는 ESD 보호회로.
  5. 제1항에 있어서,
    상기 제1 N웰과 상기 P웰 사이, 상기 제2 N웰과 상기 P웰 사이에서의 애벌런치 항복은 상기 딥 N웰과 상기 P웰 사이에서의 애벌런치 항복보다 먼저 발생되는 ESD 보호회로.
  6. 제1항에 있어서,
    상기 제1 N웰과 상기 P웰, 상기 제2 N웰과 상기 P웰은 소정의 간격이 이격되어 형성되는 ESD 보호회로.
  7. 제1항에 있어서,
    상기 제1 N웰 및 상기 제2 N웰은 상기 딥 N웰보다 높은 농도의 불순물로 도핑된 ESD 보호회로.
  8. 제1항에 있어서,
    상기 제1 싱크영역 및 상기 제2 싱크영역은 상기 N 베리드영역보다 높은 농도의 불순물로 도핑된 ESD 보호회로.
  9. 제1항에 있어서,
    상기 제1 N+도핑영역 및 상기 제6 N+도핑영역은 상기 제1 싱크영역 및 상기 제2 싱크영역보다 높은 농도의 불순물로 도핑된 ESD 보호회로.
  10. 제1항에 있어서,
    상기 제1 P+도핑영역, 상기 제1 N웰, 상기 P웰 및 상기 제3 N+도핑영역은 제1 SCR을 형성하되, 상기 제1 SCR은,
    상기 제1 P+도핑영역은 이미터, 상기 제1 N웰은 베이스 및 상기 P웰은 컬렉터인 제1 PNP트랜지스터; 및
    상기 제1 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제3 N+도핑영역은 이미터인 제1 NPN트랜지스터를 포함하는 ESD 보호회로.
  11. 제1항에 있어서,
    상기 제3 P+도핑영역, 상기 제2 N웰, 상기 P웰 및 상기 제4 N+도핑영역은 제2 SCR을 형성하되, 상기 제2 SCR은,
    상기 제3 P+도핑영역은 이미터, 상기 제2 N웰은 베이스 및 상기 P웰은 컬렉터인 제2 PNP트랜지스터; 및
    상기 제2 N웰은 컬렉터, 상기 P웰은 베이스 및 상기 제4 N+도핑영역은 이미터인 제2 NPN트랜지스터를 포함하는 ESD 보호회로.
  12. 제1항에 있어서,
    상기 제3 N+도핑영역, 상기 P웰 및 상기 딥 N웰은 제1 트랜지스터를 형성하되,
    상기 제1 트랜지스터의 컬렉터는 상기 제3 N+도핑영역, 베이스는 상기 P웰 및 이미터는 상기 딥 N웰인 ESD 보호회로.
  13. 제1항에 있어서,
    상기 제4 N+ 도핑영역, 상기 P웰 및 상기 딥 N웰은 제2 트랜지스터를 형성하되,
    상기 제2 트랜지스터의 컬렉터는 상기 제4 N+도핑영역, 베이스는 상기 P웰 및 이미터는 상기 딥 N웰인 ESD 보호회로.
  14. 양의 단자, 음의 단자 및 제1 노드에 연결된 제1 SCR부;
    상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제2 SCR부;
    상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제1 트랜지스터부;
    상기 양의 단자, 상기 음의 단자 및 상기 제1 노드에 연결된 제2 트랜지스터부;
    상기 제1 노드와 상기 음의 단자 사이에 연결된 저항부를 포함하고,
    상기 제1 SCR부, 상기 제2 SCR부, 상기 제1 트랜지스터부 및 상기 제2 트랜지스터부에서는 입력전압에 따라 소정의 임계값에서 각각 애벌런치 항복이 발생되어 트리거 동작이 수행되며,
    상기 제1 SCR부와 상기 제2 SCR부에서의 애벌런치 항복은 상기 제1 트랜지스터부와 상기 제2 트랜지스터부에서의 애벌런치 항복보다 먼저 발생되는 ESD 보호회로.
  15. 제14항에 있어서, 상기 제1 SCR부는,
    제1 PNP트랜지스터 및 제1 NPN트랜지스터를 포함하는 제1 SCR; 및
    상기 양의 단자와 제2 노드 사이에 연결된 제1 N웰저항을 포함하되,
    상기 제1 PNP트랜지스터의 이미터는 상기 양의 단자에 연결되고, 베이스는 상기 제2 노드에 연결되며, 컬렉터는 상기 제1 노드에 연결되고,
    상기 제1 NPN트랜지스터의 컬렉터는 상기 제2 노드에 연결되고, 베이스는 상기 제1 노드에 연결되며, 이미터는 상기 음의 단자에 연결되는 ESD 보호회로.
  16. 제14항에 있어서, 상기 제2 SCR부는,
    제2 PNP트랜지스터 및 제2 NPN트랜지스터를 포함하는 제2 SCR; 및
    상기 양의 단자와 제3 노드 사이에 연결된 제2 N웰저항을 포함하되,
    상기 제2 PNP트랜지스터의 이미터는 상기 양의 단자에 연결되고, 베이스는 상기 제3 노드에 연결되며, 컬렉터는 상기 제1 노드에 연결되고,
    상기 제2 NPN트랜지스터의 컬렉터는 상기 제3 노드에 연결되고, 베이스는 상기 제1 노드에 연결되며, 이미터는 상기 음의 단자에 연결되는 ESD 보호회로.
  17. 제14항에 있어서, 상기 제1 트랜지스터부는,
    제1 트랜지스터 및 제1 딥 N웰저항을 포함하되,
    상기 제1 트랜지스터의 이미터는 상기 제1 딥 N웰저항을 통해서 상기 양의 단자에 연결되고, 베이스는 상기 제1 노드에 연결되며, 컬렉터는 상기 음의 단자에 연결되는 ESD 보호회로.
  18. 제14항에 있어서, 상기 제2 트랜지스터부는,
    제2 트랜지스터 및 제2 딥 N웰저항을 포함하되,
    상기 제2 트랜지스터의 이미터는 상기 제2 딥 N웰저항을 통해서 상기 양의 단자에 연결되고, 베이스는 상기 제1 노드에 연결되며, 컬렉터는 상기 음의 단자에 연결되는 ESD 보호회로.
  19. 제14항에 있어서, 상기 저항부는,
    상기 제1 노드와 상기 음의 단자에 직렬로 연결되는 P웰저항 및 외부저항을 포함하는 ESD 보호회로.








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