CN106486476A - 保护电路 - Google Patents
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Abstract
一种保护电路，包括第一连接为二极管的伪器件、第二连接为二极管的伪器件、第三连接为二极管的伪器件、第四连接为二极管的伪器件和第一放电路径。第二连接为二极管的伪器件与第一连接为二极管的伪器件串联连接。第四连接为二极管的伪器件与第三连接为二极管的伪器件串联连接。第一和第二连接为二极管的伪器件形成在第一区域中。第三和第四连接为二极管的伪器件形成在第一区域之外的第二区域中。第一放电路径被配置为电荷从第一区域中的第一和第二连接为二极管的伪器件中的至少一个至第二区域中的第三和第四连接为二极管的伪器件之一的参考电压端进行放电。
Description
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及保护及其操作方法。
背景技术
深阱通常用作芯片中的噪声区域和非噪声区域之间的隔离件。例如，深阱用作芯片中的噪声数字块和非噪声模拟块之间的隔离件。然而，在例如包括金属蚀刻和/或通孔蚀刻的制造工艺期间，电荷存储在深阱区域中。当构建制造工艺时，由于所存储的电荷，会建立用于深阱区域之外的器件的栅极氧化物上的电压降。用于深阱区域之外的器件的栅极氧化物由于放电电荷，可能会被损坏。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种保护电路，包括：第一类型的第一晶体管，其中，所述第一晶体管连接为二极管并且具有第二端子和被配置为接收第一参考电压的第一端子；和第二类型的第二晶体管，其中，所述第二晶体管连接为二极管并且具有第一端子和被配置为接收第二参考电压并连接至所述第一晶体管的第二端子的第二端子。
保护电路还包括：多个堆叠的导电层，形成在所述第二晶体管的第二端子和所述第一晶体管的第二端子之间。
在保护电路中，所述第一晶体管的第一端子连接至所述第二晶体管的第一端子。
保护电路还包括：多个堆叠的导电层，形成在所述第一晶体管的第一端子和所述第二晶体管的第一端子之间。
保护电路还包括：第一类型的第三晶体管，其中，所述第三晶体管连接为二极管并且具有第二端子和配置为接收第三参考电压的第一端子；以及第二类型的第四晶体管，其中，所述第四晶体管连接为二极管，并且具有连接至所述第一晶体管的第二端子的第一端子和配置为接收第四参考电压的第二端子。
保护电路还包括：第一类型的第五晶体管，其中，所述第五晶体管连接为二极管并且位于所述第三晶体管的第二端子和所述第二晶体管的第一端子之间；以及第二类型的第六晶体管，其中，所述第六晶体管连接为二极管并且位于所述第一晶体管的第二端子和所述第四晶体管的第一端子之间。
在保护电路中，所述第一晶体管和所述第四晶体管形成在深N阱(DNW)区域中，并且所述第三晶体管和所述第二晶体管形成在所述深N阱区域之外。
根据本发明的又一方面，提供了一种保护电路，包括：第一连接为二极管的伪器件，其中，所述第一连接为二极管的伪器件形成在第一区域中；第二连接为二极管的伪器件，其中，所述第二连接为二极管的伪器件形成在所述第一区域之外的第二区域中；以及第一放电路径，被配置为电荷从所述第一区域中的所述第一连接为二极管的伪器件至所述第二区域中的所述第二连接为二极管的伪器件的参考电压端进行放电。
保护电路还包括：第三连接为二极管的伪器件，与所述第二连接为二极管的伪器件串联连接，其中，所述第三连接为二极管的伪器件形成在所述第一区域之外的所述第二区域中；以及第四连接为二极管的伪器件，与所述第一连接为二极管的伪器件串联连接，其中，所述第四连接为二极管的伪器件形成在所述第一区域中；其中，所述第一放电路径配置为电荷从所述第一区域中的所述第一连接为二极管的伪器件和所述第四连接为二极管的伪器件中的至少一个至所述第二区域中的所述第二连接为二极管的伪器件和所述第三连接为二极管的伪器件之一的所述参考电压端进行放电。
在保护电路中，所述第一放电路径包括：多个导电层，堆叠和连接在所述第一连接为二极管的伪器件和所述第四连接为二极管的伪器件被连接的端子和所述第二连接为二极管的伪器件和所述第三连接为二极管的伪器件之一的所述参考电压端之间。
保护电路还包括：第二放电路径，被配置为电荷从在所述第二区域中的所述第二连接为二极管的伪器件和所述第三连接为二极管的伪器件中的至少一个至所述第一区域中的所述第一连接为二极管的伪器件和所述第四连接为二极管的伪器件之一的参考电压端进行放电。
在保护电路中，所述第二放电路径包括：多个导电层，堆叠和连接在所述第二连接为二极管的伪器件和所述第三连接为二极管的伪器件被连接的端子和所述第一连接为二极管的伪器件和所述第四连接为二极管的伪器件之一的所述参考电压端之间。
在保护电路中，所述第一连接为二极管的伪器件和所述第三连接为二极管的伪器件为PMOS晶体管，并且所述第二连接为二极管的伪器件和所述第四连接为二极管的伪器件为NMOS晶体管。
保护电路还包括：第五连接为二极管的伪器件，与所述第四连接为二极管的伪器件串联连接；以及第六连接为二极管的伪器件，与所述第三连接为二极管的伪器件串联连接。
在保护电路中，所述第一区域为深N阱(DNW)区域，并且所述第二区域为所述深N阱区域之外的区域。
根据本发明的又一方面，提供了一种用于操作保护电路的方法，包括：电荷从第一区域中的第一连接为二极管的伪器件和第二连接为二极管的伪器件中的至少一个至第二区域中的第三连接为二极管的伪器件和第四连接为二极管的伪器件之一的参考电压端进行放电，所述第二区域位于所述第一区域之外。
在用于操作保护电路的方法中，所述放电还包括：
来自所述第一区域的电荷通过多个导电层进行放电，所述多个导电层形成并连接在所述第一连接为二极管的伪器件和所述第二连接为二极管的伪器件被连接的端子和所述第三连接为二极管的伪器件和所述第四连接为二极管的伪器件之一的所述参考电压端之间。
用于操作保护电路的方法还包括：电荷从设置在所述第二区域中的所述第三连接为二极管的伪器件和所述第四连接为二极管的伪器件中的至少一个至设置在所述第一区域中的所述第一连接为二极管的伪器件和所述第二连接为二极管的伪器件之一的参考电压端进行放电。
在用于操作保护电路的方法中，来自所述第三连接为二极管的伪器件和所述第四连接为二极管的伪器件中的至少一个的电荷进行放电包括：来自所述第二区域电荷通过多个导电层进行放电，所述多个导电层堆叠和连接在所述第三连接为二极管的伪器件和所述第四连接为二极管的伪器件被连接的端子和所述第一连接为二极管的伪器件和所述第二连接为二极管的伪器件之一的所述参考电压端之间。
在用于操作保护电路的方法中，所述第一区域为深N阱(DNW)区域，并且所述第二区域为所述深N阱区域之外的区域。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据本发明的一些实施例的保护电路的示意图；
图2是根据本发明的一些实施例示出图1中的保护电路的半导体结构的截面图的示意图；以及
图3是根据本发明的各个实施例的保护电路的示意图。
具体实施方式
在以下描述中，提出了具体细节以提供本发明的实施例的深入理解。然而，本领域的普通技术人员应该意识到，没有一个或多个详细细节也可以实践本发明，或者可以接合其他部件实践本发明。没有具有示出和描述众所周知的实施方式或操作以避免模糊本发明的各个实施例的各个方面。
本说明书中所使用的术语在本领域中和在使用每个术语的具体上下文中通常具有普通意义。该说明书中使用的示例包括本文中所使用的任何术语的示例，使用的术语仅是示例性的，而决不是限制本发明或任何示例性术语的范围和意义。同样地，本发明不限于在本说明书中所提供的各个实施例。
应该理解，尽管术语(“第一”、“第二”等)在本文中可以用于描述各个元件，但是这些元件不应该通过这些术语进行限定。这些术语用于区分一个元件与另一个元件。例如，第一元件可以被叫做第二元件，并且类似地，第二元件可以被叫做第一元件，而没有背离实施例的范围。如本文中所使用的，术语“和/或”包括一个或多个相关的列举项中的任何一个或所有组合。
如本文中所使用的，术语“包括”、“包含着”、“具有”、“含有”、“涉及”等应该理解为开放式端点，即，表示包括(但不限于)。
图1是根据本发明的一些实施例的保护电路100的示意图。
如图1所示，保护电路100包括连接为二极管的伪器件110、120、130和140、和放电路径150和放电路径160中的至少一条。为了说明，连接为二极管的伪器件120与连接为二极管的伪器件110串联连接。连接为二极管的伪器件110和120形成在区域170中。连接为二极管的伪器件140与连接为二极管的伪器件130串联连接。在区域170之外的区域180中形成连接为二极管的伪器件130和140。
在操作期间，连接为二极管的伪器件110、120、130和140在正常操作下通常是截止的，并且作为在区域170和/或区域180中放电的放电器件工作。
在该文档中，术语“连接为二极管”表示将诸如包括晶体管的器件连接为二极管。为了说明，源极/漏极端连接至P型或N型金属氧化物半导体场效应(MOSFET)晶体管的栅极端。为了可选地进行说明，集电极/发射极端连接至PNP型或NPN型双极结型晶体管(BJT)的基极端。连接为二极管的各个器件在本发明的预期范围内。
在该文档中，术语“伪器件”表示被配置为和/或被操作以改善集成电路的产量和/或性能的器件。为了说明，伪器件保护集成电路以免由于存储的电荷而被损坏。
在一些实施例中，保护电路100包括放电路径150而没有放电路径160。放电路径150被配置为电荷从区域170中的连接为二极管的伪器件110和120中的至少一个至区域180中的连接为二极管的伪器件130和140之一的参考电压端进行放电。因此，区域170中的电荷通过放电路径150进行放电。结果，能够保护区域180中的其他电路部件(未示出)以免被区域170中的电荷损坏。
在一些其他实施例中，保护电路100包括放电路径160而没有放电路径150。放电路径160被配置为电荷从区域180中的连接为二极管的伪器件130和140中的至少一个至区域170中的连接为二极管的伪器件110和120之一的参考电压端进行放电。因此，区域180中的电荷通过放电路径160进行放电。结果，能够保护区域170中的其他电路部件(未示出)以免被区域180中的电荷损坏。
在一些可选实施例中，保护电路100包括放电路径150和160中的这两者。上文中描述了放电路径150和160的功能和操作，因此，本文中不再重复其描述。在这样的实施例中，放电路径150和160为区域170和180中的其他电路部件(未示出)提供双向保护。
在各个实施例中，保护电路100包括连接为二极管的伪器件110和140、放电路径150和160中的至少一条，而没有连接为二极管的伪器件120和130。如上所述，放电路径150被配置为电荷从区域170中的连接为二极管的伪器件110至区域180中的连接为二极管的伪器件140的参考电压端进行放电。而且，放电路径160被配置为电荷从区域180中的连接为二极管的伪器件140至区域170中的连接为二极管的伪器件110的参考电压端进行放电。在这种实施例中，保护电路100仍然为电路部件提供保护，并且减小保护电路100所需要的区域。
为了示例性的目的，提供了图1中的连接为二级管的伪器件的数量和结构。图1中的连接为二极管的伪器件的各种数量和结构在本发明的预期范围内。
而且，为了示例性的目的，提供了图1中所示的放电路径150和160的数量和结构。放电路径的各种数量和结构在本发明的预期范围内。
如图1示例性地示出的，在一些实施例中，区域170是深N阱(DNW)区域，并且位于区域170之外的区域180是非DNW区域。为了示出图1中的放电路径150，在制造工艺期间将正电荷存储在DNW区域中的条件下，DNW区域中的正电荷通过放电路径150对连接为二极管的伪器件140的参考电压端进行放电，该参考电压端被配置为接收参考电压VSS2。通过沿着放电路径150的虚线箭头来示例性地示出该放电操作。结果，保护非DNW区域中的电路部件以免被DNW区域中的正电荷损坏。
在又一实施例中，参考电压VSS2是包括例如接地电压的相对较低的电压。
为了示出图1中的放电路径160，在制造工艺期间将负电荷存储在非DNW区域中的条件下，非DNW区域中的负电荷通过放电路径160对连接为二极管的伪器件110的参考电压端进行放电，该参考电压端被配置为接收参考电压VDD1。通过沿着放电路径160的虚线箭头来示例性地示出该放电路径。结果，保护DNW区域中的电路部件以免被非DNW区域中的负电荷损坏。
在又一实施例中，参考电压VDD1是包括例如电源电压的相对较高的电压。
在一些方法中，保护电路用于帮助旁路电荷。然而，使用保护二极管的电荷旁路效率取决于保护二极管的面积和数量。
与前述方法相比较，连接为二极管的伪器件110和140或者连接为二极管的伪器件110、120、130和140与如上所述的放电路径150和/或放电路径160配合，以在区域170(例如，DNW区域)和/或在区域180(例如，非DNW区域)中进行放电。因此，不需要在相关方法中所使用的保护二极管。结果，节省了保护二极管先前所需要的区域，并且能够有效地简化本发明中的保护电路100而没有面积损失。另外，由于节省了面积，所以在电路设计中没有限定DNW区域与MOS晶体管的位于DNW区域之外的栅极氧化物的面积比相关的天线规则(antennarule)。而且，通过标准的制造工艺来形成放电路径150和/或放电路径160，因此，在制造工艺期间不需要额外的掩模。因此，也不需要额外的成本。
在一些实施例中，如图1所示，连接为二极管的伪器件110包括金属氧化物半导体(MOS)晶体管M1、连接为二极管的伪器件120包括MOS晶体管M2、连接为二极管的伪器件130包括MOS晶体管M3、以及连接为二极管的伪器件140包括MOS晶体管M4。MOS晶体管M1的端子11被配置为接收参考电压VDD1，MOS晶体管M2的端子22被配置为接收参考电压VSS1，MOS晶体管M3的端子31被配置为接收参考电压VDD2，并且MOS晶体管M4的端子42被配置为接收参考电压VSS2。在又一些实施例中，参考电压VDD1和VDD2中的每一个都是例如包括电源电压的相对高电压，参考电压VSS1和VSS2中的每一个都是例如包括接地电压的相对低电压。
MOS晶体管M1的端子12连接至MOS晶体管M2的端子21，并且MOS晶体管M3的端子32连接至MOS晶体管M4的端子41。MOS晶体管M4的端子42通过放电路径150连接至MOS晶体管M1的端子12。
在一些其他实施例中，MOS晶体管M4的端子41通过放电路径160进一步连接至MOS晶体管M1的端子11。
在正常操作的情况下，MOS晶体管M1、M2、M3和M4通常截止，并且作为区域170和/或180中的用于放电的放电晶体管工作。
在各种实施例中，省略了MOS晶体管M2和M3。换言之，保护电路100包括MOS晶体管M1和M4和放电路径150和/或160，而没有MOS晶体管M2和M3。为了说明性的目的，提供了图1中的MOS晶体管的各种数量和配置。图1中的MOS晶体管的各种数据和结构在本发明的预期范围内。
为了说明性的目的，提供了MOS晶体管M1、M2、M3和M4。例如，包括双极结型晶体管(BJT)的各种类型的器件在本发明的预期范围内。
在又一些实施例中，MOS晶体管M1和M3是P型MOS(PMOS)晶体管，并且MOS晶体管M2和M4是N型MOS(NMOS)晶体管。MOS晶体管M1和M3的端子11和31是PMOS晶体管的源极端，并且MOS晶体管M1和M3的端子12和32是PMOS晶体管的漏极端。MOS晶体管M2和M4的端子21和41是NMOS晶体管的漏极端，并且MOS晶体管M2和M4的端子22和42是NMOS晶体管的源极端。为了说明性的目的，提供了晶体管M1和M3是PMOS晶体管并且晶体管M2和M4是NMOS晶体管的结构和配置。晶体管M1、M2、M3和M4的各种结构和配置在本发明的预期范围内。
图2是示出根据本发明的一些实施例的图1中的保护电路100的半导体结构200的截面图的示意图。
为了说明，在图2中半导体结构200包括MOS晶体管M1、M2、M3和M4，以及放电路径150和160。如以上图1所示的，MOS晶体管M1和M2形成在DNW区域中，并且MOS晶体管M3和M4形成在非DNW区域中。如图1和图2示例性地示出的，P型区域211对应于MOS晶体管M1的端子11，并且P型区域212对应于MOS晶体管M1的端子12。P型晶体管211和212形成在N阱区域NW1中，该N阱区域NW1位于DNW区域中。对于MOS晶体管M2，N型区域221对应于MOS晶体管M2的端子21，并且N型区域222对应于MOS晶体管M2的端子22。N型区域221和222形成在P阱区域PW1中，该P阱区域PW1位于DNW区域中。
而且，对于MOS晶体管M3，P型区域231对应于MOS晶体管M3的端子31，并且P型区域232对应于MOS晶体管M3的端子32。P型晶体管231和232形成在N阱区域NW2中，该N阱区域NW2位于P型衬底Psub中并且位于DNW区域之外。对于MOS晶体管M4，N型区域241对应于MOS晶体管M4的端子41，并且N型区域242对应于MOS晶体管M4的端子42。N型区域241和242形成在P阱区域PW2中，该P阱区域PW2位于P型衬底Psub中并且位于DNW区域之外。
为了说明，P型区域211和212分别被配置为MOS晶体管M1的源极端和漏极端，并且电极213被配置为MOS晶体管M1的栅极端。N型区域221和222分别被配置为MOS晶体管M2的漏极端和源极端，并且电极223被配置为MOS晶体管M2的栅极端。P型区域231和232分别被配置为MOS晶体管M3的源极端和漏极端，并且电极233被配置为MOS晶体管M3的栅极端。N型区域241和242分别被配置为MOS晶体管M4的源极端和漏极端，并且电极243被配置为MOS晶体管M4的栅极端。
而且，在一些实施例中，放电路径150包括导电层ML1-ML3，例如导电层包括金属层。为了说明，在连接MOS晶体管M1和M2的端子和MOS晶体管M3和M4之一的参考电压端之间顺序形成和堆叠导电层ML1-ML3。如在图2中示例性地示出的，在连接P型区域212和N型区域221的端子和MOS晶体管M4的参考电压(例如，VSS2)端之间形成放电路径150。因此，如沿着放电路径150的虚线箭头示意性地示出的，存储在DNW区域中的电荷通过放电路径150从DNW区域至MOS晶体管M4的参考电压端进行放电，而没有损坏MOS晶体管M3和M4。因此，通过放电路径150的存在，保护非DNW区域中的电路部件(未示出)以避免被DNW区域中的电荷所引起的损害。
在又一些实施例中，放电路径150的导电层ML1-ML3形成为与信号传输层(未示出)分离或者形成在信号传输层下方。结果，DNW区域中的电荷通过导电层ML1-ML3放电，以避免电荷在信号传输层中流动并且防止对电路部件的损害(未示出)。
在一些其他实施例中，放电路径160包括导电层CL1、CL2、和CL4，该导电层包括金属层。为了说明，在连接MOS晶体管M3和M4的端子和MOS晶体管M1和M2之一的参考电压端之间顺序形成和堆叠导电层CL1、CL2、和CL4。如图2中示例性地示出的，在连接P型区域232和N型区域241的端子和MOS晶体管M1的参考电压(例如，VDD1)端之间形成放电路径160。因此，如沿着放电路径160的虚线箭头示意性地示出的，电荷通过放电路径160从非DNW区域至MOS晶体管M1的参考电压端进行放电，而没有损坏MOS晶体管M1和M2。因此，通过放电路径160的存在，保护DNW区域中的电路部件(未示出)以避免被非DNW区域中的电荷所引起的损害。
在又一些实施例中，放电路径160的导电层CL1、CL2、和CL4形成为与信号传输层(未示出)分离或者形成在信号传输层下方。结果，非DNW区域中的电荷通过导电层CL1、CL2、和CL4进行放电，以避免电荷在信号传输层中流动并且防止对电路部件的损害(未示出)。
在各种实施例中，在一种工艺和/或一次操作中形成导电层ML1和CL1，并且在一种工艺和/或一次操作形成导电层ML2和CL2。
为了示例性的目的，提供了图2中的P型区域、N型区域、阱区域、和导电层的结构。P型区域、N型区域、阱区域、和导电层的各种结构在本发明的预期范围内。
现在参照图3，图3是根据本发明的各个实施例的保护电路300的示意图。
与图1中的保护电路100相比较，保护电路300还包括连接为二极管的伪器件350和连接为二极管的伪器件360中的一个。
在操作中，连接为二极管的伪器件110、120、130、140、350和360在正常操作的情况下通常截止，并且在区域170和/或180中作为用于放电的放电器件工作。
在一些实施例中，保护电路300包括连接为二极管的伪器件350，而不包括连接为二极管的伪器件360。连接为二极管的伪器件350与连接为二极管的伪器件120串联连接。连接为二极管的伪器件350改善了不同参考电压VDD1、VDD2、VSS1和VSS2之间的隔离。
在一些其他实施例中，保护电路300包括连接为二极管的伪器件360，而不包括连接为二极管的伪器件350。连接为二极管的伪器件360与连接为二极管的伪器件130串联连接。连接为二极管的伪器件360改善了不同参考电压VDD1、VDD2、VSS1和VSS2之间的隔离。
在一些可选实施例中，保护电路300包括连接为二极管的伪器件350和360这两者。以上描述了连接为二极管的伪器件350和360的功能和结构，因此，本文中不再重复。在这样的实施例中，连接为二极管的伪器件350和360进一步改善了不同参考电压VDD1、VDD2、VSS1和VSS2之间的隔离。
在又一些实施例中，保护电路300包括在连接为二极管的伪器件120和连接为二极管的伪器件350之间串联连接的多个连接为二极管的伪器件，和/或在连接为二极管的伪器件130和连接为二极管的伪器件360之间串联连接的多个连接为二极管的伪器件。因此，保护电路300进一步改善了参考电压之间的隔离。
为了示例性的目的，提供了图3中所示的连接为二极管的伪器件350和360之间的数量和结构。连接为二极管的伪器件各种数量和结构在本发明的预期范围内。
在图2中示例性地示出了保护电路300的放电路径150和/或放电路径160的截面图。在一些实施例中，放电路径150包括导电层ML1-ML3，例如导电层包括金属层。为了说明，在连接MOS晶体管M1和M2的端子和MOS晶体管M3和M4之一的参考电压端之间顺序形成和堆叠导电层ML1-ML3。如在图2中示例性地示出的，在连接P型区域212和N型区域221的端子和MOS晶体管M4的参考电压(例如，VSS2)端之间形成放电路径150。以上描述了放电路径150的功能，因此本文中不再重复。
在又一些实施例中，放电路径150的导电层ML1-ML3形成为与信号传输层(未示出)分离或者形成在信号传输层下方。结果，DNW区域中的电荷通过导电层ML1-ML3放电，以避免电荷在信号传输层中流动并且防止对电路部件的损害(未示出)。
在一些其他实施例中，放电路径160包括导电层CL1、CL2、和CL4，该导电层包括金属层。为了说明，在连接MOS晶体管M3和M4的端子和MOS晶体管M1和M2之一的参考电压端之间顺序形成和堆叠导电层CL1、CL2、和CL4。如图2中示例性地示出的，在连接P型区域232和N型区域241的端子和MOS晶体管M1的参考电压(例如，VDD1)端之间形成放电路径160。以上描述了放电路径160的功能，因此本文中不再重复。
在又一些实施例中，放电路径160的导电层CL1、CL2、和CL4形成为与信号传输层(未示出)分离或者形成在信号传输层下方。结果，非DNW区域中的电荷通过导电层CL1、CL2、和CL4放电，以避免电荷在信号传输层中流动并且防止对电路部件的损害(未示出)。
在各种实施例中，在各种实施例中，在一种工艺和/或一次操作中形成导电层ML1和CL1，并且在一种工艺和/或一次操作形成导电层ML2和CL2。
与保护电路100类似地，保护电路300通过放电路径150在区域170(例如DNW区域)中放电和/或通过放电路径160在区域180(例如非DNW区域)中放电。而且，保护电路300中的连接为二极管的伪器件350和/或360改善了参考电压之间的隔离。因此，保护电路300有效地保护电路部件和稳定电路部件的操作。
在一些实施例中，连接为二极管的伪器件350包括MOS晶体管M5，并且连接为二极管的伪器件360包括MOS晶体管M6。MOS晶体管M5的端子52被配置为接收参考电压VSS1，并且MOS晶体管M6的端子61被配置为接收参考电压VDD1。通过MOS晶体管M5和/或M6的存在，MOS晶体管M5和/或M6中的每个内置二极管改善了参考电压VDD1、VDD2、VSS1和VSS2之间的隔离。
与图1所示的实施例相比较，在保护电路300中，MOS晶体管M2的端子22连接至MOS晶体管M5的端子51，并且MOS晶体管M6的端子62连接至MOS晶体管M3的端子31。
在正常操作的情况下，MOS晶体管M1、M2、M3、M4、M5和M6通常截止，并且在区域170和/或180中作为用于放电的放电晶体管工作。
在又一些实施例中，保护电路300包括在MOS晶体管M2的端子22和MOS晶体管M5的端子51之间串联连接的多个MOS晶体管，和/或在MOS晶体管M3的端子31和MOS晶体管M6的端子61之间串联连接的多个MOS晶体管。因此，保护电路300进一步改善了参考电压之间的隔离。
为了示例性的目的，提供了在MOS晶体管M5和M6。包括例如双极结型晶体管(BJT)的各种类型的器件在本发明的预期范围内。
在又一些实施例中，MOS晶体管M5是N型MOS(NMOS)晶体管，并且MOS晶体管M6是P型MOS(PMOS)晶体管。MOS晶体管M5的端子51是NMOS晶体管的漏极端，并且MOS晶体管M5的端子52是NMOS晶体管的源极端。MOS晶体管M6的端子61是PMOS晶体管的源极端，并且MOS晶体管M6的端子62是PMOS晶体管的漏极端。为了示例性的目的，提供了为NMOS晶体管的晶体管M5和为PMOS晶体管的晶体管M6的结构和配置。晶体管M5和M6的各种结构和配置在本发明的预期范围内。
在该文档中，术语“耦合”可以被称为“电耦合”并且术语“连接”可以被称为“电连接”。“耦合”和“连接”还可以被用于表示两个或多个元件相互配合或相互作用。
在一些实施例中，公开了一种电路，包括第一类型的第一晶体管、第二类型的第二晶体管、第一类型的第三晶体管、和第二类型的第四晶体管。第一晶体管连接为二极管并且具有被配置为接收第一参考电压的第一端子和第二端子。第二晶体管连接为二极管并且具有连接至第一晶体管的第二端子的第一端子，和被配置为接收第二参考电压的第二端子。第三晶体管连接为二极管并且具有被配置为接收第三参考电压的第一端子和第二端子。第四晶体管连接为二极管并且具有连接至第三晶体管的第二端子的第一端子，和被配置为接收第四参考电压并且连接至第一晶体管的第二端子的第二端子。
还公开了一种电路，包括第一连接为二极管的伪器件、第二连接为二极管的伪器件、第三连接为二极管的伪器件、第四连接为二极管的伪器件和第一放电路径。第二连接为二极管的伪器件与第一连接为二极管的伪器件串联连接。第四连接为二极管的伪器件与第三连接为二极管的伪器件串联连接。第一和第二连接为二极管的伪器件形成在第一区域中。第三和第四连接为二极管的伪器件形成在第一区域之外的第二区域中。第一放电路径被配置为电荷从第一区域中的第一和第二连接为二极管的伪器件中的至少一个至第二区域中的第三和第四连接为二极管的伪器件之一的参考电压端进行放电。
还公开了包括以下操作的方法。电荷从第一区域中的第一和第二连接为二极管的伪器件中的至少一个至第一区域之外的第二区域中的第三和第四连接为二极管的伪器件之一的参考电压端进行放电。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。
Claims (10)
1.一种保护电路，包括：
第一类型的第一晶体管，其中，所述第一晶体管连接为二极管并且具有第二端子和被配置为接收第一参考电压的第一端子；和
第二类型的第二晶体管，其中，所述第二晶体管连接为二极管并且具有第一端子和被配置为接收第二参考电压并连接至所述第一晶体管的第二端子的第二端子。
2.根据权利要求1所述的保护电路，还包括：
多个堆叠的导电层，形成在所述第二晶体管的第二端子和所述第一晶体管的第二端子之间。
3.根据权利要求1所述的保护电路，其中，所述第一晶体管的第一端子连接至所述第二晶体管的第一端子。
4.根据权利要求3所述的保护电路，还包括：
多个堆叠的导电层，形成在所述第一晶体管的第一端子和所述第二晶体管的第一端子之间。
5.根据权利要求1所述的保护电路，还包括：
第一类型的第三晶体管，其中，所述第三晶体管连接为二极管并且具有第二端子和配置为接收第三参考电压的第一端子；以及
第二类型的第四晶体管，其中，所述第四晶体管连接为二极管，并且具有连接至所述第一晶体管的第二端子的第一端子和配置为接收第四参考电压的第二端子。
6.根据权利要求1所述的保护电路，还包括：
第一类型的第五晶体管，其中，所述第五晶体管连接为二极管并且位于所述第三晶体管的第二端子和所述第二晶体管的第一端子之间；以及
第二类型的第六晶体管，其中，所述第六晶体管连接为二极管并且位于所述第一晶体管的第二端子和所述第四晶体管的第一端子之间。
7.根据权利要求1所述的保护电路，其中，所述第一晶体管和所述第四晶体管形成在深N阱(DNW)区域中，并且所述第三晶体管和所述第二晶体管形成在所述深N阱区域之外。
8.一种保护电路，包括：
第一连接为二极管的伪器件，其中，所述第一连接为二极管的伪器件形成在第一区域中；
第二连接为二极管的伪器件，其中，所述第二连接为二极管的伪器件形成在所述第一区域之外的第二区域中；以及
第一放电路径，被配置为电荷从所述第一区域中的所述第一连接为二极管的伪器件至所述第二区域中的所述第二连接为二极管的伪器件的参考电压端进行放电。
9.根据权利要求8所述的保护电路，还包括：
第三连接为二极管的伪器件，与所述第二连接为二极管的伪器件串联连接，其中，所述第三连接为二极管的伪器件形成在所述第一区域之外的所述第二区域中；以及
第四连接为二极管的伪器件，与所述第一连接为二极管的伪器件串联连接，其中，所述第四连接为二极管的伪器件形成在所述第一区域中；
其中，所述第一放电路径配置为电荷从所述第一区域中的所述第一连接为二极管的伪器件和所述第四连接为二极管的伪器件中的至少一个至所述第二区域中的所述第二连接为二极管的伪器件和所述第三连接为二极管的伪器件之一的所述参考电压端进行放电。
10.一种用于操作保护电路的方法，包括：
电荷从第一区域中的第一连接为二极管的伪器件和第二连接为二极管的伪器件中的至少一个至第二区域中的第三连接为二极管的伪器件和第四连接为二极管的伪器件之一的参考电压端进行放电，所述第二区域位于所述第一区域之外。
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