KR20150096914A

KR20150096914A - 저정전용량 tvs 제조방법 및 그 방법으로 제조된 tvs 소자

Info

Publication number: KR20150096914A
Application number: KR1020140017791A
Authority: KR
Inventors: 조덕호; 심규환
Original assignee: 주식회사 시지트로닉스
Priority date: 2014-02-17
Filing date: 2014-02-17
Publication date: 2015-08-26
Also published as: KR101592232B1

Abstract

본 발명은 제조공정이 매우 간단하고 반대 도핑 영향이 없는 소자들로서 다이나믹 저항이 감소되어 TLP 테스트시 전류구동 능력을 향상시킬 수 있고 ESD 내성이 높은 저정전용량 TVS 제조방법에 관한 것으로서, P⁺N^-N⁺P^-P⁺ 구조의 제1 저정전용량 TVS 칩을 제조하는 단계, P⁺N^-N⁺ 구조의 제2 저정전용량 TVS 칩을 제조하는 단계, 상기 제2 저정전용량 TVS 칩의 하부 금속패드를 제1 리드프레임에 다이본딩하고 상기 제1 저정전용량 TVS 칩의 하부 금속패드를 제2 리드프레임에 다이본딩하는 단계 및 상기 제2 저정전용량 TVS 칩의 상부 금속패드와 상기 제2 리드프레임을 와이어 본딩하고 상기 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제1 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법에 관한 기술이다.

Description

저정전용량 TVS 제조방법 및 그 방법으로 제조된 TVS 소자{Method of manufacturing low capacitance TVS and Devices using the method}

본 발명은 저정전용량 TVS(transient voltage suppressor) 제조방법에 관한 것으로서, 더욱 상세하게는 반대도핑(counter doping)의 영향이 없는 P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자와 P⁺N^-N⁺ 구조의 TVS 소자를 조합하여 패키징함으로써 다이나믹 저항을 감소시킨 양방향 및 단방향 보호 기능을 갖는 저정전용량 TVS 제조방법에 관한 것이다.

TVS(transient voltage suppressor) 소자는 천이하는 전압을 클램핑하고 전류를 외부로 누출시켜 라인과 라인 또는 라인과 접지 사이를 보호하는 역할을 한다. 최근에는 클록주파수가 높아짐에 따라 낮은 정전용량의 TVS소자가 필요하게 되었다.

도 1 및 도 2는 일반적인 단방향 및 양방향 보호기능의 저정전용량 TVS 회로도이고, 도 1 및 도 2에 도시된 저정전용량 TVS 소자의 기존의 제조 기술은 도 3 내지 도 6에 나타내었다.

도 3은 특허문헌 1에 기술된 단면구조를 나타낸다. 도 3에 도시된 TVS 소자는 P⁺N^-N^-P⁺ 구조로서 양방향 보호기능을 갖는다. 그러나 이 TVS 소자는 수십 pF급 정전용량을 갖는 TVS 소자에 적합한 구조이다. 만약 이 소자구조로 0.5 pF 이하급 저정전용량을 갖는 TVS 소자를 제작하기 위해서는 TVS 소자의 면적을 약 20x20μm² 이하 급으로 축소시켜야 한다. 그러나 TVS 소자의 면적이 감소되면 ESD 내성이 떨어지는 문제가 있으므로 도 3의 TVS 소자는 저정전용량 소자로는 적합하지 않다.

도 4는 특허문헌 2에 기술된 TVS 소자의 단면도이다. 도 4의 소자 구조를 사용하면 도 1의 저정전용량을 갖는 단방향 TVS 회로를 구현할 수 있다. 이 기술을 이용하는 경우, 소자격리를 위해서 필요한 하부의 N⁺ 층과 상부의 N⁺ 층을 연결하기 위한 N층 형성공정과 하부의 P⁺층과 상부의 P⁺층을 연결하는 공정을 위해 열처리 온도 및 시간을 증가시켜야 한다. 이때 필요한 고온열처리 조건, 예를 들어 약 1100℃에서 5시간 동안의 열처리에 의한 불순물의 농도 확산을 고려하면 P⁺ 반도체 기판의 상부에 성장되는 에피 박막의 두께는 수십 10μm 대로 증가시켜야 하므로 공정비용이 증가한다. 또한 N⁺ 매몰층과 P⁺ 매몰층을 형성한 후에 에피 박막을 성장할 때, P⁺ 기판으로부터 불순물이 확산되는 자동 도핑(auto doping)과 N⁺ 불순물과 P⁺ 불순물의 반대 도핑(counter doping)이 발생하는 문제점이 있다.

도 5는 특허문헌 3에 기술된 TVS 소자의 단면도이다. 이 제조 기술을 이용하면 도 1의 단방향 저정전용량 TVS 회로와 도 2의 양방향 저정전용량 TVS 회로 구현이 가능하다. 도 5의 TVS 소자는 제너전압을 약 7V로 맞추기 위해서는 P^-형 몸체(P^-Body)의 농도를 약 10¹⁸/cm³으로 조절해야 한다. 이 방법을 이용하면 P^-형 몸체(P^-Body)의 고농도로 인하여 하측 다이오드(Low Side Diode 1)를 이용하여 0.5 pF 이하급의 저정전용량을 갖는 TVS 소자 제조가 매우 어려운 문제점이 있다. 만약 이 하측 다이오드(Low Side Diode 1)를 이용하여 저정전용량을 구현하기 위해서는 면적을 약 15x15μm² 이하로 축소해야 하므로 ESD 내성이 나빠지는 문제가 있다. 또한 N⁺P 다이오드가 측면으로 형성되므로 전류방향이 측면으로 되어 저항이 증가하고 이로 인하여 TLP(transmission line pulse) 테스트시 전류구동능력이 감소하는 문제가 있다.

도 6은 특허문헌 4에 기술된 TVS 단면구조이다. 이 기술을 이용하면 도 1과 도 2에 도시된 단방향 및 양방향 저정전용량 TVS를 구현할 수 있다. 그러나 N⁺ 기판의 상부에 에피 박막을 성장한 후 N^-(또는 P^-), P^-I, P^-II 및 Deep N⁺ 를 형성하기 위하여 이온주입 및 열확산 공정을 여러 번 거쳐야 하므로 에피 두께를 증가시켜야 하는 문제점이 있다. 또한 P형 및 N형의 서로 다른 종류의 불순물의 확산공정에 의한 반대 도핑(counter doping) 영향에 의하여 불순물 농도가 낮은 N^-(또는 P^-) 층을 정밀하게 형성하기 어려운 문제가 있다. 또한 이 제조공정에 의하면 Deep N⁺ 층의 저항을 작게 하기 위해서는 측면으로 확산되는 면적을 크게 해야 하므로 칩크기가 증가하게 되어 생산성이 감소한다. 특히 큰 ESD 내성을 갖도록 설계되는 제너 다이오드를 구현하는데 있어서 측면으로 PN 접합이 이루어지므로 저항이 크고 ESD 내성이 떨어지는 문제가 있다.

상술된 바와 같이 종래기술에 의한 저정전용량 TVS 소자의 제조 방법은 저정전용량의 특성과 동시에 ESD 내성이 높은 소자를 구현하기가 매우 어렵고 제조 공정이 복잡하고 비용이 많이 드는 문제점이 있으므로 저정전용량 특성을 갖는 새로운 소자제작에 대한 해결책이 요구된다.

1. 미국공개특허 제2012/0299146호(2012년 11월 29일 공개)

2. 미국공개특허 제2008/0290462호(2008년 11월 27일 공개)

3. 미국공개특허 제2007/0073807호(2007년 03월 29일 공개)

4. 미국공개특허 제2012/0241903호(2012년 09월 27일 공개)

상기와 같은 문제점을 해결하고자 본 발명은 저정전용량 특성을 갖는 P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자 및 P⁺N^-N⁺ 구조의 TVS 소자를 조합하여 패키징함으로써 다이나믹 저항이 감소되어 전류 구동 능력이 향상된 단방향 및 양방향 보호 기능을 갖는 저정전용량 TVS를 제조 방법을 제공하고자 한다.

상기의 해결하려는 과제를 위한 본 발명에 의한 단방향 보호기능을 갖는 저정전용량 TVS 제조방법은 P⁺N^-N⁺P^-P⁺ 구조의 제1 저정전용량 TVS(transient voltage suppressor) 칩을 제조하는 단계, P⁺N^-N⁺ 구조의 제2 저정전용량 TVS 칩을 제조하는 단계, 상기 제2 저정전용량 TVS 칩의 하부 금속패드를 제1 리드프레임에 다이본딩하고 상기 제1 저정전용량 TVS 칩의 하부 금속패드를 제2 리드프레임에 다이본딩하는 단계 및 상기 제2 저정전용량 TVS 칩의 상부 금속패드와 상기 제2 리드프레임을 와이어 본딩하고 상기 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제1 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다.

본 발명의 다른 실시예로서, 본 발명에 따른 양방향 저정전용량 TVS 제조방법은 P⁺N^-N⁺P^-P⁺ 구조의 제1 저정전용량 TVS 칩 두개를 제조하는 단계, 상기 제1 저정전용량 TVS 칩들의 하부 금속패드를 제3 리드프레임 및 제4 리드프레임에 각각 다이본딩하는 단계 및 상기 제3 리드프레임 상부에 있는 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제4 리드프레임을 와이어 본딩하고 상기 제4 리드프레임 상부에 있는 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제3 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다.

본 발명의 다른 실시예로서, 본 발명에 따른 단방향 보호기능을 갖는 저정전용량 TVS 제조방법은 N⁺P^-P⁺N^-N⁺ 구조의 제3 저정전용량 TVS 칩을 제조하는 단계, N⁺P^-P⁺ 구조의 제4 저정전용량 TVS 칩을 제조하는 단계, 상기 제4 저정전용량 TVS 칩의 하부 금속패드를 제5 리드프레임에 다이본딩하고 상기 제3 저정전용량 TVS 칩의 하부 금속패드를 제6 리드프레임에 다이본딩하는 단계 및 상기 제4 저정전용량 TVS 칩의 상부 금속패드와 상기 제6 리드프레임을 와이어 본딩하고, 상기 제3 저정전용량 TVS 칩의 상부 금속패드와 상기 제5 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다.

본 발명의 다른 실시예로서, 본 발명에 따른 양방향 보호기능을 갖는 저정전용량 TVS 제조방법은 N⁺P^-P⁺N^-N⁺ 구조의 제3 저정전용량 TVS 칩들을 제조하는 단계, 상기 제3 저정전용량 TVS 칩들의 하부 금속패드를 제7 리드프레임 및 제8 리드프레임에 각각 다이본딩하는 단계 및 상기 제7 리드프레임에 다이본딩된 제3 저정전용량 TVS 칩의 상부 금속패드와 상기 제8 리드프레임을 와이어 본딩하고 상기 제8 리드프레임에 다이본딩된 제3 저정전용량 TVS 칩의 상부 금속패드와 상기 제7 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 한다.

기존의 기술로는 저정전용량 TVS 소자의 ESD 내성이 낮고 제조공정이 매우 복잡하여 비용이 증가하는 문제가 있으나, 본 발명에 의하여 구현된 저정전용량 P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자 및 P⁺N^-N⁺ 구조의 TVS 소자는 제조공정이 매우 간단하고 반대 도핑(counter doping)의 영향이 없는 소자들로서 이 두 소자들의 조합을 이용하여 패키징한 경우 TVS 소자의 다이나믹 저항(Rd)이 감소되어 TLP 테스트시 전류구동 능력을 향상시킬 수 있는 효과가 있어서 ESD 내성이 높은 단방향 및 양방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다.

단방향 및 양방향의 보호기능을 갖는 저정전용량 TVS는 각각 양(+) 단방향 및 양(+)/음(-) 양방향 고속데이터 전송라인 등에 활용될 수 있다.

도 1은 종래기술에 의한 단방향 저정전용량 TVS 회로도.
도 2는 종래기술에 의한 양방향 저정전용량 TVS 회로도.
도 3은 종래기술에 의한 저정전용량 TVS 소자구조.
도 4는 종래기술에 의한 저정전용량 TVS 소자구조.
도 5는 종래기술에 의한 저정전용량 TVS 소자구조.
도 6은 종래기술에 의한 저정전용량 TVS 소자구조.
도 7은 본 발명에 의한 P⁺N^-N⁺P^-P⁺ 구조의 저정전용량 TVS 소자구조.
도 8은 본 발명에 의한 P⁺N^-N⁺ 구조의 저정전용량 TVS 소자구조.
도 9는 본 발명에 의한 양방향 보호기능을 갖는 저정전용량 TVS 패키지 구조.
도 10은 본 발명에 의한 단방향 보호기능을 갖는 저정전용량 TVS 패키지 구조.
도 11은 종래기술과 본 발명에 의해 제작된 저정전용량 TVS 소자의 TLP 특성비교 그래프.

이하 본 발명의 실시를 위한 구체적인 실시예를 도면을 참고하여 설명한다. 예시된 도면은 발명의 명확성을 위하여 핵심적인 내용만 확대 도시하고 부수적인 것은 생략하였으므로 도면에 한정하여 해석하여서는 아니 된다.

기존의 양방향 또는 단방향 보호 기능을 갖는 TVS 소자는 하나의 기판에 제너 다이오드, 상측 다이오드 및 하측 다이오드를 전부 집적함에 따라 공정 순서가 많고 복잡하며, 접합층이 수직방향 뿐만 아니라 수평방향으로도 형성되어 ESD 내성이나 저정전용량 특성을 확보하기가 어려웠으나, 본 발명은 접합층을 수직으로만 형성한 P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자와 P⁺N^-N⁺ 구조의 TVS 소자를 각각 제조 후에 패키징함으로써 도10b와 같은 저정전용량 단방향 TVS 소자를 제조하고 두 개의 P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자의 상부와 하부를 서로 크로싱하여 패키징함으로써 도 9b와 같은 저정전용량 양방향 TVS 소자를 제조할 수 있다.

P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자에 의해 도 10b의 좌측에 도시된 상측 다이오드(High Side Diode)와 제너 다이오드(Zener Diode)의 직렬연결 구조를 제조하고, P⁺N^-N⁺ 구조의 TVS 소자에 의해 도 10b의 우측에 도시된 하측 다이오드(Low Side Diode)를 제조하고, 각 TVS 소자를 패키징함으로써 간단히 도 10b의 단방향 TVS 회로로 동작하는 TVS 소자를 구현할 수 있다.

또한 P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자에 의해 도 9b의 좌측에 도시된 상측 다이오드와 제너 다이오드의 직렬연결 구조를 제조하고, P⁺N^-N⁺P^-P⁺ 구조의 TVS 소자에 의해 도 9b의 우측에 도시된 하측 다이오드와 제너 다이오드의 직렬연결 구조를 제조한 다음, 각 TVS 소자를 패키징함으로써 간단히 도 9b의 양방향 TVS 회로로 동작하는 TVS 소자를 구현할 수 있다.

따라서 본 발명은 종래 기술에 비해 제조 공정이 크게 단순화될 수 있으며, 수직방향으로만 접합층이 형성됨에 따라 칩 크기를 감소시킬 수 있는 효과가 발생한다.

도 7은 본 발명에 의한 P⁺N^-N⁺P^-P⁺ 구조를 갖는 제1 저정전용량 TVS 소자의 단면도이다. P⁺형 반도체기판(101) 위에 P^-형 반도체박막(102), N⁺형 반도체박막(103) 및 N^-형 반도체박막(104)을 순차적으로 형성한다. 상기 P^-형 반도체박막(102)은 상부의 N⁺형 반도체박막(103)과 접합을 이루어 제너 다이오드(zener diode)로 동작한다. P^-형 반도체박막(102)은 P⁺형 반도체기판(101)으로부터 P⁺ 불순물이 확산되는 것과 제너 전압 목표치를 고려하여 적절한 농도 및 두께를 갖도록 조절한다. 예를 들면 제너 전압을 7V대로 조절하려면 P^-형 반도체박막(102)의 두께는 약 2μm로 하고 불순물 농도는 약 10¹⁸/cm³로 주입해야 하며, 상기 N^-형 반도체박막(104)의 두께는 약 10μm로 하고 불순물 농도는 5x10¹⁴/cm³ 이하로 조절해야 한다. 상기 N^-형 반도체박막의 두께는 2~15 μm인 것이 바람직하다. 저정전용량 TVS 소자의 경우 전압 0V에서 요구되는 저정전용량(0.5pF 이하)을 구현하기 위해서는 바이어스가 걸리지 않은 상태에서의 PN 접합의 공핍층 너비(depletion width)를 증가시키는 것이 매우 중요하다. 이러한 조건을 만족시키기 위해서는 N^-형 반도체박막(104)의 불순물 농도는 가능한 한 진성(intrinsic)에 가깝게 해야 한다. 이상과 같이 P⁺형 반도체기판(101) 위에 P^-형 반도체박막(102), N⁺형 반도체박막(103) 및 N^-형 반도체박막(104)을 형성한 후에 트렌치격리(105)를 형성한다. 이 트렌치격리(105)의 깊이는 P⁺형 반도체기판(101)과 접촉하도록 깊게 식각을 해야 한다. 이어서 절연막(106)을 도포한 후에 접촉구멍을 형성하고 접촉구멍에 P⁺형 불순물을 이온 주입하여 P⁺형 접촉층(107)을 형성한 후 상부 금속패드(108)를 형성하고, P⁺형 반도체 기판의 뒷면에 하부 금속패드를 형성하여 P⁺N^-N⁺P^-P⁺ 구조의 제1 저정전용량 TVS 소자(100)를 제조한다.

도 8은 본 발명에 따른 P⁺N^-N⁺ 구조를 갖는 제2 저정전용량 TVS 소자의 단면도이다. 이 소자를 제작하기 위해서는 N⁺형 반도체기판(201)을 사용한다. 상기 N⁺형 반도체기판(201) 위에 N^-형 반도체박막(202)을 형성한다. 상기 N^-형 반도체박막(202)의 두께는 약 10μm로 하고 불순물 농도는 5x10¹⁴/cm³ 이하로 조절해야 한다. 도 7의 TVS 소자와 마찬가지로 저정전용량 TVS 소자를 구현하기 위해 바이어스가 걸리지 않은 상태에서의 PN 접합의 공핍층 너비(depletion width)를 증가시키기 위해 N^-형 반도체박막(202)의 불순물 농도는 5x10¹⁴/cm³ 이하로 하여 가능한 한 진성(intrinsic)에 가깝게 한다. 이상과 같이 N^-형 반도체박막(202)을 형성한 후에 트렌치격리(203)를 한다. 이 트렌치격리(203)의 깊이는 N⁺형 반도체기판(201)과 접촉하도록 깊게 식각을 해야 한다. 이어서 절연막(204)을 도포한 후에 접촉구멍을 형성하고 P⁺형 접촉층(205)을 형성한 후 상부 금속패드(206)를 형성하고, N⁺형 반도체 기판의 뒷면에 하부 금속패드를 형성하여 P⁺N^-N⁺형 저정전용량 TVS 소자(200)의 제조한다.

양방향 보호기능을 갖는 저정전용량 TVS를 구현하기 위해서는, P^-N^-N⁺P^-P⁺ 구조를 갖는 제1 저정전용량 TVS(100)의 칩을 도 9(a)와 같이 패키징한다. 제1 리드프레임(110)과 제2 리드프레임(111)에 두 개의 제1 저정전용량 TVS(100)의 칩을 각각 다이본딩(die bonding)을 한다. 여기서, 다이본딩 공정은 솔더(solder) 에폭시(epoxy)나 금(Au) 융해(eutectic) 접착 방식을 이용할 수 있다. 상기 제1 리드프레임(110) 위에 다이본딩된 제1 저정전용량 TVS(100) 칩의 상부 금속패드와 제2 리드프레임(111)을 와이어 본딩하고 상기 제2 리드프레임(111) 상에 다이본딩된 제1 저정전용량 TVS(100) 칩의 상부 금속패드와 제1 리드프레임(110)을 와이어 본딩한다. 이와 같이 패키징을 하면 도 9(b)와 같은 양방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다.

또한 단방향 보호기능을 갖는 저정전용량 TVS를 구현하기 위해 P⁺N^-N⁺P^-P⁺ 구조의 제1 저정전용량 TVS(100) 칩과 P⁺N^-N⁺ 구조의 제2 저정전용량 TVS(200) 칩을 도 10(a)와 같이 패키징한다. 제3 리드프레임(208)에 제2 저정전용량 TVS(200)칩을 다이본딩하고 제4 리드프레임(209)에 제1 저정전용량 TVS(100) 칩을 다이본딩한다. 상기 제3 리드프레임(208) 위에 다이본딩된 제2 저정전용량 TVS(200)의 상부 금속패드와 제4 리드프레임(209)을 와이어 본딩하고 상기 제4 리드프레임(209) 상에 다이본딩된 제1 저정전용량 TVS(100) 칩의 상부 금속패드와 제3 리드프레임(208)을 와이어 본딩한다. 이와 같이 패키징을 하면 도 10(b)와 같은 단방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다.

또 다른 실시 예로서, 도 7에 도시된 P⁺N^-N⁺P^-P⁺ 구조에서 불순물 타입을 반대로 하여 N⁺ 반도체 기판 상에 N⁺P^-P⁺N^-N⁺ 구조의 TVS 소자를 제조한다. 도 8에 도시된 P⁺N^-N⁺ 구조에서 불순물 타입을 반대로 하여 P⁺ 반도체 기판상에 N⁺P^-P⁺ 구조의 TVS 소자를 제조할 수 있다. 또한 N⁺P^-P⁺N^-N⁺ 구조의 TVS 소자와 N⁺P^-P⁺ 구조의 TVS 소자를 도 9(a)와 도 10(a)과 같이 패키징하여 양방향 및 단방향 보호기능을 갖는 저정전용량 TVS를 제조할 수 있다. 마찬가지로 P^-형 반도체박막의 불순물 농도는 5x10¹⁴/cm³ 이하로 조절하여 저정전용량 특성을 갖도록 한다.

도 11은 종래기술에 의한 TLP 특성과 본 발명에 의한 TLP 특성을 비교한 것이다. 종래 기술에 의하면 다이나믹 저항을 1 옴(ohm) 이하로 제조하기기 어려운 반면 본 발명에 의하여 TLP 기울기가 증가하게 되어 다이나믹 저항(Rd)이 약 1 옴(ohm) 이하가 되고 전류구동능력도 종래 약 20A급인 반면 본 발명에 의해서는 30A 이상으로 증가시킬 수 있다.

이상에서는 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 제1 저정전용량 TVS 소자 101: P⁺형 반도체기판
102: P^-형 반도체박막 103: N⁺형 반도체박막
104: N^-형 반도체박막 105: 트렌치격리
106: 절연막 107: P⁺형 접촉층
108: 금속패드 110: 제1 리드프레임
111: 제2 리드프레임 200: 제2 저정전용량 TVS 소자
201: N⁺형 반도체기판 202: N^-형 반도체박막
203: 트렌치격리 204: 절연막
205: P⁺형 접촉층 206: 금속패드
208: 제3 리드프레임 209: 제4 리드프레임

Claims

P⁺N^-N⁺P^-P⁺ 구조의 제1 저정전용량 TVS(transient voltage suppressor) 칩을 제조하는 단계;
P⁺N^-N⁺ 구조의 제2 저정전용량 TVS 칩을 제조하는 단계;
상기 제2 저정전용량 TVS 칩의 하부 금속패드를 제1 리드프레임에 다이본딩하고, 상기 제1 저정전용량 TVS 칩의 하부 금속패드를 제2 리드프레임에 다이본딩하는 단계 및
상기 제2 저정전용량 TVS 칩의 상부 금속패드와 상기 제2 리드프레임을 와이어 본딩하고, 상기 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제1 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.
제1항에 있어서,
상기 제1 저정전용량 TVS 칩을 제조하는 단계는,
P⁺형 반도체 기판에 P^-형 반도체박막, N⁺형 반도체박막 및 N^-형 반도체박막을 순차적으로 형성하는 단계;
상기 P⁺형 반도체 기판이 노출될 때까지 식각하여 트렌치격리를 형성하는 단계;
상기 N^-형 반도체박막의 상부에 절연막을 증착하고 접촉구멍을 형성한 후 P⁺ 불순물을 이온 주입하여 상기 N^-형 반도체박막의 상부에 P⁺형 접촉층을 형성하는 단계 및
상기 P⁺형 접촉층의 상부에 상부 금속패드를 형성하고 상기 P⁺형 반도체 기판의 뒷면에 하부 금속패드를 형성하는 단계를 포함하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.
제1항에 있어서,
상기 제2 저정전용량 TVS 칩을 제조하는 단계는,
N⁺형 반도체 기판에 N^-형 반도체박막을 형성하는 단계;
상기 N⁺형 반도체 기판이 노출될 때까지 식각하여 트렌치격리를 형성하는 단계;
상기 N^-형 반도체박막의 상부에 절연막을 증착하고 접촉구멍을 형성한 후 P⁺ 불순물을 이온 주입하여 상기 N^-형 반도체박막의 상부에 P⁺형 접촉층을 형성하는 단계 및
상기 P⁺형 접촉층의 상부에 상부 금속패드를 형성하고 상기 N⁺형 반도체 기판의 뒷면에 하부 금속패드를 형성하는 단계를 구비하는 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 N^-형 반도체박막은 두께가 2~15 μm이고 불순물 농도가 5x10¹⁴/cm³ 이하인 것을 특징으로 하는 단방향 보호기능을 갖는 저정전용량 TVS 제조방법.
P⁺N^-N⁺P^-P⁺ 구조를 갖는 2개의 제1 저정전용량 TVS 칩을 제조하는 단계;
상기 2개의 제1 저정전용량 TVS 칩의 하부 금속패드를 제3 리드프레임과 제4 리드프레임에 각각 다이본딩하는 단계 및
상기 제3 리드프레임에 다이본딩된 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제4 리드프레임을 와이어 본딩하고, 상기 제4 리드프레임에 다이본딩된 제1 저정전용량 TVS 칩의 상부 금속패드와 상기 제3 리드프레임을 와이어 본딩하는 단계를 구비하는 것을 특징으로 하는 양방향 저정전용량 TVS 제조방법.
제5항에 있어서,
상기 제1 저정전용량 TVS 칩을 제조하는 단계는,
상기 P⁺형 반도체 기판에 P^-형 반도체박막, N⁺형 반도체박막 및 N^-형 반도체박막을 형성하는 단계;
상기 P⁺형 반도체 기판이 노출될 때까지 식각하여 트렌치격리를 형성하는 단계;
상기 N^-형 반도체박막의 상부에 절연막을 도포하고 접촉구멍을 형성한 후 이 접촉구멍 하부에 P⁺형 접촉층을 형성하는 단계 및
상기 P⁺형 접촉층 상부에 금속패드를 형성하고 상기 P⁺형 반도체 기판의 뒷면에 하부 금속패드를 형성하는 단계를 포함하는 것을 특징으로 하는 양방향 저정전용량 TVS 제조방법.
제1항 또는 제5항의 저정전용량 TVS 제조방법에 의해 제조된 것을 특징으로 하는 저정전용량 TVS소자.