CN113690232A - 一种双向静电防护芯片及其制备方法 - Google Patents
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Abstract
本发明公开了双向静电防护芯片，包括衬底、形成在衬底内第一扩散区、第一扩散区包括正交连接的第一扩散子区和第二扩散子区、间隔形成在衬底内并位于第二扩散子区之间的沟槽，沟槽内填充有多晶硅层和第二扩散区，第二扩散区包括位于沟槽侧壁的第三扩散子区和位于沟槽底部的第四扩散子区，多晶硅层位于第三扩散子区之间并与第四扩散子区连接，形成在第二扩散子区上表面并连接第三扩散子区的氧化硅层，氧化硅层之间形成有位于沟槽上方的开口，形成在氧化硅层上表面并填充开口的第一金属层和位于衬底下表面的第二金属层。本发明还提供了双向静电防护芯片的制备方法，提高了器件的击穿电压稳定性和放电面积，降低了器件的制造成本。
Description
技术领域
本发明属于半导体芯片制造工艺技术领域，尤其涉及一种双向静电防护芯片及其制备方法。
背景技术
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器(TVS)通常用来保护敏感电路受到浪涌的冲击。而为了改善TVS的反向特性，通常采用保护环结构和金属场板结构来提高器件的可靠性，但由于这两种结构易引入较大的附加电容，而且使得器件面积增大，导致器件的性能降低。
发明内容
有鉴于此，本发明提供了一种提高器件的击穿电压稳定性、多路双向功能的双向静电防护芯片及其制备方法，来解决上述存在的技术问题，具体采用以下技术方案来实现。
第一方面，本发明提供了一种双向静电防护芯片，包括：
第一导电类型的衬底；
形成在所述衬底内的第二导电类型的第一扩散区，所述第一扩散区包括平行于所述衬底的第一扩散子区和垂直于所述衬底的第二扩散子区，所述第一扩散子区与所述第二扩散子区正交连接；
间隔形成在所述衬底内并位于所述第二扩散子区之间的沟槽，所述沟槽内填充有第一导电类型的多晶硅层和第一导电类型的第二扩散区，所述第二扩散区包括位于所述沟槽侧壁的第三扩散子区和位于所述沟槽底部的第四扩散子区，所述多晶硅层位于所述第三扩散子区之间并与所述第四扩散子区连接；
形成在所述第二扩散子区上表面并连接所述第三扩散子区的氧化硅层，所述氧化硅层之间形成有位于所述沟槽上方的开口；
形成在所述氧化硅层上表面并填充所述开口的第一金属层和位于所述衬底下表面的第二金属层。
作为上述技术方案的进一步改进，所述第一扩散子区的结深大于所述第四扩散子区的结深，所述沟槽的结深与所述开口的宽度的比值大于15：1。
作为上述技术方案的进一步改进，所述氧化层的宽度等于两个所述第三扩散子区的宽度和第二扩散子区的宽度之和，所述第一导电类型为N型，所述第二导电类型为P型。
第二方面，本发明还提供了一种双向静电防护芯片的制备方法，包括以下步骤：
提供第一导电类型的衬底；
在所述衬底上形成间隔排列的氧化硅层和位于所述氧化硅层之间的开口；
以所述氧化硅层为掩膜沿所述开口刻蚀形成沟槽，向所述沟槽的侧壁和所述沟槽的底部涂覆液态源并进行第二导电类型离子的扩散，之后进行第一次热退火；
在所述沟槽内填充第一导电类型的多晶硅层，之后进行第二次热退火，在所述衬底内形成第二导电类型的第一扩散区和所述沟槽内形成第一导电类型的第二扩散区，所述第一扩散区包括平行于所述衬底的第一扩散子区和垂直于所述衬底的第二扩散子区，所述第一扩散子区与所述第二扩散子区正交连接，所述第二扩散区包括位于所述沟槽侧壁的第三扩散子区和位于所述沟槽底部的第四扩散子区，所述多晶硅层位于所述第三扩散子区之间并与所述第四扩散子区连接；
在所述开口内和所述氧化硅层上表面形成第一金属层和所述衬底下表面形成第二金属层。
作为上述技术方案的进一步改进，采用干法刻蚀制备得到所述沟槽，所述沟槽的结深为1-12μm，所述沟槽的结深与所述开口的宽度的比值大于15：1。
作为上述技术方案的进一步改进，所述氧化硅层的厚度大于
所述液态源为液态硼源。
作为上述技术方案的进一步改进，第二导电类型离子扩散的温度为1000-1100℃，热扩散时间为300-600min，热扩散完成后使用氢氟酸清洗，清洗后沟槽上方的氧化硅层的厚度为
作为上述技术方案的进一步改进，第一次热退火的温度为1100-1200℃，退火时间为300-600min。
作为上述技术方案的进一步改进，第二次热退火的温度大于或等于1200℃，退火时间大于600min。
作为上述技术方案的进一步改进，第一导电类型为N型，第二导电类型为P型，经过第二次热退火后N型多晶硅层中的N型杂质向衬底内扩散形成N型的第四扩散子区。
本发明提供了一种双向静电防护芯片及其制备方法具有以下的有益效果；
通过在衬底上形成间隔排列的氧化硅层、位于氧化硅层之间的开口，将氧化硅层作为掩膜从开口到衬底方向刻蚀形成沟槽，可以简化了光刻工艺，在沟槽的侧壁和沟槽的底部涂覆液态源并进行扩散和第一次热退火，之后在沟槽内填充掺杂第一导电类型的多晶硅，再进行第二次热退火形成第一扩散区和第二扩散区，第一扩散区包括平行于衬底的第一扩散子区和垂直于衬底的第二扩散子区，第一扩散子区与第二扩散子区正交连接，第二扩散区包括位于沟槽侧壁的第三扩散子区和位于沟槽底部的第四扩散子区，多晶硅层位于第三扩散子区之间并与第四扩散子区连接，需要进行一次光刻，工艺简单，采用扩散和热退火替代了传统的离子注入，节省了芯片的制造成本，沟槽侧壁和沟槽底部与第一扩散区形成PN结，增大了器件的放电面积，提高了器件的击穿电压稳定性和一致性，该器件具有多路双向功能，便于应用过程中对多个电路同时保护，降低了器件的应用成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的双向静电防护芯片的制备流程图；
图2至图8为本发明实施例提供的双向静电防护芯片的制备过程图；
图9为本发明实施例提供的双向静电防护芯片的等效电路图。
主要元件符号说明如下：
1-双向静电防护芯片；10-衬底；20-第一扩散区；21-第一扩散子区；22-第二扩散子区；30-沟槽；31-多晶硅层；40-第二扩散区；41-第三扩散子区；42-第四扩散子区；50-氧化硅层；51-开口；52-第一金属层；53-第二金属层；60-二极管。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
参阅图1、图2至图8，本发明还提供了一种双向静电防护芯片的制备方法，包括以下步骤：
S1：提供第一导电类型的衬底10；
本实施例中，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型。提供一个第一导电类型的衬底10，所述衬底10的材料可以是硅或锗，选用高纯度硅作为衬底10的材料，可以降低制造成本。
S2：在所述衬底10上形成间隔排列的氧化硅层50和位于所述氧化硅层50之间的开口51；
参阅图2，本实施例中，在衬底10上沉积一层氧化硅，对氧化硅进行光刻去除部分氧化硅形成间隔排列的氧化硅层50和位于氧化硅层50之间的开口51，氧化硅可以作为刻蚀阻挡层，氧化硅层50的厚度大于
S3：以所述氧化硅层50为掩膜沿所述开口51刻蚀形成沟槽30，向所述沟槽30的侧壁和所述沟槽30的底部涂覆液态源并进行第二导电类型离子的扩散，之后进行第一次热退火；
参阅图3、图4和图5，本实施例中，将氧化硅层50作为掩膜沿着开口向衬底10的方向进行干法刻蚀形成沟槽30，沟槽30的结深为1-12μm，沟槽30的结深与开口51的宽度的比值大于15：1。形成沟槽30之后，向沟槽30的底部和侧壁涂覆液态源，该液态源为第二导电类型即P型液态源，P型扩散的温度为1000-1100℃，热扩散时间为300-600min，热扩散完成后使用HF清洗，清洗后沟槽30上方的氧化硅层50的厚度为
需要说明的是，扩散过程会产生杂质和缺陷，HF溶液清洗可以消除缺陷和杂质，通过氧化硅层50的厚度监测可以保证清洗腐蚀时间足够清除缺陷，也不会使得氧化硅层50太薄而影响后续的扩散。第一次热退火的温度为1100-1200℃，退火时间为300-600min，其中，热扩散和退火的温度不能太低而影响扩散效果，若扩散时间也太短，则器件的漏电流增大，在预设时间范围内扩散和退火时间越长，器件的击穿电压越高，具体退火时间可以根据器件的防护要求而定，此处不再作限定。
应理解，在衬底10上形成间隔排列的氧化硅层50并将氧化硅层50作为掩膜可以简化了制备工艺，在衬底10上形成间隔排列的沟槽30并在沟槽30内进行P型液态源涂覆，之后采用热扩散和热退火，便于后续制备工艺。
S4：在所述沟槽30内填充第一导电类型的多晶硅层31，之后进行第二次热退火，在所述衬底10内形成第二导电类型的第一扩散区20和所述沟槽30内形成第一导电类型的第二扩散区40，所述第一扩散区20包括平行于所述衬底10的第一扩散子区21和垂直于所述衬底10的第二扩散子区22，所述第一扩散子区21与所述第二扩散子区22正交连接，所述第二扩散区40包括位于所述沟槽30侧壁的第三扩散子区41和位于所述沟槽30底部的第四扩散子区42，所述多晶硅层31位于所述第三扩散子区41之间并与所述第四扩散子区42连接；
参阅图6和图7，本实施例中，第一导电类型为N型，第二导电类型为P型，多晶硅层31的掺杂浓度、液态源离子浓度、衬底10的掺杂浓度依次减小。在沟槽10内填充N型多晶硅，之后进行第二次热退火，使得上述步骤S3中进行第一次热退火的初步扩散区与N型多晶硅一起扩散，即在衬底10内形成P型的第一扩散区20和沟槽30内的N型的第二扩散区40，第一扩散区20包括平行于衬底10的第一扩散子区21和垂直于衬底10的第二扩散子区22两部分，第一扩散子区21与第二扩散子区22正交连接。第二扩散区40包括位于沟槽30侧壁的第三扩散子区41和位于沟槽30底部的第四扩散子区42，第三扩散子区41与第二扩散子区22连接，第四扩散子区42和第一扩散子区21连接，其中，第二次热退火的温度大于或等于1200℃，退火时间大于600min，经过第二次热退火后N型多晶硅层31中的N型杂质向衬底10内扩散形成N型的第四扩散子区42。
需要说明的是，上述P型和N型同时扩散，需要调整扩散时间以保证相邻的P型扩散区即第一扩散子区21、第二扩散子区22连接到一起，N型扩散区即第三扩散子区41、第四扩散子区42不能连接到一起，具体的热退火时间和上述形成的氧化硅层50的宽度有关，例如氧化硅层50的宽度为30μm，就需要P型扩散至少600min，N型扩散至少600min，如果氧化硅层50的宽度为50μm，N型扩散时间就要1000min以上，具体时间和掺杂浓度、沟槽深度、沟槽开口尺寸(尺寸越大扩散时间越短)等有关。
应理解，沟槽30侧壁和沟槽30底部形成沟槽型TVS的PN结，增大了PN结面积，沟槽30的结深越大使得器件放电面积越大，芯片面积越小。但是沟槽30越深，P型和N型的掺杂均匀性很难控制，现有技术中大多采用离子注入即各种角度注入，但难以保证沟槽侧壁的离子浓度是均匀的，扩散即气体扩散，深沟槽也会影响扩散，沟槽底部浓度低，这样导致PN结击穿电压和漏电不稳定，从而影响器件的工作性能。采用了上述P型和N型同时扩散，使得氧化硅层50正好位于两个第三扩散子区41和第二扩散子区上22，确保了器件的击穿电压稳定性和一致性，增大了放电面积，提高了器件的原胞面积。
S5：在所述开口51内和所述氧化硅层50上表面形成第一金属层52和所述衬底10下表面形成第二金属层53。
参阅图8，本实施例中，在氧化硅层50和开口51内制备金属，第一金属层52与沟槽30内的多晶硅层31连接，第二金属层53位于衬底10下表面，第一金属层52和第二金属层53相当于电极，从而得到沟槽型TVS。
需要说明的是，氧化硅层50相当于介质层，开口51相当于接触孔，本发明采用一次光刻制备形成双向静电防护芯片即沟槽型TVS器件，由于光刻占比在芯片制造成本中较大，一次光刻对降低芯片制造成本有很明显的意义。采用P型液态源涂覆完成P型扩散，N型扩山源选用N型掺杂的多晶硅，多晶硅是生产过程中掺杂的，并将该多晶硅填充到沟槽内，沟槽各部分的多晶硅掺杂浓度一致，再进行热退火，多晶硅中的N型杂质通过热扩散进入沟槽侧壁和底部，完成均匀的N型掺杂，两者结合使用，保证了浓度均匀的PN结，提升了器件的工作可靠性。
再次参阅图8，本发明还提供了一种双向静电防护芯片1，包括：
第一导电类型的衬底10；
形成在所述衬底10内的第二导电类型的第一扩散区20，所述第一扩散区20包括平行于所述衬底10的第一扩散子区21和垂直于所述衬底10的第二扩散子区22，所述第一扩散子区21与所述第二扩散子区22正交连接；
间隔形成在所述衬底10内并位于所述第二扩散子区22之间的沟槽30，所述沟槽30内填充有第一导电类型的多晶硅层31和第一导电类型的第二扩散区40，所述第二扩散区40包括位于所述沟槽30侧壁的第三扩散子区41和位于所述沟槽30底部的第四扩散子区42，所述多晶硅层31位于所述第三扩散子区41之间并与所述第四扩散子区42连接；
形成在所述第二扩散子区22上表面并连接所述第三扩散子区41的氧化硅层50，所述氧化硅层50之间形成有位于所述沟槽30上方的开口51；
形成在所述氧化硅层50上表面并填充所述开口51的第一金属层52和位于所述衬底10下表面的第二金属层53。
本实施例中，所述第一扩散子区21的结深大于所述第四扩散子区42的结深，所述沟槽30的结深与所述开口51的宽度的比值大于15：1，所述氧化硅层50的宽度等于两个所述第三扩散子区41的宽度和第二扩散子区22的宽度之和，所述第一导电类型为N型，所述第二导电类型为P型。本实施例中的沟槽型TVS单位尺寸下PN结面积大，放电面积大，在同样的放电能力下，芯片面积小，降低了双向静电防护芯片1的制造成本。
参阅图9，图9示出了本发明实施例提供的双向静电防护芯片的等效电路图，沟槽30侧壁的N型扩散区即第三扩散子区41与第二扩散子区22的导电类型不同形成PN结，多晶硅层31、第三扩散子区41、第二扩散子区22、第一扩散子区21和衬底10形成两个反接的二极管60即N-P-P-N。同样的，沟槽30底部的N型扩散区即第四扩散子区42与第一扩散子区20的导电类型不同形成PN结，多晶硅层31、第四扩散子区42、第一扩散子区21、衬底10形成PN结，沟槽型TVS内形成多条支路，使得器件具有多路双向功能，便于应用过程中对多个电路同时保护，降低了器件的应用成本。
本发明提供了一种双向静电防护芯片1，通过在衬底10上形成间隔排列的氧化硅层50、位于氧化硅层50之间的开口51，将氧化硅层50作为掩膜从开口51到衬底10方向刻蚀形成沟槽30，可以简化了光刻工艺，在沟槽30的侧壁和沟槽30的底部涂覆液态源并进行扩散和第一次热退火，之后在沟槽30内填充掺杂第一导电类型的多晶硅，再进行第二次热退火形成第一扩散区20和第二扩散区40，第一扩散区20包括平行于衬底10的第一扩散子区21和垂直于衬底10的第二扩散子区22，第一扩散子区21与第二扩散子区22正交连接，第二扩散区40包括位于沟槽30侧壁的第三扩散子区41和位于沟槽30底部的第四扩散子区42，多晶硅层31位于第三扩散子区41之间并与第四扩散子区42连接，需要进行一次光刻，工艺简单，采用扩散和热退火替代了传统的离子注入，节省了芯片的制造成本，沟槽30侧壁和沟槽30底部与第一扩散区20形成PN结，增大了器件的放电面积，提高了器件的击穿电压稳定性和一致性，该器件具有多路双向功能，便于应用过程中对多个电路同时保护，降低了器件的应用成本。
在这里示出和描述的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制，因此，示例性实施例的其他示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
Claims (10)
1.一种双向静电防护芯片，其特征在于，包括：
第一导电类型的衬底；
形成在所述衬底内的第二导电类型的第一扩散区，所述第一扩散区包括平行于所述衬底的第一扩散子区和垂直于所述衬底的第二扩散子区，所述第一扩散子区与所述第二扩散子区正交连接；
间隔形成在所述衬底内并位于所述第二扩散子区之间的沟槽，所述沟槽内填充有第一导电类型的多晶硅层和第一导电类型的第二扩散区，所述第二扩散区包括位于所述沟槽侧壁的第三扩散子区和位于所述沟槽底部的第四扩散子区，所述多晶硅层位于所述第三扩散子区之间并与所述第四扩散子区连接；
形成在所述第二扩散子区上表面并连接所述第三扩散子区的氧化硅层，所述氧化硅层之间形成有位于所述沟槽上方的开口；
形成在所述氧化硅层上表面并填充所述开口的第一金属层和位于所述衬底下表面的第二金属层。
2.根据权利要求1所述的双向静电防护芯片，其特征在于，所述第一扩散子区的结深大于所述第四扩散子区的结深，所述沟槽的结深与所述开口的宽度的比值大于15：1。
3.根据权利要求1所述的双向静电防护芯片，其特征在于，所述氧化层的宽度等于两个所述第三扩散子区的宽度和第二扩散子区的宽度之和，所述第一导电类型为N型，所述第二导电类型为P型。
4.一种双向静电防护芯片的制备方法，其特征在于，包括以下步骤：
提供第一导电类型的衬底；
在所述衬底上形成间隔排列的氧化硅层和位于所述氧化硅层之间的开口；
以所述氧化硅层为掩膜沿所述开口刻蚀形成沟槽，向所述沟槽的侧壁和所述沟槽的底部涂覆液态源并进行第二导电类型离子的扩散，之后进行第一次热退火；
在所述沟槽内填充第一导电类型的多晶硅层，之后进行第二次热退火，在所述衬底内形成第二导电类型的第一扩散区和所述沟槽内形成第一导电类型的第二扩散区，所述第一扩散区包括平行于所述衬底的第一扩散子区和垂直于所述衬底的第二扩散子区，所述第一扩散子区与所述第二扩散子区正交连接，所述第二扩散区包括位于所述沟槽侧壁的第三扩散子区和位于所述沟槽底部的第四扩散子区，所述多晶硅层位于所述第三扩散子区之间并与所述第四扩散子区连接；
在所述开口内和所述氧化硅层上表面形成第一金属层和所述衬底下表面形成第二金属层。
5.根据权利要求4所述的双向静电防护芯片的制备方法，其特征在于，采用干法刻蚀制备得到所述沟槽，所述沟槽的结深为1-12μm，所述沟槽的结深与所述开口的宽度的比值大于15：1。
6.根据权利要求4所述的双向静电防护芯片的制备方法，其特征在于，所述氧化硅层的厚度大于
所述液态源为液态硼源。
7.根据权利要求6所述的双向静电防护芯片的制备方法，其特征在于，第二导电类型离子扩散的温度为1000-1100℃，热扩散时间为300-600min，热扩散完成后使用氢氟酸溶液清洗，清洗后沟槽上方的氧化硅层的厚度为
8.根据权利要求4所述的双向静电防护芯片的制备方法，其特征在于，第一次热退火的温度为1100-1200℃，退火时间为300-600min。
9.根据权利要求4所述的双向静电防护芯片的制备方法，其特征在于，第二次热退火的温度大于或等于1200℃，退火时间大于600min。
10.根据权利要求9所述的双向静电防护芯片的制备方法，其特征在于，第一导电类型为N型，第二导电类型为P型，经过第二次热退火后N型多晶硅层中的N型杂质向衬底内扩散形成N型的第四扩散子区。
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