CN108063136A - 瞬态电压抑制器及其制作方法 - Google Patents

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Abstract

一种瞬态电压抑制器包括N型衬底、位于所述N型衬底上的第一层P型外延、位于所述第一层P型外延表面的第一N型注入区与第二N型注入区、位于所述第一层P型外延及所述第一及第二N型注入区上的第二层P型外延、形成于所述第二层P型外延表面的第三N型注入区、形成于所述第二层P型外延上的介质材料、贯穿所述介质材料与所述第二层P型外延并延伸至所述第一N型注入区中的第一沟槽、贯穿所述介质材料与所述第二层P型外延并延伸至所述第二N型注入区中的第二沟槽、贯穿所述介质材料且对应所述第三N型注入区的通孔、形成于所述第一沟槽侧壁与所述第二沟槽侧壁的氧化硅、及位于所述第一沟槽的氧化硅表面与第二沟槽的氧化硅表面的多晶硅。

Description

瞬态电压抑制器及其制作方法
【技术领域】
本发明涉及半导体器件制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容的瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。为了节省芯片面积，并且获得更高的抗浪涌能力，沟槽瞬态电压抑制器的概念已经被提出和研究。沟槽TVS的结面形成于纵向的沟槽的侧壁，这样，在相同的芯片面积下，它有更多的有效结面积,即更强的放电能力。沟槽瞬态电压抑制器的小封装尺寸对于保护高端芯片非常关键。
目前常用的瞬态电压抑制器(如沟槽瞬态电压抑制器)一般只能实现单向保护，如果需要进行双向保护需要将多个瞬态电压抑制器串联或并联在一起，但是这样会增大了器件面积和制造成本。
【发明内容】
针对现有方法的不足，本发明提出了一种瞬态电压抑制器及其制作方法。
一种瞬态电压抑制器，其包括N型衬底、位于所述N型衬底上的第一层P型外延、位于所述第一层P型外延表面的第一N型注入区与第二N型注入区、位于所述第一层P型外延及所述第一及第二N型注入区上的第二层P型外延、形成于所述第二层P型外延表面的第三N型注入区、形成于所述第二层P型外延上的介质材料、贯穿所述介质材料与所述第二层P型外延并延伸至所述第一N型注入区中的第一沟槽、贯穿所述介质材料与所述第二层P型外延并延伸至所述第二N型注入区中的第二沟槽、贯穿所述介质材料且对应所述第三N型注入区的通孔、形成于所述第一沟槽侧壁与所述第二沟槽侧壁的氧化硅、及位于所述第一沟槽的氧化硅表面与第二沟槽的氧化硅表面的多晶硅。
在一种实施方式中，所述瞬态电压抑制器还包括第一金属部，所述第一金属部的部分位于所述第一沟槽中多晶硅上且与所述多晶硅连接，所述第一金属部作为所述瞬态电压抑制器的第一接线端。
在一种实施方式中，所述瞬态电压抑制器还包括第二金属部，所述第二金属部的部分位于所述第二沟槽中多晶硅上且与所述多晶硅连接，所述第二金属部作为所述瞬态电压抑制器的第二接线端。
在一种实施方式中，所述瞬态电压抑制器还包括第三金属部，所述第三金属部的至少部分位于所述通孔中且与所述第三N型注入区相连接，所述第三金属部作为所述瞬态电压抑制器的第三接线端。
在一种实施方式中，所述第一接线端与所述第二接线端为所述瞬态电压抑制器的两个输入端，所述第三接线端为所述瞬态电压抑制器的输出端。
一种瞬态电压抑制器的制作方法，其包括以下步骤：
提供N型衬底，在所述N型衬底上形成第一层P型外延，刻蚀所述第一层P型外延从而在所述第一层P型外延表面形成两个注入沟槽；
使用光刻胶作为掩膜针对所述两个注入沟槽进行N型离子注入形成第一N型注入区与第二N型注入区；
在所述第一层P型外延及所述两个注入沟槽中形成第二层P型外延；
在所述第二层P型外延上形成介质材料，在所述介质材料中形成贯穿的通孔，所述通孔位于所述两个N型注入区之间；
利用所述通孔对所述第二层P型外延进行N型离子注入从而在所述第二层P型外延表面形成第三N型注入区；
刻蚀所述介质材料及下方的第二层P型外延与第一、第二N型注入区从而形成贯穿所述介质材料、所述第二层P型外延并延伸至所述第一N型注入区的第一沟槽以及形成贯穿所述介质材料、所述第二层P型外延并延伸至所述第二N型注入区的第二沟槽；
进行热氧化从而在所述第一沟槽表面、第二沟槽表面及所述第三N型注入区表面形成氧化硅；
去除所述第一、第二沟槽底部及所述第三N型注入区表面的氧化硅；及
在所述第一沟槽与第二沟槽中形成分别与所述第一注入区及第二注入区相连的多晶硅。
在一种实施方式中，在所述第一沟槽与所述第二沟槽中形成多晶硅的步骤包括：
在所述第一沟槽、第二沟槽中、所述通孔中及所述介质材料上形成多晶硅层；及
去除所述介质材料上、所述通孔中及所述第一及第二沟槽上部的部分多晶硅。
在一种实施方式中，所述制作方法还包括：
在所述第一沟槽上部、所述第二沟槽上部、所述通孔中分别形成与所述第一沟槽的多晶硅连接的第一金属部、与所述第二沟槽的多晶硅连接的第二金属部及与所述第三N型注入区连接的第三金属部。
在一种实施方式中，所述第一金属部、第二金属部及第三金属部在同一制程步骤中形成。
在一种实施方式中，所述第一、第二及第三金属部作为所述瞬态电压抑制器的接线端，所述第一、第二金属部均作为输入端，所述第三金属部作为输出端。
本发明的瞬态电压抑制器及所述制作方法获得的瞬态电压抑制器，其结构相当于将3支二极管集成到一起，不仅器件面积小，工艺难度低，还没有器件制造成本。此外，本发明瞬态电压抑制器还能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电影抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图12是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；二极管101、102、103；步骤S1-S10
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1是本发明瞬态电压抑制器100的结构示意图。所述瞬态电压抑制器100包括N型衬底、位于所述N型衬底上的第一层P型外延、位于所述第一层P型外延表面的第一N型注入区与第二N型注入区、位于所述第一层P型外延及所述第一及第二N型注入区上的第二层P型外延、形成于所述第二层P型外延表面的第三N型注入区、形成于所述第二层P型外延上的介质材料、贯穿所述介质材料与所述第二层P型外延并延伸至所述第一N型注入区中的第一沟槽、贯穿所述介质材料与所述第二层P型外延并延伸至所述第二N型注入区中的第二沟槽、贯穿所述介质材料且对应所述第三N型注入区的通孔、形成于所述第一沟槽侧壁与所述第二沟槽侧壁的氧化硅、及位于所述第一沟槽的氧化硅表面与第二沟槽的氧化硅表面的多晶硅、第一金属部、第二金属部及第三金属部。
其中，所述第一金属部的部分位于所述第一沟槽中多晶硅上且与所述多晶硅连接，所述第一金属部作为所述瞬态电压抑制器100的第一接线端。所述第二金属部的部分位于所述第二沟槽中多晶硅上且与所述多晶硅连接，所述第二金属部作为所述瞬态电压抑制器100的第二接线端。所述第三金属部的至少部分位于所述通孔中且与所述第三N型注入区相连接，所述第三金属部作为所述瞬态电压抑制器100的第三接线端。可以理解，所述第一金属部、第二金属部及第三金属部可以在同一制程步骤中形成。所述第一接线端与所述第二接线端为所述瞬态电压抑制器100的两个输入端，所述第三接线端为所述瞬态电压抑制器100的输出端。
请参阅图2，图2是图1所述瞬态电压抑制器100的等效电路示意图。具体地，所述第一N型注入区与所述第一、第二层P型外延构成第一二极管101，所述第二N型注入区与所述第一、第二层P型外延构成第二二极管102，所述第一、第二层P型外延与所述第三N型注入区构成第三二极管103。
请参阅图3-图12，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图12是图3所示制作方法的各步骤的结构示意图。
所述瞬态电压抑制器100的制作方法包括如下步骤S1-S10。
步骤S1，请参阅图4，提供N型衬底，在所述N型衬底上形成第一层P型外延，刻蚀所述第一层P型外延从而在所述第一层P型外延表面形成两个注入沟槽。所述刻蚀可以为干法刻蚀。
步骤S2，请参阅图5，使用光刻胶作为掩膜针对所述两个注入沟槽进行N型离子注入形成第一N型注入区与第二N型注入区。
步骤S3，请参阅图6，在所述第一层P型外延及所述两个注入沟槽中形成第二层P型外延。
步骤S4，请参阅图7，在所述第二层P型外延上形成介质材料，在所述介质材料中形成贯穿的通孔，所述通孔位于所述两个N型注入区之间。
步骤S5，请参阅图7，利用所述通孔对所述第二层P型外延进行N型离子注入从而在所述第二层P型外延表面形成第三N型注入区。
步骤S6，请参阅图8，刻蚀所述介质材料及下方的第二层P型外延与第一、第二N型注入区从而形成贯穿所述介质材料、所述第二层P型外延并延伸至所述第一N型注入区的第一沟槽以及形成贯穿所述介质材料、所述第二层P型外延并延伸至所述第二N型注入区的第二沟槽。
步骤S7，请参阅图9，进行热氧化从而在所述第一沟槽表面、第二沟槽表面及所述第三N型注入区表面形成氧化硅。
步骤S8，请参阅图10，去除所述第一、第二沟槽底部及所述第三N型注入区表面的氧化硅。
步骤S9，请参阅图11及图12，在所述第一沟槽与第二沟槽中形成分别与所述第一注入区及第二注入区相连的多晶硅。其中，所述步骤S9可以包括以下步骤：
在所述第一沟槽、第二沟槽中、所述通孔中及所述介质材料上形成多晶硅层；及
去除所述介质材料上、所述通孔中及所述第一及第二沟槽上部的部分多晶硅。
步骤S10，请参阅图1，在所述第一沟槽上部、所述第二沟槽上部、所述通孔中分别形成与所述第一沟槽的多晶硅连接的第一金属部、与所述第二沟槽的多晶硅连接的第二金属部及与所述第三N型注入区连接的第三金属部。
本发明的瞬态电压抑制器100及所述制作方法获得的瞬态电压抑制器，其结构相当于将3支二极管101、102、103集成到一起，不仅器件面积小，工艺难度低，还没有器件制造成本。此外，本发明瞬态电压抑制器还能实现双路双向保护功能，器件的保护特性和可靠性都得到了提升。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (10)

1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括N型衬底、位于所述N型衬底上的第一层P型外延、位于所述第一层P型外延表面的第一N型注入区与第二N型注入区、位于所述第一层P型外延及所述第一及第二N型注入区上的第二层P型外延、形成于所述第二层P型外延表面的第三N型注入区、形成于所述第二层P型外延上的介质材料、贯穿所述介质材料与所述第二层P型外延并延伸至所述第一N型注入区中的第一沟槽、贯穿所述介质材料与所述第二层P型外延并延伸至所述第二N型注入区中的第二沟槽、贯穿所述介质材料且对应所述第三N型注入区的通孔、形成于所述第一沟槽侧壁与所述第二沟槽侧壁的氧化硅、及位于所述第一沟槽的氧化硅表面与第二沟槽的氧化硅表面的多晶硅。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第一金属部，所述第一金属部的部分位于所述第一沟槽中多晶硅上且与所述多晶硅连接，所述第一金属部作为所述瞬态电压抑制器的第一接线端。
3.如权利要求2所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第二金属部，所述第二金属部的部分位于所述第二沟槽中多晶硅上且与所述多晶硅连接，所述第二金属部作为所述瞬态电压抑制器的第二接线端。
4.如权利要求3所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括第三金属部，所述第三金属部的至少部分位于所述通孔中且与所述第三N型注入区相连接，所述第三金属部作为所述瞬态电压抑制器的第三接线端。
5.如权利要求4所述的瞬态电压抑制器，其特征制作在于：所述第一接线端与所述第二接线端为所述瞬态电压抑制器的两个输入端，所述第三接线端为所述瞬态电压抑制器的输出端。
6.一种瞬态电压抑制器的制作方法，其特征在于：所述方法包括以下步骤：
提供N型衬底，在所述N型衬底上形成第一层P型外延，刻蚀所述第一层P型外延从而在所述第一层P型外延表面形成两个注入沟槽；
使用光刻胶作为掩膜针对所述两个注入沟槽进行N型离子注入形成第一N型注入区与第二N型注入区；
在所述第一层P型外延及所述两个注入沟槽中形成第二层P型外延；
在所述第二层P型外延上形成介质材料，在所述介质材料中形成贯穿的通孔，所述通孔位于所述两个N型注入区之间；
利用所述通孔对所述第二层P型外延进行N型离子注入从而在所述第二层P型外延表面形成第三N型注入区；
刻蚀所述介质材料及下方的第二层P型外延与第一、第二N型注入区从而形成贯穿所述介质材料、所述第二层P型外延并延伸至所述第一N型注入区的第一沟槽以及形成贯穿所述介质材料、所述第二层P型外延并延伸至所述第二N型注入区的第二沟槽；
进行热氧化从而在所述第一沟槽表面、第二沟槽表面及所述第三N型注入区表面形成氧化硅；
去除所述第一、第二沟槽底部及所述第三N型注入区表面的氧化硅；及
在所述第一沟槽与第二沟槽中形成分别与所述第一注入区及第二注入区相连的多晶硅。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于；在所述第一沟槽与所述第二沟槽中形成多晶硅的步骤包括：
在所述第一沟槽、第二沟槽中、所述通孔中及所述介质材料上形成多晶硅层；及
去除所述介质材料上、所述通孔中及所述第一及第二沟槽上部的部分多晶硅。
8.如权利要求7所述的瞬态电压抑制器的制作方法，其特征在于：所述制作方法还包括：
在所述第一沟槽上部、所述第二沟槽上部、所述通孔中分别形成与所述第一沟槽的多晶硅连接的第一金属部、与所述第二沟槽的多晶硅连接的第二金属部及与所述第三N型注入区连接的第三金属部。
9.如权利要求8所述的瞬态电压抑制器的制作方法，其特征在于：所述第一金属部、第二金属部及第三金属部在同一制程步骤中形成。
10.如权利要求8所述的瞬态电压抑制器的制作方法，其特征在于：所述第一、第二及第三金属部作为所述瞬态电压抑制器的接线端，所述第一、第二金属部均作为输入端，所述第三金属部作为输出端。
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