CN105633132A - 具有栅沟槽下方的电荷补偿区的半导体器件 - Google Patents

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Abstract

本发明涉及具有栅沟槽下方的电荷补偿区的半导体器件。半导体衬底具有主表面和与主表面垂直间隔开的后表面、第一掺杂区、第二掺杂区和第三掺杂区。第三掺杂区置于第一和第二掺杂区之间在主表面下方。具有场板的场板沟槽从主表面垂直延伸到布置在第一掺杂区中的底部。具有栅电极的栅沟槽从主表面垂直延伸到第一掺杂区。补偿区带从栅沟槽底部垂直延伸更深入第一掺杂区中。补偿区带与栅沟槽侧向对齐并且沿着平行于主表面的器件的横截面平面邻近场板。

Description

具有栅沟槽下方的电荷补偿区的半导体器件
技术领域
本申请涉及半导体器件并且特别地涉及用于在功率开关器件中改进开电阻与击穿电压之间的权衡的补偿技术。
背景技术
半导体晶体管、特别是诸如金属氧化物场效应晶体管（MOSFET）和绝缘栅双极型晶体管（IGBT）之类的场效应控制的开关器件已经用于多种多样的应用中，诸如电源、功率转换器、电动汽车和空调。这些应用中的许多是高功率应用，其要求晶体管能够容纳很大电流和/或电压。在高功率应用中，对器件的整体性能起实质作用的两个器件参数是开态电阻RON和击穿电压VBR。较低的开态电阻RON对于功率晶体管而言是合期望的特性，因为其使在器件处于正向传导状态时发生的电阻功率损耗（和对应的热量生成）最小化。同时，高击穿电压VBR对于功率晶体管而言是合期望的特性，因为确保器件在存在大的反向电压的情况下将保持处于关闭状态。
由于垂直晶体管提供的有利的开态电阻RON和击穿电压VBR特性的原因，这些器件常用于高功率应用中。垂直晶体管被配置成在垂直于半导体衬底表面的方向上传导电流。通常，这些器件在介于输出区（例如，源/漏区）之间的衬底中包括漂移区。通过降低漂移区的掺杂浓度，可以减小器件中雪崩击穿的可能性并且因此改进器件的反向阻断能力。然而，降低漂移区的掺杂浓度以增大的开态电阻RON为代价，因为其降低了在器件处于开态时可用于传导的载流子浓度。
通过改进开态电阻RON与击穿电压VBR之间的权衡，有可能在维持反向阻断能力的同时降低器件的开态电阻RON。可替换地，对该权衡的改进可以用来向器件提供增大的反向阻断能力同时维持器件的开态电阻RON。
用来有利地使晶体管中开态电阻RON与击穿电压VBR之间的权衡偏移的一个技术牵涉利用补偿原理。补偿原理基于器件中电荷的相互补偿。可以在漂移区处或者靠近漂移区提供补偿结构以产生与在当器件被反向偏置时在漂移区中形成的空间电荷区中存在的那些载流子相反类型的载流子。
补偿原理在功率开关器件中的一个应用牵涉在器件中提供垂直延伸到漂移区中的场板。可以使这些场板偏置以使得它们在反向阻断状态下将补偿电荷引入到漂移区中。然而，场板在消除引起雪崩击穿的电场方面并不完全有效。
发明内容
公开了一种半导体器件。根据一个实施例，该半导体器件包括具有主表面和与主表面垂直间隔开的后表面、第一掺杂区、第二掺杂区和第三掺杂区的半导体衬底。第二和第三掺杂区形成于第一掺杂区中。第二掺杂区从主表面延伸到衬底中。第三掺杂区置于第一和第二掺杂区之间在主表面下方。第一和第二场板沟槽从主表面垂直延伸到布置在第一掺杂区中的底部。第一和第二场板分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘。栅沟槽侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过第二和第三掺杂区以使得沟槽底部布置在第一掺杂区中。栅电极布置在栅沟槽中与衬底介电绝缘。栅电极被配置成控制第三掺杂区中的导电沟道。补偿区带从栅沟槽底部垂直延伸更深入第一掺杂区中。补偿区带与栅沟槽侧向对齐。补偿区带沿着平行于主表面的器件的横截面平面邻近场板。第一和第二掺杂区具有第一传导类型，并且第三掺杂区和补偿区带具有第二传导类型。
公开了一种功率晶体管。根据一个实施例，该功率晶体管包括具有主表面和与主表面垂直间隔开的后表面、漂移区、源区和体区的半导体衬底。源区和体区形成于漂移区中。源区从主表面延伸到衬底中。体区置于源区与漂移区之间在主表面下方。第一和第二场板沟槽从主表面垂直延伸到布置在漂移区中的底部。第一和第二场板分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘。栅沟槽侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过源区和体区以使得栅沟槽具有布置在漂移区中的底部。栅电极布置在栅沟槽中并且与衬底介电绝缘。栅电极被配置成控制体区中的导电沟道。补偿区带从栅沟槽底部垂直延伸更深入漂移区中。补偿区带与栅沟槽侧向对齐。补偿区带沿着平行于主表面的器件的横截面平面邻近场板。
公开了一种形成半导体器件的方法。根据一个实施例，该方法包括形成具有主表面和与主表面垂直间隔开的后表面、第一掺杂区、第二掺杂区和第三掺杂区的半导体衬底。第二和第三掺杂区形成于第一掺杂区中。第二掺杂区从主表面延伸到衬底中。第三掺杂区置于第一和第二掺杂区之间在主表面下方。该方法进一步包括形成从主表面垂直延伸到布置在第一掺杂区中的底部的第一和第二场板沟槽。该方法进一步包括形成分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘的第一和第二场板。该方法进一步包括形成侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过第二和第三掺杂区以使得栅沟槽具有布置在第一掺杂区中的底部的栅沟槽。该方法进一步包括形成布置在栅沟槽中且与衬底介电绝缘的栅电极，所述栅电极被配置成控制第三掺杂区中的导电沟道。该方法进一步包括形成从栅沟槽底部垂直延伸更深入第一掺杂区中的补偿区带。执行所述方法以使得补偿区带与栅沟槽侧向对齐并且沿着平行于主表面的器件的横截面平面邻近场板。第一和第二掺杂区具有第一传导类型，并且第三掺杂区和补偿区带具有第二传导类型。
附图说明
图的元素不一定相对于彼此按比例。相同的参考数字标示对应的类似部件。各种图示的实施例的特征可以组合，除非它们相互排斥。各实施例在图中进行描绘并且在接着的描述中进行详述。
图1图示了根据一个实施例的具有置于一对补偿场板之间的沟槽-栅的半导体器件的横截面视图。
图2描绘了根据一个实施例的图1的器件中的沟槽-栅和场板的俯视视图配置。
图3描绘了根据另一个实施例的图1的器件中的沟槽-栅和场板的俯视视图配置。
图4描绘了根据一个实施例的具有布置在栅沟槽下方的补偿区带的半导体器件的横截面视图。
图5描绘了在具有补偿区带的器件与没有补偿区带的器件之间在漂移区中存在的电场的比较。
图6描绘了根据一个实施例的补偿区带的俯视视图配置。
图7描绘了根据另一个实施例的补偿区带的俯视视图配置。
图8描绘了根据另一个实施例的补偿区带的俯视视图配置。
图9描绘了根据一个实施例的具有用于使补偿区带与外部电极接触的接触结构的半导体器件的横截面视图。
图10-13描绘了根据一个实施例的用于在半导体衬底中形成自对齐栅沟槽和补偿区带的工艺序列。
具体实施方式
参考图1，描绘了电荷补偿半导体器件100的横截面视图。半导体器件100形成于半导体衬底102中。衬底102包括主表面104和与主表面104垂直间隔开的后表面106。也即，主表面104和后表面106彼此相对地布置。衬底102包括第一掺杂区108、第二掺杂区110和第三掺杂区112。第二和第三掺杂区110、112可以形成在第一掺杂区108内。例如，第一掺杂区108可以由轻掺杂外延层形成，并且第二和第三掺杂区110、112可以是比第一掺杂区108更高掺杂的注入区或扩散区。第二掺杂区110从主表面104延伸到衬底102中。第三掺杂区112置于第一和第二掺杂区108、110之间在主表面104下方。第一和第二掺杂区108、110具有第一传导类型多数载流子浓度（例如，n型）并且第三掺杂区112具有第二传导类型多数载流子浓度（例如，p型）。因此，器件100在主表面104下方包括两个p-n结。第一p-n结114介于第一和第三掺杂区108、112之间在主表面104下方，并且第二p-n结116介于第二和第三掺杂区110、112之间在主表面104下方。
根据一个实施例，器件100是n沟道MOSFET，在其中第一掺杂区108是n型漂移区，第二掺杂区110是n型源区，并且第三掺杂区112是p型体区。该器件进一步包括从后表面106延伸到半导体衬底102中的n型漏区118。漏区118或者直接地或者间接地耦接到漂移区108。例如，可以将比漂移区108更高掺杂的n型场截止区（未示出）置于漏区118与漂移区108之间。
器件100可以被配置为垂直器件，具有从主表面104垂直延伸到半导体衬底102中的栅沟槽120。栅沟槽120垂直延伸通过源区110并且通过体区112以使得沟槽120的底部布置在漂移108中。栅沟槽120直接邻近第一和第二p-n结114、116。
栅电极122布置在栅沟槽120中。栅电极122由诸如多晶硅或导电金属（例如，铝或钨）之类的导电材料形成。栅电极122通过栅电介质124与衬底102介电绝缘。栅电介质124可以是形成于栅沟槽120中的一层氧化物，诸如SiO2。
栅沟槽120侧向布置在第一和第二场板沟槽126之间。第一和第二场板沟槽126从主表面104垂直延伸到半导体衬底102中。第一和第二场板沟槽的底部布置在漂移区108中。
第一和第二场板130分别布置在第一和第二场板沟槽126中。第一和第二场板130由诸如多晶硅或传导性金属（例如，铝或钨）之类的导电材料形成。第一和第二场板130通过场电介质134与衬底102介电绝缘。场电介质134可以是形成于场板沟槽126中的一层氧化物，诸如SiO2。
根据一个实施例，源区110通过源电极136连接到源电位。如图1中所示，源电极136布置在主表面104处并且在体区110上延伸从而将源区和体区110、112两者连接到源电位。可替换地，源区110可以通过从侧边与源电位接触。漏区118可以通过漏电极（未示出）连接到漏电位。漏电极可以形成在后表面106上。可替换地，漏电极可以形成在主表面104上并且通过直通触头连接到漏区118。
以公知的方式，栅电极122被配置成控制体区112中的导电沟道并且执行针对器件100的开关操作。例如，可以将栅电极122相对于源电位偏置以在体区112中形成或移除导电沟道，从而提供对器件100的开/关控制。
当器件100处于反向阻断状态时，也即，当器件100被关断并且第一p-n结114被反向偏置时，空间电荷区带（即，耗尽区）从第一p-n结114延伸到漂移区108中。随着器件100变得更加反向偏置，空间电荷区带进一步蔓延到漂移区108中并且朝向漏区118。在空间电荷区带的漂移区108部分中存在的带正电施主被绘制为朝向在空间电荷区带的体区112部分中存在的带负电受主。因此，随着施加到器件100的反向电压增大，由于在第一p-n结114的任一侧上存在的电荷之间的相互吸引的原因，在空间电荷区带中在第一p-n结114处建立电场。如果该电场达到半导体材料的临界场强Ec，则发生雪崩击穿，并且器件100不再能够阻断反向电压。
为了缓解前面描述的现象，器件100包括延伸到漂移区108中邻近传导路径的场板130。场板130被配置成邻近漂移区108提供补偿电荷。可以使场板130偏置以使得当器件100处于反向阻断状态时在场板130中存在补偿电荷。例如，场板130可以通过从主表面104延伸的触头（未示出）连接到源电位。因此，当器件100处于反向阻断状态时，在漂移区108中存在的带正电施主与使空间电荷区带中的电场梯度变小的场板130中的负电荷之间存在电容耦合。
参考图2，从俯视视图视角描绘了器件100的可能配置。图2描绘了器件100的一个单元，该单元可以在单个衬底102中被复制多次（例如，十次、百次、千次等）。栅沟槽120在单元的两侧之间侧向延伸并且可以是跨多个相邻单元延伸的连续结构。多个单元可以用来形成单个器件（例如MOSFET、IGBT、二极管等）。进一步地，可以形成多个器件，其中所述器件中的每一个包括所述单元中的一个或多个。
在图2的器件100中，存在以规则间隔邻近栅沟槽120出现的多个场板沟槽126。根据一个实施例，器件100的一个单元包括第一、第二、第三和第四场板沟槽126。第三和第四场板沟槽126可以与参考图1公开的第一和第二沟槽126进行类似地或相同地配置。也即，第三和第四场板沟槽126从主表面104延伸到布置在漂移区108中的底部。进一步地，第三和第四场板130分别布置在第三和第四场板沟槽126中并且以先前描述的方式与衬底102介电绝缘。
参考图3，示出了根据另一个实施例的器件100的一个单元的俯视视图视角。在图3的实施例中，栅沟槽120包括彼此形成交叉的第一和第二侧向部分138、140。也即，栅沟槽120沿着主表面104在两个不同侧向方向上延伸并且在交叉处会合。根据一个实施例，栅沟槽120的第一和第二侧向部分138、140彼此正交以使得栅沟槽120在交叉处形成九十度角。可替换地，第一和第二侧向部分138、140可以在交叉处形成斜角。
在图3的实施例中，场板沟槽126每一个都在平行于主表面104的平面中形成闭环。闭环可以是其中沟槽的侧壁是迂回的任何非线性形状，诸如椭圆、圆形、矩形、多边形等。例如，图2和3中所示的沟槽被配置为八边形。这些沟槽可以是如Hirler的美国专利8,247,865所描述的所谓“针沟槽”，所述美国专利的内容通过引用被全部并入。场板沟槽126可以具有锥形侧壁。也即，场板沟槽126可以在垂直方向上变宽或变窄。
有利地，图2和3中描绘的布局提供了用于具有有利开电阻RON和击穿电压VBR特性的开关器件的空间高效配置。栅沟槽120的布局提供了扩展的沟道宽度，其提供增大的传导和更低的开电阻RON。进一步地，栅沟槽120的布局高效利用了衬底102的可用面积。同时，场板沟槽126可以跨衬底102在接近栅沟槽120的距离处容易地进行图案化。
尽管图2和3中描绘的器件100包括补偿结构，但是另外的补偿是可能的并且有益于整体器件性能。在所描绘的配置中，场板130的补偿效果在器件100各处是不均匀的。也即，存在其中场板130在反向阻断期间在补偿电荷方面不太有效的漂移区108的区域。这些区域对应于漂移区108的离场板130间隔最远的部分。漂移区108的该部分中的电荷至少受场板中存在的补偿电荷影响并且更易被体区112中的电荷吸引。
图2和3包括指示器件100的其中场板130的补偿效果在最小值的部分的圆形A。圆形A标识衬底102的与各场板沟槽126等距的部分。圆形A并不指示特定的边界本身，而是替代地指示一个区。也即，图2和3中描绘的圆形A的半径不指示任何种类的门限。圆形A的半径可以增大或减小并且尽管如此圆形A可以涵盖与场板沟槽126等距的区，如果圆形A的中心位于到场板沟槽126的绝对最大值处的话。
可以参考由场板沟槽126形成的矩形B定义与场板沟槽126等距的圆形A的中心。矩形的拐角由闭环的各个中心点定义，所述闭环由第一、第二、第三和第四场板沟槽126形成。该矩形B的中心与第一、第二、第三和第四场板130等距，所述第一、第二、第三和第四场板130中心地位于场板沟槽126内。在图2和3中，已经将矩形B叠加在主表面104上。然而，矩形B位于主表面104下方并且用来定义漂移区108的在栅沟槽120下方的部分。
参考图4，描绘了具有增强的补偿能力的器件100。图4的器件100与图1的器件100相同，除了其包括布置在栅沟槽120下方的补偿区带142之外。在具有图2-3中所示的场板配置的器件100中，补偿区带142可以有利地位于漂移区108的其中场板130的补偿效果被最小化的各部分处。
补偿区带142与漂移区108进行相反地掺杂。例如，如果漂移区108是n型区，则补偿区带142是p型区。由于存在补偿区带142，在器件100的漂移区108部分中存在更多的p-n电荷余量。因此，可以在器件100中改进开电阻RON与击穿电压VBR之间的权衡。例如，可以增大漂移区108的掺杂浓度，这导致更低的开电阻RON。同时，与没有补偿区带142的相当的器件相比，维持了器件100的击穿电压VBR等级，因为在器件100的垂直方向上的电荷之间存在较少的吸引。
补偿区带142从栅沟槽120的底部垂直延伸更深入漂移108中。根据一个实施例，使补偿区带142的底部间隔为比第一和第二场板沟槽126的底部更接近主表面104。例如，场板沟槽126可以跨漂移区108的垂直厚度的大部分（即，百分之50、75或甚至100）延伸。相比之下，补偿区带142可以被配置为使得补偿区带142的底部与第一p-n结114间隔开介于漂移区厚度的百分之十到五十的距离。
根据一个实施例，补偿区带142沿着平行于主表面104的器件100的横截面平面邻近场板130。例如，如图4中所示，截面线I-I与补偿区带142和场板130两者相交叉。
根据一个实施例，仅栅电极122和栅电介质120布置在栅沟槽120中。因此，与具有位于栅沟槽120中的其他导体（例如，场电极）的器件相比，可以以更低的成本和复杂性制作器件100。
图5描绘了补偿区带142对器件100的阻断状态电场的影响。阻断状态电场是当第一p-n结114被反向偏置时在板沟槽126附近的漂移区108中出现的电场。虚线C描绘了在没有补偿区带142的器件100（即，图1的器件100）中阻断状态电场的量值，并且虚线D描绘了在具有补偿区带142的器件100中阻断状态电场的量值。如可以看到的，补偿区带142的存在导致在介于主表面104与场板沟槽126的底部之间的位置处发生的阻断状态电场的最大值（即，峰值）。更具体地，阻断状态电场在对应于补偿区带142的位置处达到最大值。进一步地，在器件100中包括补偿区带142减小了场板沟槽126的底部处的阻断状态电场，在该场板沟槽126的底部处阻断状态电场绕场板沟槽126弯曲。
在场板沟槽126的底部处减小的电场缓解了在漂移区与场板130之间热载流子注射的可能性，从而改进场电极的补偿效果并减小器件100中雪崩击穿的可能性。因此，通过以图4中描绘的方式布置补偿区带142，可以实现开电阻RON对击穿电压VBD的有利偏移。
取决于器件要求，可以更改和优化图5中描绘的阻断状态电场。将影响阻断状态电场的各种因素包括（而不限于）栅沟槽120的几何结构、补偿区带142的几何结构和场板142的几何结构。
图6-8描绘了补偿区带142沿着图4中所取的横截面线I-I'的各种侧向配置。这些图中的每一个描绘具有补偿区带142的侧向边界和场板沟槽126的单元之一。栅沟槽120的侧向边界用虚线叠加到图上。图3的栅沟槽120配置用作示例。然而，在替换方案中可以提供其他栅沟槽120配置，诸如图2的沟槽配置。
在图6-8的实施例中的每一个中，补偿区带142布置在栅沟槽120的与场板130等距的部分下方。也即，补偿区带142与图2-3中指示的圆形A重叠。因此，补偿区带142被提供在漂移区108的至少受场板130影响的部分中。在一些情况下，补偿区带142也被提供在单元的其他部分中。
参考图6，第一、第二、第三和第四场板沟槽126以先前参考图2-3讨论的方式按矩形B共同布置。补偿区带142从栅沟槽120的在矩形B的中心处的部分底部延伸。在其中栅沟槽120包括第一和第二侧向部分138、140之间的交叉的实施例中，补偿区带142在该交叉处从栅沟槽120的底部延伸。
根据一个实施例，补偿区带142是电悬浮的。也即，补偿区带142完全被漂移区108和栅沟槽120（其包括电绝缘体）的底部包围以使得其不与器件100的任何其他区连接。在该实施例中，补偿区带142并不保持处于恒定电位。该配置是可能的，如果在矩形B的中心外部的补偿区带142中存在中断的话，如图6中所示。在补偿区带142的被中断部分中，栅沟槽120的底部直接邻接漂移区108。
可替换地，补偿区带142可以电连接到源电位。该连接可以通过使补偿区带142延伸到体区110（例如，通过侧向外扩散）来提供。在其中补偿区带142连接到体区110的器件的区中，不存在沟道。然而，沟道存在于体区110中并且连接到器件的在补偿区带142的被中断部分的部分中的漂移区108。
根据一个实施例，补偿区带142在衬底102的其中第一、第二、第三和第四场板沟槽126中侧向相邻的场板沟槽彼此最为接近的区处被中断。在图6中描绘的布局中，衬底102的其中第一、第二、第三和第四场板沟槽126中侧向相邻的场板沟槽彼此最为接近的区对应于矩形B的边界。通过在这些区中中断补偿区带142，可以使场板沟槽126间隔为更接近彼此，并且更接近栅沟槽120。如果场板沟槽126太接近补偿区带142，则补偿区带142的存在可以导致开电阻RON的不可忽略的减小。也即，如果补偿区带142占据漂移区108的极大部分，则其可以抑制电流流动。因此，取决于器件100被如何配置，将补偿区带142并入器件100中可以要求补偿区带142与场板沟槽126之间的缓冲距离。图6的配置允许减小该缓冲距离，因为补偿区带142未被提供在其中场板沟槽126最接近栅沟槽120的位置上。
参考图7，描绘了补偿区带142的可替换的配置。在该实施例中，补偿区带142仅在交叉处从栅沟槽120的底部延伸。补偿区带142在交叉外部的第一和第二侧向部分138、140中并不从栅沟槽120的底部延伸。
图8描绘了其中补偿区带142沿着第一和第二侧向部分138、140两者连续延伸且未被中断的配置。图8的补偿区带142可以是电悬浮的或者可替换地可以连接到一电位。在该实施例中，补偿区带142可以在衬底102的单元区外部的区处耦接到源电位（即，源区110所连接的同一电位）。该连接提供用于使电荷流动到补偿区带142中的传导路径并且因此改进了补偿区带142的补偿效果。
尽管所描绘的场板沟槽126按矩形B进行配置，但是其他配置也是可能的，并且可以与这些配置相结合地使用本文中描述的补偿区带142。例如，场板沟槽126可以按五边形、六边形等进行配置，并且补偿区带142可以以图6-8公开的方式被提供在栅沟槽120下方。
图9描绘了用于将补偿区带142电连接到诸如源端子之类的外部端子的潜在配置。图9是衬底102沿着栅沟槽120的横截面视图，如图8中描绘的虚线II-II'所表示的。图9的视图描绘了衬底102的在图8中描绘的单元区之一的外部的片段。在衬底102的该区中，栅电极122和栅沟槽120终止。栅沟槽120侧向延伸超出栅电极122的末端以使得存在栅沟槽120的其中仅提供栅电介质124的侧向区。在该侧向区中，触头144从主表面104延伸到补偿区带142。因此，侧向邻近栅电极122的末端的触头延伸通过栅沟槽120并且在补偿区带142与源电极之间提供电连接。可选地，补偿区可以包括高掺杂区128以证明与触头144的低欧姆连接。
图10-13描绘了形成本文中描述的器件100的方法中的选定处理步骤。参考图10，形成半导体衬底102。半导体衬底102可以由以下组成或者包括以下：用来形成集成电路器件的多种半导体材料中的一个或多个，诸如硅（Si）、碳化硅（SiC）、锗（Ge）、锗化硅晶体（SiGe）、氮化镓（GaN）、砷化镓（GaAs）等等。半导体衬底102可以是块半导体材料或者可替换地可以包括一个或多个外延生长层。根据一个实施例，衬底102包括n型硅的外延生长层144，其最终形成器件100的漂移区108。
掩膜146形成于衬底102上。掩膜146可以是相对厚的氧化物层，诸如TEOS（四乙基原硅酸盐）。掩膜146被图案化为具有开口148从而露出衬底102的部分。可以使掩膜146图案化来形成栅沟槽120的期望几何结构。例如，可以通过图案化掩膜146以使得其包括具有在正交方向上延伸并且彼此交叉的侧向部分的开口148来实现图3的栅沟槽120的几何结构。
参考图11，衬底102被掩膜146露出的各部分被刻蚀掉以形成栅沟槽120。该刻蚀工艺可以是例如是湿化学刻蚀工艺。
参考图12，在栅沟槽120的底部处形成牺牲氧化物层150。牺牲氧化物层150可以是例如通过沉积技术形成的一层二氧化硅（SiO2）。
参考图13，使用牺牲氧化物层150作为散布层而将掺杂物注入到衬底102中。牺牲氧化物层150的厚度是这样的以使得掺杂物原子能够穿透牺牲氧化物层150并且在栅沟槽120的底部下方分散到衬底102中。与不利用牺牲氧化物层150的技术相比，使用牺牲氧化物层150增大了补偿区带142的尺寸并且改进了掺杂浓度的均匀性。进一步地，牺牲氧化物层150被配置成防止掺杂物原子沿着栅沟槽102的侧壁的实质性注入。
与掩膜146相比，牺牲氧化物层150可以相对薄以使得掺杂物原子穿过牺牲氧化物层150而不是掩膜146。根据一个实施例，牺牲氧化物层150具有介于5和50nm的厚度，诸如15nm，并且掩膜146具有介于100-1000nm的厚度，诸如350nm。通过提供不同厚度的掩膜146和牺牲氧化物层150，有可能在栅沟槽120的底部处形成补偿区带142同时遮挡衬底102的其余部分避开用来形成补偿区带142的掺杂物。
可以使用遮挡技术控制补偿区带142的侧向几何结构。例如，可以通过在衬底102上形成另一掩膜来提供图6中描绘的补偿区带142的配置，其中该另一掩膜覆盖栅沟槽120在交叉外部的部分。栅沟槽120的这些被覆盖的部分对应于补偿区带142中的中断。
有利地，参考图10-13描述的处理技术允许以成本有效的方式且以严格的工艺容差形成器件100。因为使用掩膜146来形成栅沟槽120和补偿区带142两者，所以处理成本被最小化。此外，补偿区带142与栅沟槽120自对齐。也即，由于使用公用掩膜来形成两种器件结构的原因，补偿区带142与栅沟槽120侧向对齐。因此，可以以高精确度在栅沟槽120下方制作补偿区带142。
在注入掺杂物以形成补偿区带142之后，可以移除牺牲氧化物层150。可以使用常规已知技术形成器件100的前面描述的其余特征（例如，栅电极122、栅电介质124、源区和体区112、110等）。
仅出于示例性目的，器件100被图示和描述为n沟道MOSFET。可以用本文中描述的电荷补偿结构（即，场板沟槽126和补偿区带142）实现多种不同器件类型。例如，可以反转体区、源区和漏区的传导类型以使得器件100为p沟道MOSFET。器件100可以是增强模式或耗尽模式器件。器件100不一定是MOSFET，并且可以被实现为任何其他另一个种类的有源半导体器件，诸如二极管、闸流管、IGBT等。
如本文中使用的，“垂直方向”和对应的方向描述符（诸如“垂直延伸”）指的是垂直于衬底102的主表面和后表面104、106的方向。“侧向方向”和对应的方向描述符（诸如“侧向延伸”）指的是平行于衬底102的主表面和后表面104、106且垂直于垂直方向的方向。
在该说明书中，n掺杂被称为第一传导类型而p掺杂被称为第二传导类型。可替换地，半导体器件可以被形成为具有相反的掺杂关系以使得第一传导类型可以为p掺杂并且第二传导类型可以是n掺杂。此外，一些图通过挨着传导类型指示“-”或“+”来图示相对的掺杂浓度。例如，“n-”意味着小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有大于“n”掺杂区的掺杂浓度。然而，指示相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度，除非另外陈述。例如，两个不同的n+掺杂区可以具有不同的绝对掺杂浓度。同样的内容适用于例如n+掺杂和p+掺杂区。
在该说明书中描述的特定实施例涉及而不限于半导体器件，特别地涉及场效应半导体晶体管及其制造方法。在该说明书内，术语“半导体器件”和“半导体组件”被同义地使用。形成的半导体器件通常为垂直半导体器件，诸如垂直MOSFET，其具有布置在第一表面上的源金属化、布置在垂直沟槽中挨着第一表面的绝缘栅电极和布置在与第一表面相对的第二表面上的漏金属化。通常，形成的半导体器件是具有带有用于载送和/或控制负载电流的多个MOSFET单元的有源区域的功率半导体器件。此外，该功率半导体器件通常具有外围区域，该外围区域具有当从上方看时至少部分地包围有源区域的至少一个边缘终止结构。
使用空间相对术语（诸如“在…下”、“低于”、“下”、“在…上”、“上”等等）以便于描述来解释一个元件相对于第二元件的定位。除了与在图中描绘的那些不同的取向之外，这些术语意图还涵盖器件100的不同取向。进一步地，诸如“第一”、“第二”等等之类的术语还用来描述各种元件、区、片段等并且也不意图是限制性的。相同的术语在本描述全文指代相同的元件。
如本文中使用的，术语“具有”、“包含”、“包括”、“包括着”等等是开放式术语，其指示所述元件或特征的存在但不排除附加的元件或特征。冠词“一（a）”、“一个（an）”和“该”意图包括复数以及单数，除非上下文清楚地另有指示。
认识到以上范围的变型和应用，应当理解的是，本发明不受前述描述限制，其也不受附图限制。替代地，本发明仅受以下权利要求及其法律等同物限制。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，包括主表面和与主表面垂直间隔开的后表面、第一掺杂区、第二掺杂区和第三掺杂区，第二和第三掺杂区形成于第一掺杂区中，第二掺杂区从主表面延伸到衬底中，第三掺杂区置于第一和第二掺杂区之间在主表面下方；
第一和第二场板沟槽，从主表面垂直延伸到布置在第一掺杂区中的底部；
第一和第二场板，分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘；
栅沟槽，侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过第二和第三掺杂区以使得沟槽底部布置在第一掺杂区中；
栅电极，布置在栅沟槽中并且与衬底介电绝缘，栅电极被配置成控制第三掺杂区中的导电沟道；以及
补偿区带，从栅沟槽底部垂直延伸更深入第一掺杂区中，
其中，补偿区带与栅沟槽侧向对齐，
其中，补偿区带沿着平行于主表面的器件的横截面平面邻近场板，
其中，第一和第二掺杂区具有第一传导类型，并且
其中，第三掺杂区和补偿区带具有第二传导类型。
2.权利要求1的半导体器件，其中，仅栅电极和栅电介质布置在栅沟槽中，并且其中，补偿区带的底部被间隔为比第一和第二场板沟槽的底部更接近主表面。
3.权利要求1的半导体器件，进一步包括：
第三和第四场板沟槽，从主表面延伸到布置在第一掺杂区中的底部；以及
第三和第四场板，分别布置在第三和第四场板沟槽中，并且与衬底介电绝缘，
其中，栅电极侧向布置在第三和第四场板沟槽之间，并且
其中，补偿区带布置在与第一、第二、第三和第四场板等距的栅沟槽的部分下方。
4.权利要求3的半导体器件，其中，第一、第二、第三和第四场板沟槽每一个都在平行于主表面的平面中形成闭环，其中，第一、第二、第三和第四场板沟槽按矩形共同布置，该矩形形成于与主表面平行的平面中并且由闭环的中心点定义，并且其中，与第一、第二、第三和第四场板等距的栅沟槽的部分在矩形的中心处。
5.权利要求4的半导体器件，其中，补偿区带被配置成使阻断状态电场在主表面与场板沟槽中的至少一个的底部之间的位置处最大化并且减小同一场板沟槽的底部处的阻断状态电场，其中，阻断状态电场是当第一和第三掺杂区之间的p-n结被反向偏置时在第一掺杂区中产生的电场。
6.权利要求4的半导体器件，其中，栅沟槽包括在矩形的中心处彼此形成交叉的第一和第二侧向部分，并且其中，补偿区带在交叉处从栅沟槽的底部延伸。
7.权利要求6的半导体器件，其中，栅沟槽的第一和第二侧向部分彼此正交。
8.权利要求6的半导体器件，其中，补偿区带在衬底的其中第一、第二、第三和第四场板沟槽中侧向相邻的场板沟槽彼此最为接近的区处被中断。
9.权利要求8的半导体器件，其中，补偿区带仅在交叉处从栅沟槽的底部延伸。
10.权利要求1的半导体器件，其中，补偿区带和第二掺杂区通过延伸通过栅沟槽的触头彼此电耦接，该触头侧向邻近栅电极的末端。
11.权利要求1的半导体器件，其中，第一传导类型为n型，并且其中，第二传导类型为p型。
12.一种功率晶体管，包括：
半导体衬底，包括主表面和与主表面垂直间隔开的后表面、漂移区、源区和体区，源区和体区形成于漂移区中，源区从主表面延伸到衬底中，体区置于源区与漂移区之间在主表面下方；
第一和第二场板沟槽，从主表面垂直延伸到布置在漂移区中的底部；
第一和第二场板，分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘；
栅沟槽，侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过源区和体区以使得栅沟槽具有布置在漂移区中的底部；
栅电极，布置在栅沟槽中并且与衬底介电绝缘，栅电极被配置成控制体区中的导电沟道；以及
补偿区带，从栅沟槽底部垂直延伸更深入漂移区中，
其中，补偿区带与栅沟槽侧向对齐，并且，
其中，补偿区带沿着平行于主表面的器件的横截面平面邻近场板。
13.权利要求12的功率晶体管，进一步包括：
漏区，从后表面延伸到半导体体中并且耦接到漂移区；
源电极，布置在主表面上并且电连接到源区；以及
漏电极，布置在后表面上并且电连接到漏区，
其中，漂移区、源区和漏区为n型区，漂移区比源区和漏区被更轻地掺杂，并且
其中，体区和补偿区带为p型区，补偿区带具有与体区不同的掺杂浓度。
14.权利要求13的功率晶体管，进一步包括：
第三和第四场板沟槽，从主表面延伸到布置在漂移区中的底部；以及
第三和第四场板，分别布置在第三和第四场板沟槽中，并且与衬底介电绝缘，
其中，栅电极侧向布置在第三和第四场板沟槽之间，并且
其中，补偿区带布置在与第一、第二、第三和第四场板等距的栅沟槽的部分下方。
15.权利要求14的功率晶体管，其中，第一、第二、第三和第四场板沟槽每一个都在平行于主表面的平面中形成闭环，其中，第一、第二、第三和第四场板沟槽按矩形共同布置，该矩形形成于与主表面平行的平面中并且由闭环的中心点定义，并且其中，与第一、第二、第三和第四场板等距的栅沟槽的部分在矩形的中心处。
16.权利要求15的功率晶体管，其中，补偿区带被配置成使阻断状态电场在主表面与场板沟槽中的至少一个的底部之间的位置处最大化并且减小同一场板沟槽的底部处的阻断状态电场，其中，阻断状态电场是当第一和第三掺杂区之间的p-n结被反向偏置时在第一掺杂区中产生的电场。
17.权利要求13的功率晶体管，其中，补偿区带在漂移区带内的其中第一、第二、第三和第四场板沟槽中侧向相邻的场板沟槽彼此最为接近的区处被中断。
18.一种形成半导体器件的方法，包括：
形成包括主表面和与主表面垂直间隔开的后表面、第一掺杂区、第二掺杂区和第三掺杂区的半导体衬底，第二和第三掺杂区形成于第一掺杂区中，第二掺杂区从主表面延伸到衬底中，第三掺杂区置于第一和第二掺杂区之间在主表面下方；
形成从主表面垂直延伸到布置在第一掺杂区中的底部的第一和第二场板沟槽；
形成分别布置在第一和第二场板沟槽中，并且与衬底介电绝缘的第一和第二场板；
形成侧向布置在第一和第二场板沟槽之间并且从主表面垂直延伸通过第二和第三掺杂区以使得栅沟槽具有布置在第一掺杂区中的底部的栅沟槽；
形成布置在栅沟槽中且与衬底介电绝缘的栅电极，所述栅电极被配置成控制第三掺杂区中的导电沟道；以及
形成从栅沟槽底部垂直延伸更深入第一掺杂区中的补偿区带，
其中，补偿区带与栅沟槽侧向对齐，
其中，补偿区带沿着平行于主表面的器件的横截面平面邻近场板，
其中，第一和第二掺杂区具有第一传导类型，并且
其中，第三掺杂区和补偿区带具有第二传导类型。
19.权利要求18的方法，其中，形成栅沟槽包括在主表面上形成具有第一厚度的氧化物掩膜并且刻蚀由氧化物掩膜露出的衬底的部分，并且其中，形成补偿区带包括在具有第二厚度的栅沟槽的底部处形成牺牲氧化物层并且当氧化物掩膜布置在主表面上时使掺杂物注入通过牺牲氧化物层，其中，第一厚度大于第二厚度以使得掺杂物实质上被氧化物掩膜防止穿过主表面。
20.权利要求19的方法，其中，掩膜被配置成形成彼此正交的栅沟槽的第一和第二侧向部分并且在衬底中形成交叉，并且其中，形成补偿区带包括使用另一掩膜在注入掺杂物原子期间覆盖在交叉外部的栅沟槽的第一和第二侧向部分以使得补偿区带在交叉外部被中断。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110858612A (zh) * 2018-08-24 2020-03-03 半导体元件工业有限责任公司 具有优化的漏极终止的半导体器件及其方法
WO2020135378A1 (zh) * 2018-12-25 2020-07-02 无锡华润上华科技有限公司 一种沟槽型vdmos的元胞版图结构
CN116013973A (zh) * 2023-01-09 2023-04-25 恒泰柯半导体（上海）有限公司 一种深沟道半导体器件及其制作方法
CN117276346A (zh) * 2023-10-17 2023-12-22 深圳芯能半导体技术有限公司 一种屏蔽栅场效应晶体管及其制备方法
CN117316979A (zh) * 2023-10-17 2023-12-29 深圳芯能半导体技术有限公司 一种深槽电荷屏蔽的碳化硅场效应晶体管及其制备方法
CN117855281A (zh) * 2024-02-02 2024-04-09 深圳天狼芯半导体有限公司 一种沟槽栅mos管及其制备方法
CN117855281B (zh) * 2024-02-02 2024-06-07 深圳天狼芯半导体有限公司 一种沟槽栅mos管及其制备方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101372B2 (en) * 2013-02-07 2021-08-24 John Wood Double-sided vertical power transistor structure
DE102015109545B4 (de) * 2015-06-15 2021-10-21 Infineon Technologies Ag Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
DE102015122938B4 (de) * 2015-12-30 2021-11-11 Infineon Technologies Austria Ag Transistor mit feldelektrode und verfahren zu dessen herstellung
DE102016108934B4 (de) * 2016-05-13 2021-12-09 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
DE102016108949B4 (de) * 2016-05-13 2023-02-09 Infineon Technologies Austria Ag Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung
WO2017214627A1 (en) * 2016-06-10 2017-12-14 Maxpower Semiconductor, Inc. Fabrication of trench-gated wide-bandgap devices
US9905675B1 (en) 2016-12-22 2018-02-27 Infineon Technologies Americas Corp. Gate and field electrode trench formation process
DE102016015475B3 (de) * 2016-12-28 2018-01-11 3-5 Power Electronics GmbH IGBT Halbleiterstruktur
WO2018237355A1 (en) * 2017-06-22 2018-12-27 Maxpower Semiconductor, Inc. VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION
DE102017118352A1 (de) * 2017-08-11 2019-02-14 Infineon Technologies Ag Halbleiterbauelement mit grabenstrukturen und herstellungsverfahren hierfür
EP3557610A1 (en) 2018-04-17 2019-10-23 Infineon Technologies Austria AG Semiconductor wafer, semiconductor chip and method of fabricating a semiconductor wafer
DE102018112378A1 (de) * 2018-05-23 2019-11-28 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
US10580656B2 (en) 2018-07-06 2020-03-03 Infineon Technologies Ag Method of reducing trench depth variation from reactive ion etching process
US11908928B2 (en) 2021-11-24 2024-02-20 Infineon Technologies Austria Ag Field plate anchoring structure for trench-based semiconductor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1864270A (zh) * 2003-10-08 2006-11-15 丰田自动车株式会社 绝缘栅型半导体器件及其制造方法
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
CN102097378A (zh) * 2009-12-10 2011-06-15 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管的制造方法
US8247865B2 (en) * 2005-10-06 2012-08-21 Infineon Technologies Austria Ag Semiconductor structure, method for operating a semiconductor structure and method for producing a semiconductor structure
CN103137494A (zh) * 2011-11-30 2013-06-05 英飞凌科技奥地利有限公司 半导体器件和场电极
CN103165604A (zh) * 2011-12-19 2013-06-19 英飞凌科技奥地利有限公司 具有节省空间的边缘结构的半导体部件

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570742B2 (ja) 1987-05-27 1997-01-16 ソニー株式会社 半導体装置
JP2000515684A (ja) * 1996-07-19 2000-11-21 シリコニックス・インコーポレイテッド トレンチ底部注入領域を有する高密度トレンチｄｍｏｓトランジスタ
AU2002230482A1 (en) * 2000-11-16 2002-05-27 Silicon Wireless Corporation Discrete and packaged power devices for radio frequency (rf) applications and methods of forming same
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
JP2003158178A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE10211543B4 (de) 2002-03-15 2005-06-30 Infineon Technologies Ag Schaltungsanordnung mit einem Feldeffekttransistor und Verfahren zum Betrieb der Schaltungsanordnung
DE10224201B4 (de) 2002-05-31 2010-11-25 Infineon Technologies Ag Halbleiterbauelement mit Durchbruchstrompfad und Herstellungsverfahren desselben
JP3742400B2 (ja) * 2003-04-23 2006-02-01 株式会社東芝 半導体装置及びその製造方法
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
US7453119B2 (en) 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
DE102005043916B3 (de) 2005-09-14 2006-12-21 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit einer Feldelektrode und Verfahren zu dessen Herstellung
JP5479915B2 (ja) * 2007-01-09 2014-04-23 マックスパワー・セミコンダクター・インコーポレイテッド 半導体装置
DE102007018631B4 (de) * 2007-04-19 2009-01-22 Infineon Technologies Austria Ag Halbleiterbauelement mit Kompensationszonen und Entladestrukturen für die Kompensationszonen
DE102007037858B4 (de) * 2007-08-10 2012-04-19 Infineon Technologies Ag Halbleiterbauelement mit verbessertem dynamischen Verhalten
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US20120175699A1 (en) * 2011-01-06 2012-07-12 Force Mos Technology Co., Ltd. Trench mosfet with super pinch-off regions and self-aligned trenched contact
US8803205B2 (en) * 2011-05-31 2014-08-12 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US20130256786A1 (en) 2012-03-29 2013-10-03 Feei Cherng Enterprise Co., Ltd. Trench mosfet with shielded electrode and avalanche enhancement region
US20130307058A1 (en) 2012-05-18 2013-11-21 Infineon Technologies Austria Ag Semiconductor Devices Including Superjunction Structure and Method of Manufacturing
US9287371B2 (en) * 2012-10-05 2016-03-15 Semiconductor Components Industries, Llc Semiconductor device having localized charge balance structure and method
US8829607B1 (en) * 2013-07-25 2014-09-09 Fu-Yuan Hsieh Fast switching super-junction trench MOSFETs
JP2015225976A (ja) * 2014-05-28 2015-12-14 株式会社東芝 半導体装置
DE102014109859B4 (de) * 2014-07-14 2021-08-26 Infineon Technologies Austria Ag Halbleitervorrichtungen mit einer feldelektrode, synchron-gleichrichtungsvorrichtung und energieversorgung
US9252263B1 (en) * 2014-07-31 2016-02-02 Infineon Technologies Austria Ag Multiple semiconductor device trenches per cell pitch

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1864270A (zh) * 2003-10-08 2006-11-15 丰田自动车株式会社 绝缘栅型半导体器件及其制造方法
CN101180737A (zh) * 2003-12-30 2008-05-14 飞兆半导体公司 功率半导体器件及制造方法
US8247865B2 (en) * 2005-10-06 2012-08-21 Infineon Technologies Austria Ag Semiconductor structure, method for operating a semiconductor structure and method for producing a semiconductor structure
CN102097378A (zh) * 2009-12-10 2011-06-15 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管的制造方法
CN103137494A (zh) * 2011-11-30 2013-06-05 英飞凌科技奥地利有限公司 半导体器件和场电极
CN103165604A (zh) * 2011-12-19 2013-06-19 英飞凌科技奥地利有限公司 具有节省空间的边缘结构的半导体部件

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110858612A (zh) * 2018-08-24 2020-03-03 半导体元件工业有限责任公司 具有优化的漏极终止的半导体器件及其方法
CN110858612B (zh) * 2018-08-24 2024-03-26 半导体元件工业有限责任公司 具有优化的漏极终止的半导体器件及其方法
WO2020135378A1 (zh) * 2018-12-25 2020-07-02 无锡华润上华科技有限公司 一种沟槽型vdmos的元胞版图结构
CN116013973A (zh) * 2023-01-09 2023-04-25 恒泰柯半导体（上海）有限公司 一种深沟道半导体器件及其制作方法
CN117276346A (zh) * 2023-10-17 2023-12-22 深圳芯能半导体技术有限公司 一种屏蔽栅场效应晶体管及其制备方法
CN117316979A (zh) * 2023-10-17 2023-12-29 深圳芯能半导体技术有限公司 一种深槽电荷屏蔽的碳化硅场效应晶体管及其制备方法
CN117855281A (zh) * 2024-02-02 2024-04-09 深圳天狼芯半导体有限公司 一种沟槽栅mos管及其制备方法
CN117855281B (zh) * 2024-02-02 2024-06-07 深圳天狼芯半导体有限公司 一种沟槽栅mos管及其制备方法

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