DE102018112378A1 - Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen - Google Patents

Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen Download PDF

Info

Publication number
DE102018112378A1
DE102018112378A1 DE102018112378.7A DE102018112378A DE102018112378A1 DE 102018112378 A1 DE102018112378 A1 DE 102018112378A1 DE 102018112378 A DE102018112378 A DE 102018112378A DE 102018112378 A1 DE102018112378 A1 DE 102018112378A1
Authority
DE
Germany
Prior art keywords
implantation
window
lateral dimension
region
doping region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018112378.7A
Other languages
English (en)
Inventor
Jens Peter Konrath
Jochen Hilsenbeck
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102018112378.7A priority Critical patent/DE102018112378A1/de
Priority to US16/419,377 priority patent/US11024502B2/en
Priority to JP2019095744A priority patent/JP7173923B2/ja
Publication of DE102018112378A1 publication Critical patent/DE102018112378A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Verfahren (100) zum Bilden eines Halbleiterbauelements (300) wird vorgeschlagen, umfassend ein Bilden (110) einer Maskenschicht mit einem ersten Implantationsfenster auf einem Halbleitersubstrat (310) und ein Implantieren (120) von Dotierstoffen mit einer ersten Implantationsenergie in das Halbleitersubstrat (310) durch das erste Implantationsfenster, um einen ersten Abschnitt einer Dotierungsregion (320) des Halbleiterbauelements (300) zu bilden. Die Maskenschicht ist angepasst (130), um ein zweites Implantationsfenster der Maskenschicht zu bilden. Ferner werden Dotierstoffe mit einer zweiten Implantationsenergie in das Halbleitersubstrat (310) durch das zweite Implantationsfenster implantiert (140). Die zweite Implantationsenergie unterscheidet sich von der ersten Implantationsenergie, und eine laterale Abmessung des ersten Implantationsfensters unterscheidet sich von einer lateralen Abmessung des zweiten Implantationsfensters.

Description

  • GEBIET
  • Vorliegende Beispiele beziehen sich auf Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen.
  • HINTERGRUND
  • Ein Bilden von Halbleiterbauelementen kann eine Ionenimplantation umfassen. Beispielsweise können Dotierstoffe mit unterschiedlichen Implantationsenergien in ein Halbleitersubstrat implantiert werden. Eine Dotierungsregion, die durch ein Implantieren von Dotierstoffen gebildet wird, kann eine variierende laterale Erstreckung aufweisen, und die laterale Erstreckung kann von einer Distanz zu einer Oberfläche des Halbleitersubstrats abhängen. Die variierende laterale Erstreckung führt beispielsweise zu einer ungleichmäßigen vertikalen Begrenzung der Dotierungsregion. Es besteht ein Bedarf nach verbesserten Konzepten für ein Implantieren von Dotierstoffen in Halbleitersubstrate.
  • ZUSAMMENFASSUNG
  • Ein Beispiel bezieht sich auf ein Verfahren zum Bilden eines Halbleiterbauelements. Das Verfahren umfasst ein Bilden einer Maskenschicht, die ein erstes Implantationsfenster aufweist, auf einem Halbleitersubstrat. Das Verfahren umfasst ferner ein Implantieren von Dotierstoffen mit einer ersten Implantationsenergie durch das erste Implantationsfenster in das Halbleitersubstrat, um einen ersten Abschnitt einer Dotierungsregion des Halbleiterbauelements zu bilden. Die Maskenschicht ist angepasst, um ein zweites Implantationsfenster der Maskenschicht zu bilden, und die Dotierstoffe werden mit einer zweiten Implantationsenergie durch das zweite Implantationsfenster in das Halbleitersubstrat implantiert, um einen zweiten Abschnitt der Dotierungsregion des Halbleiterbauelements zu bilden. Die zweite Implantationsenergie unterscheidet sich von der ersten Implantationsenergie, und eine laterale Abmessung des ersten Implantationsfensters unterscheidet sich von einer lateralen Abmessung des zweiten Implantationsfensters.
  • Ein weiteres Beispiel bezieht sich auf ein Verfahren zum Bilden eines Halbleiterbauelements, umfassend ein Bilden einer ersten Maskenschicht auf einem Halbleitersubstrat. Die erste Maskenschicht umfasst ein erstes Implantationsfenster. Das Verfahren umfasst ferner ein Implantieren von Dotierstoffen in das Halbleitersubstrat mit einer ersten Implantationsenergie durch das erste Implantationsfenster, um einen ersten Abschnitt einer Dotierungsregion des Halbleitersubstrat zu bilden. Eine zweite Maskenschicht wird auf dem Halbleitersubstrat gebildet. Die zweite Maskenschicht umfasst ein zweites Implantationsfenster, das sich von dem ersten Implantationsfenster unterscheidet. Dotierstoffe werden mit einer zweiten Implantationsenergie durch das zweite Implantationsfenster in das Halbleitersubstrat implantiert, um einen zweiten Abschnitt der Dotierungsregion des Halbleitersubstrats zu bilden. Ein Unterschied zwischen einer lateralen Abmessung des zweiten Implantationsfensters und einer lateralen Abmessung des ersten Implantationsfensters wird abhängig von einem Unterschied zwischen der zweiten Implantationsenergie und der ersten Implantationsenergie ausgewählt.
  • Ein Beispiel bezieht sich auf ein Halbleiterbauelement, das ein Halbleitersubstrat und eine Dotierungsregion, die innerhalb des Halbleitersubstrats positioniert ist, umfasst. Eine vertikale Erstreckung eines vertikalen Abschnitts der Dotierungsregion ist größer als 300 nm. Eine minimale laterale Abmessung der Dotierungsregion innerhalb des vertikalen Abschnitts der Dotierungsregion in einem vertikalen Querschnittsbereich der Dotierungsregion beträgt zumindest 90% einer durchschnittlichen lateralen Abmessung innerhalb des vertikalen Abschnitts der Dotierungsregion und eine maximale laterale Abmessung der Dotierungsregion innerhalb des vertikalen Abschnitts der Dotierungsregion beträgt höchstens 110% der durchschnittlichen lateralen Abmessung der Dotierungsregion innerhalb des vertikalen Abschnitts der Dotierungsregion.
  • Figurenliste
  • Nachfolgend werden einige Beispiele von Vorrichtungen und/oder Verfahren ausschließlich beispielhaft und Bezug nehmend auf die beiliegenden Figuren beschrieben, in denen gilt:
    • 1 zeigt ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements, umfassend ein Bereitstellen einer Maskenschicht auf einem Halbleitersubstrat und ein Anpassen der Maskenschicht;
    • 2 zeigt ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements, umfassend ein Bilden von zwei Maskenschichten auf dem Halbleitersubstrat.
    • 3 zeigt einen schematischen Querschnitt eines Halbleiterbauelements mit einer Dotierungsregion, die eine minimale und eine maximale laterale Erstreckung aufweist;
    • 4 zeigt einen schematischen Querschnitt eines Halbleiterbauelements mit einer verjüngten lateralen Erstreckung einer Dotierungsregion des Halbleiterbauelements;
    • 5a-c zeigen ein Beispiel eines Bildens einer Dotierungsregion unter Verwendung von einem Rückätzen einer Implantationsmaske;
    • 6 zeigt einen schematischen Querschnitt eines Halbleiterbauelements, umfassend einen Transistor; und
    • 7 zeigt einen schematischen Querschnitt eines Halbleiterbauelements, umfassend eine Diode.
  • DETAILLIERTE BESCHREIBUNG
  • Verschiedene Beispiele werden nun ausführlicher Bezug nehmend auf die beiliegenden Zeichnungen beschrieben, in denen einige Beispiele dargestellt sind. In den Figuren können die Stärken von Linien, Schichten und/oder Bereichen zur Verdeutlichung übertrieben sein.
  • Während sich weitere Beispiele für verschiedene Modifikationen und alternative Formen eignen, sind dementsprechend einige bestimmte Beispiele derselben in den Figuren gezeigt und werden nachfolgend ausführlich beschrieben. Allerdings beschränkt diese detaillierte Beschreibung weitere Beispiele nicht auf die beschriebenen bestimmten Formen. Weitere Beispiele können alle Modifikationen, Entsprechungen und Alternativen abdecken, die in den Rahmen der Offenbarung fallen. Gleiche oder ähnliche Bezugszeichen beziehen sich in der gesamten Beschreibung der Figuren auf gleiche oder ähnliche Elemente, die bei einem Vergleich miteinander identisch oder in modifizierter Form implementiert sein können, während sie die gleiche oder eine ähnliche Funktion bereitstellen.
  • Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, die Elemente direkt, oder über ein oder mehrere Zwischenelemente, verbunden oder gekoppelt sein können. Wenn zwei Elemente A und B unter Verwendung eines „oder“ kombiniert werden, ist dies so zu verstehen, dass alle möglichen Kombinationen offenbart sind, d. h. nur A, nur B sowie A und B, sofern dies nicht explizit oder implizit anderweitig angegeben ist. Eine alternative Formulierung für die gleichen Kombinationen ist „zumindest eines von A und B“ oder „A und/oder B“. Das Gleiche gilt, mutatis mutandis, für Kombinationen von mehr als 2 Elementen. Ferner, wenn ein Element (z.B. eine Schicht oder eine Maske) „auf“ (z.B. positioniert „auf“) einem weiteren Element ist, bedeutet dies nicht notwendigerweise, dass dieses Element „direkt auf“ diesem weiteren Element positioniert ist. Vielmehr kann eine weitere Komponente (z.B. eine weitere Schicht) zwischen diesem Element und diesem weiteren Element positioniert sein.
  • Die Terminologie, die hierin zu dem Zweck des Beschreibens bestimmter Beispiele verwendet wird, soll nicht begrenzend für weitere Beispiele sein. Wenn eine Singularform, z. B. „ein, eine“ und „der, die, das“ verwendet wird und die Verwendung nur eines einzelnen Elements weder explizit noch implizit als verpflichtend definiert ist, können weitere Beispiele auch Pluralelemente verwenden, um die gleiche Funktion zu implementieren. Wenn eine Funktion nachfolgend als unter Verwendung mehrerer Elemente implementiert beschrieben ist, können weitere Beispiele die gleiche Funktion unter Verwendung eines einzelnen Elements oder einer einzelnen Verarbeitungsentität implementieren. Es versteht sich weiterhin, dass die Begriffe „umfasst“, „umfassend“, „aufweist“ und/oder „aufweisend“ bei Gebrauch das Vorhandensein der angegebenen Merkmale, Ganzzahlen, Schritte, Operationen, Prozesse, Elemente und/oder Komponenten derselben präzisieren, aber nicht das Vorhandensein oder das Hinzufügen eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Prozesse, Elemente, Komponenten und/oder einer Gruppe derselben ausschließen.
  • Sofern nicht anderweitig definiert, werden alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) hier in ihrer üblichen Bedeutung des Gebiets verwendet, zu dem Beispiele gehören.
  • Bei einem Implantieren von Dotierstoffen in ein Halbleitersubstrat mit breitem Bandabstand, insbesondere ein Siliziumkarbidsubstrat, via eine Maskenschicht mittels Ionenimplantation, können Fremdatome innerhalb des Halbleiters möglicherweise nicht mehr mittels Diffusion bewegt werden, z.B. im Gegensatz zu einem Siliziumsubstrat. Deshalb müssen möglicherweise mehrere Implantationen zum Herstellen einer homogenen Implantation (z.B. ein quasi-quaderförmiges (quasi-box) Profil, senkrecht zu der Halbleiteroberfläche) ausgeführt werden. Auch tritt bei einer Aktivierung bei einer Temperatur von 1800°C z.B. bei einigen Dotierstoffen (z.B. Nitrid (N), Aluminium (Al)) möglicherweise nicht eine Diffusion auf.
  • Eine Ionenimplantation in Halbleitermaterialien kann eine laterale Streuung (Straggling) verursachen. Eine Ausdehnung einer Dotierungsregion in laterale Richtung kann mit zunehmender Implantationsenergie zunehmen. Wenn die Implantation mit mehreren unterschiedlichen Implantationsenergien via eine selbe Maske ausgeführt wird, z.B. mit einem selben Implantationsfenster, kann innerhalb des Halbleitersubstrats (wie z.B. in 4 gezeigt ist) ein etwas bauchiges Implantationsprofil entstehen.
  • Daher wird bei einigen Ausführungsbeispielen vorgeschlagen, die individuellen Implantationen abhängig von ihrer Implantationsenergie via eine spezifisch angepasste Maskenschicht (z.B. eine Resistmaske) zu implantieren, sodass die Maskenschicht die laterale Streuung kompensieren kann, die z.B. bei tieferen Implantationen zunimmt. Folglich können scharfkantigere Implantationsprofile erreicht werden.
  • 1 zeigt ein Flussdiagramm eines Verfahrens 100 zum Bilden eines Halbleiterbauelements, umfassend ein Bereitstellen einer Maskenschicht und ein Anpassen der Maskenschicht. Das Verfahren 100 kann ein Bilden 110 einer Maskenschicht auf einem Halbleitersubstrat umfassen. Das Halbleitersubstrat kann zumindest eines der folgenden umfassen: einen Halbleiterwafer und eine epitaxial gewachsene Halbleiterschicht. Das Halbleitersubstrat erstreckt sich entlang einer Haupt-Erstreckungsebene in laterale Richtungen. Senkrecht zu der Haupt-Erstreckungsebene, in einer vertikalen Richtung, kann das Halbleitersubstrat eine Dicke aufweisen, die im Vergleich zu einer Erstreckung des Halbleitersubstrats in die lateralen Richtungen klein ist.
  • Die Maskenschicht kann ein erstes Implantationsfenster umfassen. Zum Beispiel kann die Maskenschicht an einer Vorderseitenoberfläche des Halbleitersubstrats bereitgestellt sein. Die Maskenschicht kann eine Resistschicht (z.B. Photoresist), eine Oxidschicht, eine Metallschicht und/oder eine Nitridschicht umfassen oder die Maskenschicht kann aus einer der genannten Schichten bestehen. Ein Bilden 110 der Maskenschicht kann ein Bilden einer Schicht auf dem Halbleitersubstrat und ein Entfernen eines Teils der Schicht, beispielsweise durch Ätzen, umfassen, um das erste Implantationsfenster zu bilden.
  • Das Verfahren 100 kann ein Implantieren 120 von Dotierstoffen umfassen. Die Dotierstoffe können mit einer ersten Implantationsenergie in das Halbleitersubstrat durch das erste Implantationsfenster implantiert werden. Die Dotierstoffe können implantiert 120 werden, während die Maskenschicht auf dem Halbleitersubstrat positioniert ist, nachdem die Maskenschicht gebildet 110 wurde. Die Dotierstoffe können implantiert 120 werden, um einen ersten Abschnitt einer Dotierungsregion des Halbleiterbauelements zu bilden. Beispielsweise kann eine maximale laterale Erstreckung des ersten Abschnitts der Dotierungsregion größer sein als eine maximale vertikale Erstreckung des ersten Abschnitts der Dotierungsregion.
  • Das Verfahren 100 kann ferner ein Anpassen 130 der Maskenschicht umfassen. Die Maskenschicht kann angepasst 130 werden, um ein zweites Implantationsfenster der Maskenschicht zu bilden. Eine Mittelposition des ersten Implantationsfensters kann gleich einer Mittelposition des zweiten Implantationsfensters sein. Das zweite Implantationsfenster kann sich von dem ersten Implantationsfenster im Hinblick auf eine laterale Erstreckung des Implantationsfensters unterscheiden. Bei einem Beispiel kann das Anpassen 130 der Maskenschicht ein Erhöhen oder Verringern einer lateralen Abmessung des ersten Implantationsfensters umfassen. Beispielsweise können alle Ränder des Implantationsfensters gleichermaßen verändert oder modifiziert werden.
  • Beispielsweise kann eine laterale Abmessung des ersten Implantationsfensters sich von einer lateralen Abmessung des zweiten Implantationsfensters unterscheiden. Die zwei lateralen Abmessungen können einen selben geometrischen Parameter des Implantationsfensters anzeigen, z.B. eine Länge oder Breite des Implantationsfensters. Beispielsweise kann die laterale Abmessung des ersten und/oder zweiten Implantationsfensters eine Breite oder eine Länge eines Randes des ersten und/oder zweiten Implantationsfensters sein, wenn das erste und/oder zweite Implantationsfenster in einem lateralen Querschnitt rechteckig oder quadratisch ist. Alternativ kann das erste und/oder zweite Implantationsfenster einen elliptischen oder einen kreisförmigen lateralen Querschnitt aufweisen und die laterale Abmessung des ersten und/oder zweiten Implantationsfensters kann ein Radius des ersten und/oder zweiten Implantationsfensters sein. Die laterale Abmessung des ersten Implantationsfensters und die laterale Abmessung der zweiten lateralen Abmessung können in der gleichen Richtung parallel zu einer Vorderseitenfläche des Halbleitersubstrats (das bedeutet entlang zumindest einer der lateralen Richtungen) gemessen werden. Beispielsweise sind das erste und zweite Implantationsfenster rechteckig und die Breite und/oder Länge des zweiten Implantationsfensters kann unterschiedlich zu der Breite und/oder Länge des ersten Implantationsfensters sein.
  • Das Verfahren 100 kann ferner ein Implantieren 140 von Dotierstoffen mit einer zweiten Implantationsenergie in das Halbleitersubstrat nach einem Anpassen der Maskenschicht umfassen. Die Dotierstoffe können mit einer zweiten Implantationsenergie durch das zweite Implantationsfenster der Maskenschicht implantiert 140 werden. Die Dotierstoffe können implantiert 140 werden, um einen zweiten Abschnitt der Dotierungsregion des Halbleiterbauelements zu bilden, zum Beispiel benachbart zu dem ersten Abschnitt der Dotierungsregion. Bei zumindest einem Beispiel des Verfahrens 100 können die Dotierstoffe, die implantiert 140 werden, um den zweiten Abschnitt zu bilden, durch den ersten Abschnitt der Dotierungsregion implantiert werden.
  • Sowohl die Dotierstoffe, die mit der ersten Implantationsenergie implantiert werden, als auch die Dotierstoffe, die mit der zweiten Implantationsenergie implantiert werden, können von einem ersten Leitfähigkeitstyp sein, der entweder ein n-Typ oder ein p-Typ sein kann. Im Allgemeinen kann jeder implantierte Dotierstoff, z.B. ein Dotierstoff, der mit einer dritten Implantationsenergie etc. implantiert wird, von dem ersten Leitfähigkeitstyp sein. Alternativ kann zumindest einer der Dotierstoffe, die mit einer unterschiedlichen Energie implantiert werden, von einem zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp sein. Beispielsweise können die Dotierstoffe, die mit der ersten Implantationsenergie implantiert werden, von dem ersten Leitfähigkeitstyp sein, und die Dotierstoffe, die mit der zweiten Implantationsenergie implantiert werden, können von dem zweiten Leitfähigkeitstyp sein. Der erste Leitfähigkeitstyp kann eine n-Typ sein, und der zweite Leitfähigkeitstyp kann eine p-Typ sein, oder umgekehrt.
  • Die Dotierungsregion kann durch zumindest die zwei Implantationen gebildet werden, die verwendet werden, um den ersten und zweiten Abschnitt zu bilden, aber es können mehr Implantationsprozesse durch mehr Implantationsfenster unterschiedlicher Größe verwendet werden, um die gesamte Dotierungsregion zu bilden. Wenn mehrere Implantationsprozesse implementiert sind, kann jeder der Implantationsprozesse ein Implantieren von Dotierstoffen mit einer entsprechenden Implantationsenergie und/oder durch ein entsprechendes Implantationsfenster umfassen.
  • In dem Fall von zumindest drei Implantationsprozessen sind zumindest für zwei nachfolgende Implantationsprozesse die jeweiligen Implantationsenergien und/oder die jeweiligen Implantationsfenster unterschiedlich. Es ist jedoch möglich, dass zumindest zwei Implantationsenergien gleich oder im Wesentlichen gleich sind. Ferner können zumindest zwei Implantationsfenster gleich sein. Bei einem typischen Ausführungsbeispiel kann in dem Fall von zumindest drei Implantationsprozessen jede der jeweiligen Implantationsenergien eines Implantationsprozesses größer (oder alternativ kleiner) sein als die Implantationsenergie des direkt nachfolgenden Implantationsprozesses. Dies gilt, mutatis mutandis, für die Größe des Implantationsfensters.
  • Wenn die Dotierstoffe alle von dem ersten Leitfähigkeitstyp sind, kann die Dotierungsregion nach dem Implantieren aller Abschnitte der Dotierungsregion eine durchgehende Region des ersten Leitfähigkeitstyps in dem Halbleitersubstrat sein, die zumindest den ersten Abschnitt und den zweiten Abschnitt aufweist, die durch Implantieren durch das erste und zweite Implantationsfenster gebildet wurden. Wenn Dotierstoffe entgegengesetzter Leitfähigkeitstypen implantiert werden, kann die Dotierungsregion zumindest eine durchgehende Region des ersten Leitfähigkeitstyps und zumindest eine durchgehende Region des zweiten Leitfähigkeitstyps umfassen.
  • Beispielsweise kann die zweite Implantationsenergie unterschiedlich zu der ersten Implantationsenergie sein. Folglich kann eine vertikale Distanz zwischen dem zweiten Abschnitt der Dotierungsregion und der Oberfläche des Halbleitersubstrats unterschiedlich zu einer vertikalen Distanz zwischen dem ersten Abschnitt der Dotierungsregion und der Oberfläche des Halbleitersubstrats sein. Durch ein Verwenden unterschiedlicher Implantationsenergien kann eine Dotierungsregion, die eine große vertikale Erstreckung aufweist, erreichbar werden. Beispielsweise können der erste Abschnitt und der zweite Abschnitt vertikal benachbart zueinander sein oder der erste Abschnitt und der zweite Abschnitt können teilweise vertikal überlappen.
  • Ein Implantieren von Dotierstoffen in das Halbleitersubstrat mit unterschiedlichen Implantationsenergien kann jeweils unterschiedliche laterale Streuung verursachen. Beispielsweise kann bei höheren Implantationsenergien eine laterale Streuung der implantierten Dotierstoffe verglichen mit niedrigeren Implantationsenergien größer sein. Durch ein Bereitstellen angepasster Implantationsfenster unterschiedlicher lateraler Abmessungen für ein Implantieren von Dotierstoffen mit unterschiedlichen Implantationsenergien kann die laterale Erstreckung der implantierten Abschnitte gesteuert werden, beispielsweise durch ein Berücksichtigen der lateralen Streuung abhängig von der Implantationsenergie. Durch ein Anpassen des Implantationsfensters der Maskenschicht kann es möglich sein, eine Homogenität der Seitenwände oder vertikalen Begrenzungen der Dotierungsregion zu erhöhen, zum Beispiel.
  • Beispielsweise kann die zweite Implantationsenergie niedriger sein als die erste Implantationsenergie. In diesem Fall kann die laterale Abmessung des zweiten Implantationsfensters größer sein als die laterale Abmessung des ersten Implantationsfensters. Mit niedrigerer Implantationsenergie kann eine Implantationstiefe der Dotierstoffe reduziert werden. Beispielsweise kann der zweite Abschnitt der Dotierungsregion näher an der Oberfläche des Halbleitersubstrats sein als der erste Abschnitt der Dotierungsregion. Eine vertikale Distanz des ersten Abschnitts der Dotierungsregion zu der Vorderseitenoberfläche des Halbleitersubstrats kann größer sein als eine vertikale Distanz des zweiten Abschnitts der Dotierungsregion zu der Vorderseitenoberfläche des Halbleitersubstrats. Aufgrund der niedrigeren Implantationsenergie kann eine laterale Streuung der Dotierstoffe, die mit der zweiten Implantationsenergie implantiert 140 wurden, kleiner sein als eine laterale Streuung der Dotierstoffe, die mit der ersten Implantationsenergie implantiert 120 wurden.
  • Dementsprechend kann die Maskenschicht angepasst 130 werden, um eine gleichmäßigere laterale Erstreckung der Dotierungsregion zu erreichen, z.B. aufgrund einer ähnlichen lateralen Erstreckung des ersten Abschnitts und des zweiten Abschnitts der Dotierungsregion. Die Maskenschicht kann derart angepasst werden, dass die laterale Abmessung des zweiten Implantationsfensters größer ist als die laterale Abmessung des ersten Implantationsfensters. Die größere laterale Abmessung des zweiten Implantationsfensters kann die niedrigere laterale Streuung der Dotierstoffe kompensieren, die mit der niedrigeren zweiten Implantationsenergie implantiert wurden.
  • Bei einem anderen Beispiel kann die zweite Implantationsenergie höher sein als die erste Implantationsenergie. In diesem Fall kann die laterale Abmessung des zweiten Implantationsfensters kleiner sein als die laterale Abmessung des ersten Implantationsfensters. Ein Implantieren mit sequentiell höheren Energien kann zu einer unterschiedlichen Kanalisierung durch Störungen in der Kristallstruktur der Implantationen mit niedrigerer Energie führen.
  • Beispielsweise kann ein Anpassen 130 der Maskenschicht ein Ätzen der Maskenschicht umfassen, um die laterale Abmessung des ersten Implantationsfensters zu vergrößern, um das zweite Implantationsfenster zu erhalten. Dadurch kann eine größere laterale Abmessung des zweiten Maskenfensters im Vergleich zum ersten Maskenfenster bereitgestellt werden. Beispielsweise kann ein Teil der Maskenschicht rückgeätzt werden, um einen lateralen Bereich des Implantationsfensters der Maskenschicht zu vergrößern. Beispielsweise kann isotropes Ätzen verwendet werden, um die Maskenschicht anzupassen 130. Beispielsweise kann ein Sauerstoff- (O2-) Plasma verwendet werden, um die Maskenschicht zu ätzen, z.B. wenn die Maskenschicht eine Photoresistschicht ist. Insbesondere kann eine Behandlung mit Sauerstoffplasma zu einer Verbrennung (auch genannt: Veraschung) führen, was einem Ätzen entspricht. Ein Anpassen 130 der Maskenschicht kann zu einer Reduzierung einer Dicke der Maskenschicht führen. Beispielsweise kann eine Dicke der Maskenschicht vor der Anpassung 130 der Maskenschicht zumindest 1 µm (oder zumindest 1,5 µm oder zumindest 2 µm oder zumindest 3 µm oder zumindest 5 µm) und/oder höchstens 10 µm (oder höchstens 7 µm oder höchstens 5 µm) sein, um das zweite Implantationsfenster zu erhalten.
  • Alternativ kann die Maskenschicht derart angepasst werden, dass die laterale Abmessung des zweiten Implantationsfensters kleiner ist als die laterale Abmessung des ersten Implantationsfensters. Dementsprechend kann die zweite Implantationsenergie größer sein als die erste Implantationsenergie. Durch ein Bereitstellen eines kleineren Implantationsfensters bei höheren Implantationsenergien kann es möglich sein, eine stärkere laterale Streuung der implantierten Dotierstoffe zu kompensieren.
  • Bei einem anderen Beispiel kann ein Anpassen 130 der Maskenschicht ein Bilden eines Abstandhalters an einem Rand des ersten Implantationsfensters umfassen. Dadurch kann ein zweites Implantationsfenster mit einer kleineren lateralen Abmessung als die laterale Abmessung des ersten Implantationsfensters bereitgestellt werden. Ein Bilden des Abstandhalters kann es ermöglichen, die laterale Abmessung des ersten Implantationsfensters zu verringern, um das zweite Implantationsfenster zu erhalten. Beispielsweise kann zum Bilden des Abstandhalters eine Hilfsschicht auf die Maskenschicht abgeschieden werden. Die Hilfsschicht kann derart rückgeätzt werden, dass der Abstandhalter an den Rändern des ersten Implantationsfensters bleibt. Durch ein Steuern der Dicke der Hilfsschicht und/oder der Ätzung kann eine Breite des Abstandhalters und eine Größe oder laterale Abmessung des zweiten Implantationsfensters angepasst werden.
  • Beispielsweise kann ein Unterschied zwischen der lateralen Abmessung des zweiten Implantationsfensters und der lateralen Abmessung des ersten Implantationsfensters abhängig von einem Unterschied zwischen der zweiten Implantationsenergie und der ersten Implantationsenergie ausgewählt werden. Der Unterschied zwischen der lateralen Abmessung des zweiten Implantationsfensters und der lateralen Abmessung des ersten Implantationsfensters kann auf dem Unterschied zwischen der ersten Implantationsenergie und der zweiten Implantationsenergie basieren und/oder mit demselben korrelieren und/oder proportional zu demselben sein. Wenn beispielsweise der Unterschied zwischen der ersten Implantationsenergie und der zweiten Implantationsenergie erhöht wird, kann auch der Unterschied zwischen der lateralen Abmessung des ersten Implantationsfensters und der lateralen Abmessung des zweiten Implantationsfensters erhöht werden.
  • Die erforderliche laterale Abmessung des jeweiligen Implantationsfensters kann jedoch indirekt proportional zu der verwendeten Implantationsenergie sein. Das bedeutet, wenn die erste Implantationsenergie größer ist als die zweite Implantationsenergie, kann die laterale Abmessung des ersten Implantationsfensters kleiner sein als die laterale Abmessung des zweiten Implantationsfensters, und umgekehrt.
  • Eine Relation zwischen dem Unterschied der Implantationsenergien und dem Unterschied der lateralen Abmessungen kann nichtlinear sein. Durch ein Anpassen 130 der Maskenschicht oder der lateralen Abmessung des Implantationsfensters der Maskenschicht gemäß einem Unterschied zwischen den Implantationsenergien kann die Auswirkung der seitlichen Streuung auf die laterale Erstreckung der Dotierungsregion reduziert werden, beispielsweise kann eine gleichmäßigere laterale Erstreckung der Dotierungsregion erreicht werden. Beispielsweise kann eine maximale laterale Abmessung des ersten Abschnitts der Dotierungsregion sich von einer maximalen lateralen Abmessung des zweiten Abschnitts der Dotierungsregion um weniger als 10% (oder weniger als 5%, oder weniger als 3 %) der maximalen lateralen Abmessung des zweiten Abschnitts der Dotierungsregion unterscheiden.
  • Beispielsweise kann der Unterschied zwischen der lateralen Abmessung des ersten Implantationsfensters und der lateralen Abmessung des zweiten Implantationsfensters zumindest 10 nm (oder zumindest 20 nm, zumindest 50 nm oder zumindest 100 nm) und/oder höchstens 500 nm (oder höchstens 300 nm, und höchstens 200 nm, höchstens 100 nm oder höchstens 50 nm) sein.
  • Beispielsweise kann ein lateraler Bereich des zweiten Implantationsfensters einen lateralen Bereich des ersten Implantationsfensters umfassen. Das erste Implantationsfenster und das zweite Implantationsfenster können zumindest teilweise überlappen. Beispielsweise kann das zweite Implantationsfenster größer sein als das erste Implantationsfenster und das zweite Implantationsfenster kann das erste Implantationsfenster vollständig umfassen. Alternativ kann das erste Implantationsfenster größer sein und das zweite Implantationsfenster umfassen, zum Beispiel wenn die erste Implantationsenergie niedriger ist als die zweite Implantationsenergie.
  • Das Verfahren 100 kann ferner ein Anpassen der Maskenschicht aufweisen, um ein drittes Implantationsfenster der Maskenschicht zu bilden. Dotierstoffe können mit einer dritten Implantationsenergie durch das dritte Implantationsfenster in das Halbleitersubstrat implantiert werden, um einen dritten Abschnitt der Dotierungsregion des Halbleiterbauelements zu bilden, z.B. bei einem dritten Implantationsprozess nach dem zweiten Implantationsprozess. Die Dotierstoffe, die mit der dritten Implantationsenergie implantiert werden, können von dem ersten Leitfähigkeitstyp oder von dem zweiten Leitfähigkeitstyp sein.
  • Ein Unterschied zwischen einer lateralen Abmessung des dritten Implantationsfensters und der lateralen Abmessung des ersten Implantationsfensters (oder zweiten Implantationsfensters) kann abhängig von einem Unterschied zwischen der dritten Implantationsenergie und der ersten Implantationsenergie (und/oder zweiten Implantationsenergie) ausgewählt werden und/oder kann auf demselben basieren, und/oder kann mit demselben korrelieren und/oder kann proportional zu demselben sein. Durch ein Bilden des dritten Abschnitts kann die vertikale Erstreckung der Dotierungsregion erhöht werden. Beispielsweise kann die dritte Implantationsenergie unterschiedlich zu der ersten und zweiten Implantationsenergie sein.
  • Eine laterale Abmessung des dritten Implantationsfensters kann auf die gleiche oder ähnliche Weise wie für das zweite Implantationsfenster ausgewählt und/oder angepasst werden. Das bedeutet, die Offenbarung hierin im Bezug auf das zweite Implantationsfenster gilt, mutatis mutandis, für das dritte Implantationsfenster und umgekehrt. Beispielsweise kann, z.B. für das zweite Implantationsfenster, die laterale Abmessung des dritten Implantationsfensters sich von der lateralen Abmessung des ersten und des zweiten Implantationsfensters unterscheiden. Beispielsweise kann die laterale Abmessung des dritten Implantationsfensters größer oder kleiner sein als sowohl die laterale Abmessung des ersten und zweiten Implantationsfensters. Alternativ kann die laterale Abmessung des dritten Implantationsfensters größer sein als die laterale Abmessung des ersten Implantationsfensters und kleiner als die laterale Abmessung des zweiten Implantationsfensters. In dem letzteren Fall kann die dritte Implantationsenergie kleiner sein als die zweite Implantationsenergie und größer als die erste Implantationsenergie. Bei einem anderen Beispiel kann die laterale Abmessung des dritten Implantationsfensters kleiner sein als die laterale Abmessung des ersten Implantationsfensters, aber größer als die laterale Abmessung des zweiten Implantationsfensters.
  • Durch ein Bereitstellen einer Mehrzahl von Implantationsprozessen, um entsprechende Dotierungsabschnitte zu bilden, kann eine Dotierungsregion einer höheren vertikalen Erstreckung gebildet werden, während eine Homogenität der vertikalen Begrenzung der Dotierungsregion erreicht werden kann. Beispielsweise können zumindest zwei (oder zumindest vier) und/oder höchstens acht (oder höchstens sechs) Implantationsprozesse durchgeführt werden, um die Dotierungsregion zu bilden. Bei einem typischen Beispiel werden zumindest drei und höchstens sieben Implantationsprozesse durchgeführt. Beispielsweise können bei höheren Implantationsenergien mehr Implantationsfenster verwendet werden als bei niedrigeren Implantationsenergien (z.B. innerhalb einer vordefinierten Implantationsenergie), da die laterale Streuung bei höheren Implantationsenergien stärker wird, zum Beispiel. Beispielsweise können eine Anzahl von lateralen Minima und/oder lateralen Maxima der Dotierungsregion mit einer Anzahl von durchgeführten Implantationsprozessen korrelieren. Durch ein Durchführen von mehr Implantationsprozessen für eine Dotierungsregion einer vordefinierten vertikalen Erstreckung kann eine Homogenität der vertikalen Begrenzung der Dotierungsregion erhöht werden. Der Unterschied zwischen lateralen Maxima und lateralen Minima kann verringert werden, da die Auswirkung einer lateralen Streuung auf die laterale Erstreckung der Dotierungsregion mit einem kleineren Unterschied zwischen den lateralen Abmessungen der Implantationsfenster besser kompensiert werden kann.
  • Die Dotierungsregion kann sich zu der Oberfläche des Halbleitersubstrats erstrecken oder kann innerhalb des Halbleitersubstrats vergraben sein. Beispielsweise kann eine minimale vertikale Distanz einer Grenze der Dotierungsregion (z.B. pn-Übergang zu einer benachbarten Dotierungsregion) und der Vorderseitenoberfläche des Halbleitersubstrats zumindest 200 nm (oder zumindest 300 nm oder zumindest 400 nm) und/oder höchstens 600 nm (oder höchstens 500 nm) sein. Beispielsweise ist eine maximale vertikale Distanz zwischen der Grenze des Dotierungsabschnitts der Dotierungsregion und der Vorderseitenoberfläche des Halbleitersubstrats höchstens 2,5 µm (oder höchstens 2 µm oder höchstens 1,5 µm).
  • Die Vorderseite des Halbleitersubstrats kann die Seite sein, die verwendet wird, um höher entwickelte und komplexere Strukturen zu implementieren als an einer Rückseite des Halbleitersubstrats, da die Prozessparameter (z. B. Temperatur) und die Handhabung für die Rückseite eingeschränkt sein können, wenn Strukturen zum Beispiel bereits an einer Seite des Halbleitersubstrats gebildet sind. Zum Beispiel können die vertikale Abmessung oder die vertikale Distanz und die Dicke von Schichten orthogonal zu der Vorderseitenoberfläche des Halbleitersubstrats gemessen werden und eine laterale Richtung und laterale Abmessungen können parallel zu der Vorderseitenoberfläche des Halbleitersubstrats gemessen werden.
  • Beispielsweise kann eine Streuungsschicht während einer Implantation der Dotierstoffe durch das erste Implantationsfenster innerhalb des ersten Implantationsfensters positioniert sein. Eine Dicke der Streuungsschicht kann kleiner sein als eine Dicke der Maskenschicht, beispielsweise kann die Dicke der Streuungsschicht höchstens 70 % (oder höchstens 50 % oder höchstens 20 %) der Dicke der Maskenschicht sein. Die Streuungsschicht kann entweder eine Oxidschicht umfassen oder aus einer selben bestehen. Alternativ kann das Implantationsfenster ein Bereich des Halbleitersubstrats sein, der von der Maskenschicht freigelegt wird.
  • Das Verfahren 100 kann ferner ein Entfernen der Maskenschicht nach der Implantation der Dotierstoffe durch das zweite Implantationsfenster umfassen. Beispielsweise kann die Maskenschicht nach einem letzten Implantationsprozess, der durchgeführt wird, um die Dotierungsregion zu bilden, entfernt werden.
  • Beispielsweise kann das Verfahren 100 ferner ein Entfernen einer Oberflächenschicht des Halbleitersubstrats nach einem Implantieren von Dotierstoffen durch das zweite Implantationsfenster umfassen. Die Oberflächenschicht kann nach einem Entfernen der Maskenschicht entfernt werden. Alternativ kann die Oberflächenschicht vor einem Entfernen der Maskenschicht entfernt werden, z.B. um das Entfernen der Oberflächenschicht zu erleichtern. Die Oberflächenschicht kann eine vertikale Schicht des Halbleitersubstrats an der Vorderseite des Halbleitersubstrats sein. Die Oberflächenschicht kann eine Dicke von höchstens 30 nm (oder von höchstens 50 nm, von höchstens 70 nm oder von höchstens 100 nm) und/oder von zumindest 200 nm (oder von zumindest 150 nm oder von zumindest 100 nm) aufweisen. Durch ein Entfernen der Oberflächenschicht kann eine gleichmäßigere Dotierungsregion erreicht werden, z.B. können ungleichmäßige Teile der vertikalen Begrenzung der Dotierungsregion entfernt werden.
  • Die erste Implantationsenergie kann sich von der zweiten Implantationsenergie um zumindest 30 keV (oder um zumindest 50 keV, um zumindest 100 keV oder um zumindest 200 keV) und/oder um höchstens 1,8 MeV (oder um höchstens 1,5 MeV, um höchstens 1,0 MeV oder um höchstens 0,5 MeV) unterscheiden. Wenn beispielsweise eine Mehrzahl von Implantationsprozessen verwendet wird, kann die Implantationsenergie des ersten Implantationsprozesses (z.B. durchgeführt nach Bereitstellen der Maskenschicht) sich um zumindest 0,2 MeV (oder um zumindest 0,5 MeV) und/oder um höchstens 2 MeV von der Implantationsenergie des letzten Implantationsprozesses (z.B. vor dem Entfernen der Maskenschicht) unterscheiden.
  • Gemäß zumindest eines Beispiels des Verfahrens ist die Dotierungsregion zumindest eine der folgenden Regionen eines Halbleiterbauelements (insbesondere eines Transistors oder einer Diode) oder sie besteht aus zumindest einer der folgenden Regionen eines Halbleiterbauelements: einer Anodenregion, einer Kathodenregion, einer Basisregion, einer Emitterregion, einer Source-Region, einer Drain-Region, einer Kollektorregion, einer Body-Region, einer Gate-Region, einer Stromausbreitregion, einer Abschirmungsregion, und einer Randabschlussregion.
  • Ferner kann die Dotierungsregion zumindest ein Teil einer Superjunction- (Superübergangs-) Struktur eines Halbleiterbauelements, insbesondere eines Transistors, sein. Die Superjunction-Struktur kann durch eine Driftzone eines Halbleiterbauelements umfasst sein. Die Driftzone kann n-dotiert sein und die Superjunction-Struktur kann p-dotiert sein. Die Superjunction-Struktur kann beispielsweise zumindest eine p-Säule umfassen.
  • Im Allgemeinen kann ein Herstellen der Dotierungsregionen die folgenden Schritte umfassen: (a) epitaxiales Wachsen zumindest eines Teils des Halbleitersubstrats, (b) Bilden einer Dotierungsregion unter Verwendung des hierin beschriebenen Verfahrens (insbesondere mit zumindest zwei Implantationsprozess), (c) Entfernen der Maskenschicht von dem Teil des Halbleitersubstrats. Zumindest einige der Schritte (a) bis (c) können dann wiederholt werden. Beispielsweise kann ein weiterer Teil des Halbleitersubstrats epitaxial auf dem Teil des Halbleitersubstrats gewachsen werden und weitere Implantationsprozesse können folgen. Mit einem solchen Verfahren kann in dem Halbleitersubstrat eine tiefe Dotierungsregion, z.B. eine Superjunction-Struktur, gebildet werden.
  • Beispielsweise kann die Dotierungsregion eine Anodenregion einer Diode und/oder eine Kathodenregion einer Diode sein. Die Dotierungsregion kann eine Basisregion eines Transistors und/oder eine Emitterregion eines Transistors und/oder eine Source-Region eines Transistors und/oder eine Drain-Region eines Transistors sein. Beispielsweise kann ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET; metal oxide semiconductor field effect transistor) unter Verwendung des Verfahrens 100, das sechs Implantationsprozesse aufweist, gebildet werden.
  • Das zu bildende Halbleiterbauelement kann ein Feldeffekttransistor sein, z.B. ein MetallOxid-Halbleiter-Feldeffekttransistor (MOSFET), oder ein Bipolartransistor mit isoliertem Gate (IGBT; insulated gate bipolar transistor). Zum Beispiel kann das vorgeschlagene Verfahren 100 zum Bilden eines Halbleiterbauelements oder eines Halbleiterbauelements mit breitem Bandabstand verwendet werden, das zumindest einen Transistor oder eine Transistoranordnung, beispielsweise einen MOSFET und/oder einen IGBT, umfasst. Ein Gate des Transistors kann durch eine Gate-Isolierschicht und eine Gate-Elektrode gebildet werden. Das Gate kann in einem Gate-Graben positioniert sein, der sich in das Halbleitersubstrat erstreckt, oder kann auf einer lateralen Oberfläche des Halbleitersubstrats positioniert sein. Zum Beispiel kann das Halbleitersubstrat eine oder mehrere Source-Regionen, eine oder mehrere Body-Regionen und eine Drift-Region der Transistoranordnung umfassen. Die eine oder die mehreren Source-Regionen und die Drift-Region können jeweils denselben Leitfähigkeitstyp aufweisen. Die eine oder die mehreren Body-Regionen können jeweils von demselben Leitfähigkeitstyp sein, der dem Leitfähigkeitstyp der Source-Regionen oder der Drift-Region entgegengesetzt ist. Die eine oder die mehreren Source-Regionen und die Drift-Region können jeweils ein n-Typ sein. Die eine oder die mehreren Body-Regionen können p-typisch sein. Es ist ferner möglich, dass das Halbleitersubstrat eine Dioden-Region, die den gleichen Leitfähigkeitstyp wie die Body-Region aufweisen kann, und/oder eine Stromausbreitungsregion, die den gleichen Leitfähigkeitstyp wie die Drift-Region und/oder die Source-Region aufweisen kann, umfasst. Die Gate-Isolierschicht kann direkt an das Halbleitersubstrat angrenzen. Es ist insbesondere möglich, dass die Gate-Isolierschicht direkt an Regionen des Halbleitersubstrats angrenzt, die einen unterschiedlichen Leitfähigkeitstyp aufweisen, beispielsweise gegebenenfalls die Source-Region, die Drift-Region, die Body-Region, die Stromausbreitungs- und/oder die Dioden-Region.
  • Der erste Leitfähigkeitstyp kann eine p-Dotierung (z. B. verursacht durch Einbringen von Aluminiumionen oder Borionen) oder eine n-Dotierung (z. B. verursacht durch Einbringen von Stickstoffionen, Phosphorionen oder Arsenionen) sein.
  • Die Transistoranordnung kann eine vertikale Transistorstruktur sein, die Strom zwischen einer Vorderseitenoberfläche des Halbleitersubstrats und einer Rückseitenoberfläche des Halbleitersubstrats leitet. Zum Beispiel kann die Transistoranordnung des Halbleiterbauelements eine Mehrzahl von Source-Dotierungsregionen, die mit einer Source-Verdrahtungsstruktur verbunden sind, eine Mehrzahl von Gate-Elektroden oder ein Gate-Elektroden-Gitter, das mit einer Gate-Verdrahtungsstruktur verbunden ist, und eine Rückseiten-Drain-Metallisierung umfassen.
  • Beispielsweise kann das Halbleitersubstrat entweder eines von einem Halbleiter-Basissubstrat, ein Halbleiter-Basissubstrat mit einer auf dem Halbleiter-Basissubstrat gewachsenen Halbleiter-Epitaxialschicht oder eine Halbleiter-Epitaxialschicht sein. Bei einem Beispiel kann das Halbleitersubstrat ein Halbleiterwafer oder ein Halbleiter-Die sein.
  • Zum Beispiel kann das Halbleitersubstrat ein Halbleitersubstrat mit breitem Bandabstand sein, das einen Bandabstand aufweist, der größer ist als der Bandabstand von Silizium (1,1 eV). Insbesondere weist das Halbleitersubstrat mit breitem Bandabstand einen Bandabstand auf, der größer ist als 2 eV, zum Beispiel größer als 3 eV. Zum Beispiel kann das Halbleitersubstrat mit breitem Bandabstand ein Siliziumcarbid-Halbleiter- (SiC-) Substrat, Diamant (C) oder ein Galliumnitrid- (GaN-) Halbleitersubstrat sein.
  • Das zu bildende Halbleiterbauelement kann ein Leistungshalbleiterbauelement sein. Ein Leistungshalbleiterbauelement oder eine elektrisches Struktur (z. B. Transistoranordnung des Halbleiterbauelements und/oder Diodenanordnung des Halbleiterbauelements) des Leistungshalbleiterbauelements kann zum Beispiel eine Durchbruchspannung oder Sperrspannung von mehr als 10 V (z. B. eine Durchbruchspannung von 10 V, 20 V oder 50 V), mehr als 100 V (z. B. eine Durchbruchspannung von 200 V, 300 V, 400 V oder 500 V) oder mehr als 500 V (z. B. eine Durchbruchspannung von 600 V, 700 V, 800 V oder 1 kV) oder mehr als 1 kV (z. B. eine Durchbruchspannung von 1,2 kV, 1,5 kV, 1,7 kV, 2 kV, 3,3 kV oder 6,5 kV) aufweisen.
  • 2 zeigt ein Flussdiagramm eines Verfahrens 200 zum Bilden eines Halbleiterbauelements. Das Verfahren 200 kann ein Bilden von zumindest zwei Maskenschichten auf einem Halbleitersubstrat umfassen. Beispielsweise kann eine erste Maskenschicht auf dem Halbleitersubstrat gebildet 210 werden. Die erste Maskenschicht kann ein erstes Implantationsfenster, beispielsweise einer ersten lateralen Abmessung, umfassen.
  • Das Verfahren 200 kann ein Implantieren 220 von Dotierstoffen mit einer ersten Implantationsenergie in das Halbleitersubstrat umfassen. Die Dotierstoffe können durch das erste Implantationsfenster implantiert 220 werden, während die Maskenschicht auf dem Halbleitersubstrat positioniert ist, z.B. um einen ersten Abschnitt einer Dotierungsregion des Halbleitersubstrats zu bilden.
  • Eine zweite Maskenschicht kann auf dem Halbleitersubstrat gebildet 230 werden. Beispielsweise kann die zweite Maskenschicht ein zweites Implantationsfenster umfassen, das sich von dem ersten Implantationsfenster unterscheidet. Beispielsweise kann das zweite Implantationsfenster größer sein als das erste Implantationsfenster. Es kann möglich sein, die Maskenschicht nach dem Implantieren 220 von Dotierstoffen zu wechseln. Beispielsweise kann die Maskenschicht, die das erste Implantationsfenster umfasst, nach dem Implantieren 220 von Dotierstoffen entfernt werden und die zweite Maskenschicht, z.B. eine andere Maskenschicht, die das zweite Implantationsfenster umfasst, kann auf dem Halbleitersubstrat gebildet 230 werden, sodass ein lateraler Bereich des zweiten Implantationsfensters einen Bereich des ehemaligen ersten Implantationsfensters abdeckt. Beispielsweise können das erste Implantationsfenster und das zweite Implantationsfenster eine selbe Mittelposition auf dem Halbleitersubstrat aufweisen.
  • Das Verfahren 200 kann ferner ein Implantieren 240 von Dotierstoffen mit einer zweiten Implantationsenergie in das Halbleitersubstrat umfassen. Die Dotierstoffe können durch das zweite Implantationsfenster implantiert 240 werden, während die zweite Maskenschicht auf dem Halbleitersubstrat positioniert ist, um einen zweiten Abschnitt der Dotierungsregion des Halbleitersubstrats zu bilden.
  • Beispielsweise kann ein Unterschied zwischen einer lateralen Abmessung des zweiten Implantationsfensters und einer lateralen Abmessung des ersten Implantationsfensters abhängig von einem Unterschied zwischen der zweiten Implantationsenergie und der ersten Implantationsenergie ausgewählt werden. Der Unterschied kann so ausgewählt werden, dass sich eine maximale laterale Abmessung des ersten Abschnitts von einer maximalen lateralen Abmessung des zweiten Abschnitts um weniger als 5 % von der maximalen lateralen Abmessung des zweiten Abschnitts unterscheidet. Die Implantationsfenster können gemäß den verwendeten Implantationsenergien ausgewählt werden, z.B. um einen Effekt der lateralen Streuung auf die laterale Erstreckung der Dotierungsregion zu reduzieren.
  • Beispielsweise kann eine Mehrzahl von Dotierungsabschnitten gebildet werden, z.B. in einem Wechsel mit einem Bilden entsprechender Maskenschichten mit entsprechenden Implantationsfenstern. Um die gesamte Dotierungsregion zu bilden, können zumindest zwei und/oder höchstens sieben unterschiedliche Implantationsprozesse unter Verwendung entsprechender Maskenschichten mit unterschiedlichen Implantationsfenstern und unterschiedlichen Implantationsenergien durchgeführt werden. Bei einem Verwenden des Verfahrens 200 kann ein Halbleiterbauelement, das zumindest eine Dotierungsregion mit einer einheitlicheren vertikalen Begrenzung aufweist, gebildet werden.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 2 gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend oder nachstehend beschriebenen Ausführungsbeispielen erwähnt sind (z. B. 1 oder 3-7).
  • 3 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 300 mit einer Dotierungsregion 320. Die Dotierungsregion 320 kann durch ein hierin beschriebenes Verfahren gebildet worden sein. Das bedeutet, alle Merkmale, die in Verbindung mit Beispielen des Verfahrens beschrieben sind, können auch für das Halbleiterbauelement 300 offenbart sein, und umgekehrt.
  • Das Halbleiterbauelement 300 kann ein Halbleitersubstrat 310 umfassen. Die Dotierungsregion 320 kann innerhalb des Halbleitersubstrats 310 positioniert sein. Eine vertikale Erstreckung 330 eines vertikalen Abschnitts der Dotierungsregion 320 kann zumindest 200 nm (oder zumindest 350 nm, zumindest 500 nm oder zumindest 750 nm) und/oder höchstens 1200 nm (oder höchstens 900 nm, höchstens 600 nm oder höchstens 400 nm) sein. Eine minimale laterale Abmessung 340 der Dotierungsregion 320 innerhalb des vertikalen Abschnitts der Dotierungsregion 320 in einem vertikalen Querschnittsbereich der Dotierungsregion 320 kann zumindest 80% (oder zumindest 90 %, oder zumindest 95%) und/oder höchstens 98% (oder höchstens 95%) einer durchschnittlichen lateralen Abmessung innerhalb des vertikalen Abschnitts der Dotierungsregion 320 sein. Eine maximale laterale Abmessung der Dotierungsregion 320 innerhalb des vertikalen Abschnitts der Dotierungsregion 320 kann höchstens 120% (oder höchsten 110%, oder höchstens 105 %) und/oder zumindest 102% (oder zumindest 105%) der durchschnittlichen lateralen Abmessung der Dotierungsregion 320 innerhalb des vertikalen Abschnitts der Dotierungsregion 320 sein.
  • Beispielsweise kann ein Unterschied zwischen der maximalen lateralen Abmessung und der minimalen lateralen Abmessung der Dotierungsregion höchstens 100 nm (oder höchstens 50 nm, höchstens 30 nm, höchstens 20 nm oder höchstens 10 nm) sein.
  • Eine vertikale Begrenzung der Dotierungsregion 320 kann gleichmäßiger sein, z.B. im Vergleich zu vertikalen Begrenzungen anderer Dotierungsregionen. Die Dotierungsregion 320 kann durch eine Mehrzahl von Implantationsprozessen gebildet werden, während z.B. eine Implantationsmaskenschicht zwischen den Implantationsprozessen angepasst wird. Die Dotierungsregion 320 kann eine Mehrzahl von Dotierungsabschnitten einer ähnlichen lateralen Abmessung umfassen, die eine reduzierte Abweichung der lateralen Erstreckung der Dotierungsregion 320 verursachen, beispielsweise innerhalb des vertikalen Abschnitts. Die laterale, einheitliche Dotierungsregion 320 kann lateral in der Nähe einer anderen Dotierungsregion, z.B. näher verglichen mit anderen Dotierungsregionen, positioniert sein, und eine laterale Größe eines Halbleiterbauelements, das die Dotierungsregion 320 umfasst, kann reduziert werden.
  • Beispielsweise kann das Halbleiterbauelement 300 eine Mehrzahl von Dotierungsregionen 320 innerhalb eines Halbleitersubstrats umfassen, wobei die Leitfähigkeit der Dotierungsregionen 320 entgegengesetzt zu der Leitfähigkeit des Halbleitersubstrats sein kann. Beispielsweise kann eine laterale Abmessung der Dotierungsregionen zumindest 0,5 µm (oder zumindest 1 µm) und/oder höchstens 2 µm (oder höchstens 1,5 µm) sein. Eine laterale Distanz zwischen zwei der Mehrzahl von Dotierungsregionen kann beispielsweise zumindest 0,5 µm (oder zumindest 1 µm) und/oder höchstens 2 µm (oder höchstens 1,5 µm) sein. Durch ein Bereitstellen von Dotierungsregionen mit gleichmäßigeren vertikalen Begrenzungen kann eine Distanz zwischen den Dotierungsregionen innerhalb des Halbleiterbauelements verringert werden.
  • Beispielsweise kann das Halbleitersubstrat 310 des Halbleiterbauelements ein Halbleitersubstrat mit breitem Bandabstand sein, z.B. ein Siliziumcarbidsubstrat.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 3 gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend oder nachstehend beschriebenen Ausführungsbeispielen erwähnt sind (z. B. 1-2 oder 4-7).
  • 4 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 400 mit einer verjüngten lateralen Erstreckung einer Dotierungsregion 420 des Halbleiterbauelements. Das Halbleiterbauelement 400 kann ein Siliziumcarbid-(SiC)-Halbleiterbauelement mit einem SiC-Halbleitersubstrat oder einem SiC-Halbleiterkörper sein, zum Beispiel. Eine zweite laterale Erstreckung 450 der Dotierungsregion 420 kann sich beispielsweise von einer ersten lateralen Erstreckung 440 der Dotierungsregion 420 um mehr als 10 % der ersten lateralen Erstreckung 440 unterscheiden. Beispielsweise wurde eine Maskenschicht 430 (z.B. eine Resistmaske) während der Implantationsprozesse zum Bilden der Dotierungsregion 420 möglicherweise nicht angepasst, so dass das laterale Profil der Dotierungsregion 420 relativ uneben oder ungleichmäßig sein kann. Die Dotierungsregion 420 kann beispielsweise durch dreifache Implantation via die Maskenschicht 430 gebildet werden. Eine laterale Streuung wird schematisch durch die zunehmende laterale Erstreckung der Dotierungsregion mit einer zunehmenden Implantationstiefe oder Implantationsdosis dargestellt, zum Beispiel.
  • 5a-c zeigen ein Beispiel für ein Bilden einer Dotierungsregion unter Verwendung von einem Rückätzen einer Implantationsmaske (die der hierin beschriebenen Maskenschicht entsprechen kann). Durch ein Anpassen der Implantationsmaske kann eine Abweichung der lateralen Erstreckung der Dotierungsregion reduziert werden.
  • Beispielsweise kann, durch ein Implantieren von Dotierstoffen durch ein Implantationsfenster einer Implantationsmaske 510 in ein Halbleitersubstrat 500, z.B. einen SiC-Halbleiterkörper, ein erster Dotierungsabschnitt 520 (gezeigt in 5a) einer Dotierungsregion gebildet werden. Um den ersten Dotierungsabschnitt 520 zu bilden, können eine erste Implantationsenergie und ein Implantationsfenster einer ersten lateralen Abmessung 522 verwendet werden. Der erste Dotierungsabschnitt 520 kann eine erste laterale Erstreckung 524 aufweisen. Die erste laterale Erstreckung 524 kann eine durchschnittliche laterale Erstreckung des ersten Dotierungsabschnitts 520 sein._Beispielsweise kann die Implantationsmaske 510 eine Dicke aufweisen, die hoch genug ist, um eine ausreichende Spanne für eine nachfolgende Rückätzung bereitzustellen.
  • 5b zeigt das Halbleitersubstrat 500 nach einem Bilden eines zweiten Dotierungsabschnitts 530. Der zweite Dotierungsabschnitt 530 kann unter Verwendung einer zweiten Implantationsenergie gebildet werden, die niedriger ist als die erste Implantationsenergie. Eine Distanz von dem zweiten Dotierungsabschnitt 530 zu einer Vorderseitenoberfläche des Halbleitersubstrats 500 kann geringer sein als eine Distanz von dem ersten Dotierungsabschnitt 520 zu der Vorderseitenoberfläche des Halbleitersubstrats 500. Eine laterale Erstreckung (z.B. eine durchschnittliche laterale Erstreckung) des zweiten Dotierungsabschnitts 530 kann sich von der ersten lateralen Erstreckung 524 um weniger als 10 % (oder weniger als 5 %) der ersten lateralen Erstreckung 524 unterscheiden. Anders ausgedrückt können der erste und zweite Dotierungsabschnitt eine ähnliche laterale Erstreckung aufweisen. Die ähnliche laterale Erstreckung kann durch ein isotropes Rückätzen der Implantationsmaske 510 vor einem Bilden des zweiten Dotierungsabschnitts 530 erreicht werden. Durch ein Anpassen der Implantationsmaske kann ein Implantationsfenster einer zweiten lateralen Abmessung 532, die größer ist als die erste laterale Abmessung 522 bereitgestellt werden, z.B. um laterale Streuung abhängig von den jeweiligen Implantationsenergien zu kompensieren.
  • Beispielsweise um die Dotierungsregion des Halbleitersubstrats 500 zu bilden, kann ein dritter Dotierungsabschnitt 540 (dargestellt in 5c) mit einer dritten Implantationsenergie, die niedriger ist als die zweite Implantationsenergie durch das Implantationsfenster einer dritten lateralen Abmessung 542, die größer ist als die zweite laterale Abmessung 532 in das Halbleitersubstrat 500 implantiert werden, . Die Dotierungsregion des Halbleitersubstrats 500 kann die Dotierungsabschnitte 520, 530, 540 umfassen. Beispielsweise kann nach einem Entfernen der Implantationsmaske (z.B. einer Resistmaske) eine obere SiC-Schicht entfernt werden, um dann ein quasi-quaderförmig-typisches Implantationsprofil, z.B. der Dotierungsregion, zu erhalten.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 5a-5c gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend oder nachstehend beschriebenen Ausführungsbeispielen erwähnt sind (z. B. 1-4 oder 6-7).
  • 6 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 600, umfassend einen Transistor. Das Halbleiterbauelement 600 kann eine erste Elektrode 602 und eine zweite Elektrode 604 umfassen. Die erste Elektrode 602 kann eine Source-Verbindung S des Halbleiterbauelements 600 sein und die zweite Elektrode 604 kann eine Drain-Verbindung D des Halbleiterbauelements 600 sein. Eine Driftstruktur 610 kann zwischen den Elektroden positioniert sein, wobei die Driftstruktur 610 einen Driftabschnitt 612 und eine Kontaktschicht 614 umfasst, die den Driftabschnitt und die zweite Elektrode 604 verbindet, zum Beispiel. P-dotierte Regionen 616, 618 können zwischen dem n-dotierten Driftabschnitt 612 und der ersten Elektrode 602 positioniert sein, zum Beispiel Abschirmungsregionen 616 und Body-Regionen 618. Die p-dotierten Regionen 616, 618 können eine Source-Region 640 von der Driftstruktur 610 trennen. Eine maximale Dotierungskonzentration p12 innerhalb der Abschirmungsregionen 616 kann höher sein, z.B. zumindest 2 mal (oder zumindest 5 mal) höher als eine maximale Dotierungskonzentration p11 innerhalb der Body-Regionen 618.
  • Beispielsweise können die p-dotierte Body-Region 618 und die n-dotierte Source-Region 640 mit einem hierin beschriebenen Verfahren implantiert worden sein, wobei dieselbe Maskenschicht für eine Implantation verwendet wurde. Dazu können zumindest zwei Implantationsprozesse verwendet werden. Beispielsweise kann die n-dotierte Source-Region 640 in einem ersten Implantationsprozess implantiert werden, wobei Dotierstoffe eines ersten Leitfähigkeitstyps (hier: n-typische Dotierstoffe) mit einer ersten Implantationsenergie durch ein erstes Implantationsfenster implantiert werden. Die p-dotierte Body-Region 618 kann in zumindest einem zweiten Implantationsprozess implantiert werden, wobei Dotierstoffe eines zweiten Leitfähigkeitstyps (hier: p-typische Dotierstoffe) mit zumindest einer zweiten Implantationsenergie durch zumindest ein entsprechendes zweites Implantationsfenster implantiert werden.
  • Transistorzellen TC des Halbleiterbauelements 600 können entlang von Gate-Strukturen 620 mit einer Gate-Elektrode 622 und einem Gate-Dielektrikum 624 bereitgestellt sein, zum Beispiel. Die Gate-Strukturen 620 können Graben-Gate-Strukturen sein, z.B. eine laterale Erstreckung der Gate-Strukturen 620 entlang einer ersten Richtung kann größer sein als eine laterale Erstreckung der Gate-Strukturen 620 entlang einer zweiten Richtung orthogonal zu der ersten Richtung. Beispielsweise können die Gate-Strukturen 620 lange Gräben mit einer Länge von mehr als 100 µm, mehr als 1 mm oder bis zu 5 cm sein. Eine rechte Seitenwand 626 und eine linke Seitenwand 628 können benachbart zu p-dotierten Regionen des Halbleiterbauelements 600 sein. Die Transistorzelle TC kann eine Zwischenschicht 630 umfassen, z.B. zwischen der Gate-Elektrode 622 und der ersten Elektrode 602.
  • Die Source-Region 640 kann (z.B. hoch) n-dotiert sein und zwischen der ersten Elektrode 602 und der Body-Region 618 positioniert sein. Zum Beispiel kann die Source-Region 640 benachbart zu der linken Seitenwand 628 der Gate-Struktur 620 sein. Beispielsweise kann ein hoch n-dotierter Abschnitt n+ zwischen der Abschirmungsregion 616 und der ersten Elektrode 602 positioniert sein, z.B. benachbart zu der rechten Seitenwand 626 der Gate-Struktur 620. Beispielsweise kann eine laterale Erstreckung des hoch n-dotierten Abschnitts n+ niedriger sein als eine laterale Erstreckung der Abschirmungsregion, z.B. der hoch n-dotierte Abschnitt n+ erstreckt sich möglicherweise nicht zu der Source-Region 640. Ein Übergang pnl zeigt einen pn-Übergang von der Body-Region 618 zu der Driftstruktur 610 an, und ein Übergang pn2 zeigt einen pn-Übergang von der Body-Region 618 zu der Source-Region 640 an, zum Beispiel.
  • Beispielsweise können die Abschirmungsregionen 616 und/oder die Body-Regionen 618 durch ein vorgeschlagenes Verfahren (z.B. wie in Verbindung mit 1, 2 oder 5a-5c beschrieben ist) gebildet werden und/oder sie können eine vorgeschlagene Struktur (z.B. wie in Verbindung mit 3 beschrieben) umfassen.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 6 gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend oder nachstehend beschriebenen Ausführungsbeispielen erwähnt sind (z. B. 1-5c oder 7).
  • 7 zeigt einen schematischen Querschnitt eines Halbleiterbauelements 700, umfassend eine Merged-PIN-Schottky-Diode. Das Halbleiterbauelement 700 kann ein Halbleitersubstrat 710 umfassen, umfassend eine n-dotierte Kathodenregion 712, die sich zu einer Rückseitenoberfläche des Halbleitersubstrats 710 erstreckt, und p-dotierte Anodenregionen 714 an einer Vorderseitenoberfläche des Halbleitersubstrats 710, zum Beispiel. Eine Kontaktmetallisierung 720 kann in Kontakt mit den p-dotierten Anodenregionen 714 an der Vorderseitenoberfläche sein. Ein ohmscher Kontakt kann zwischen der Kontaktmetallisierung 720 und den p-dotierten Anodenregionen 714 bestehen. Ferner kann eine Schottky-Metallisierungsschicht 730 in Kontakt mit der n-dotierten Kathodenregion 712 an der Vorderseitenoberfläche des Halbleitersubstrats zwischen den p-dotierten Anodenregionen 714 sein. Ein Schottky-Kontakt kann zwischen der Schottky-Metallisierungsschicht 730 und der n-dotierten Kathodenregion 712 bestehen. Eine Leistungsmetallisierungsschicht 740 kann auf der Schottky-Metallisierungsschicht 730 positioniert sein. Die Kontaktmetallisierung 720, die Schottky-Metallisierungsschicht 730 und die Leistungsmetallisierungsschicht 740 können eine Anodenmetallisierung innerhalb einer aktiven Region 750 des Halbleiterbauelements 700 bilden.
  • Beispielsweise können die p-dotierten Anodenregionen 714 durch ein vorgeschlagenes Verfahren (z.B. wie in Verbindung mit 1, 2 oder 5a-5c beschrieben ist) gebildet werden und/oder sie können eine vorgeschlagene Struktur (z.B. wie in Verbindung mit 3 beschrieben ist) umfassen.
  • Weitere Einzelheiten und Aspekte sind in Verbindung mit den vor- oder nachstehend beschriebenen Ausführungsbeispielen erwähnt. Die in 7 gezeigten Ausführungsbeispiele können ein oder mehrere optionale zusätzliche Merkmale aufweisen, die einem oder mehreren Aspekten entsprechen, die in Verbindung mit dem vorgeschlagenen Konzept oder einem oder mehreren vorstehend oder nachstehend beschriebenen Ausführungsbeispielen erwähnt sind (z. B. 1-6).
  • Beispielsweise, wenn Aluminium-(Al) Atome in ein SiC-Halbleitersubstrat implantiert werden, kann eine laterale Streuung (Straggle) mit zunehmender Implantationsenergie zunehmen. Eine maximale laterale Streuung bei einer Implantationsenergie von 80 keV kann 35 nm sein, eine maximale laterale Streuung bei einer Implantationsenergie von 200 keV kann 70 nm sein, eine maximale laterale Streuung bei einer Implantationsenergie von 700 keV kann 180 nm sein, und eine maximale laterale Streuung bei einer Implantationsenergie von 1800 keV kann 300 nm sein, zum Beispiel. Die maximale laterale Streuung kann beispielsweise unter Verwendung von Transport von Ionen in Materie- (TRIM-; Transport of Ions in Matter) Simulationen berechnet werden. Das Implantationsfenster kann basierend auf der jeweiligen berechneten lateralen Streuung angepasst werden, zum Beispiel.
  • Ein Beispiel bezieht sich auf ein laterales Schärfen des Implantationsprofils in SiC durch nachfolgendes Rückätzen der Maskenschicht (z.B. einer Resistmaske). Durch ein Ätzen der Maskenschicht kann ein inhomogenes Profil vermieden werden, und dementsprechend muss eine inhomogene Ausdehnung des Implantationsprofils möglicherweise nicht in dem Layout untergebracht werden.
  • Bei einigen Implantationskonzepten kann die laterale Erstreckung von den Implantationsenergien (z.B. Dotierstofftiefen) abhängen und kann unterschiedlich sein. Beispielsweise können bei einer Verwendung einiger Konzepte inhomogene Potentialverhältnisse entlang der Implantationsverläufe auftreten. Beispielsweise kann es bei einigen Konzepten zu einer Strom-Filamentierung kommen, z.B. im Fall eines horizontalen Stromflusses, da der Querschnitt aufgrund der unterschiedlichen Dotierungsausdehnung variieren kann.
  • Zum Beispiel kann das Halbleiterbauelement eine SiC-Schottky-Diode sein. Beispielsweise kann eine Herstellung des Halbleiterbauelements eine dreifache Ionenimplantation in einem Zellfeld umfassen. Nach der Fertigstellung einer Maskenschicht kann z.B. die tiefste Implantation erfolgen. Die durchschnittliche laterale Streuung kann zum Beispiel aus TRIM-Berechnungen bekannt sein. Die Maskenschicht kann um den berechneten Betrag rückgeätzt werden. Beispielsweise kann die Maskenschicht groß genug sein, sodass die resultierende Randabrundung möglicherweise keinen Einfluss auf das Implantationsprofil in dem Halbleiter hat. Beispielsweise kann eine zweite Implantation stattfinden. Auch hier kann eine laterale Streuung auftreten, die aufgrund der verminderten Ionenenergie eine verminderte Ausdehnung aufweisen kann. Der Resist kann um diese Ausdehnung rückgeätzt werden, um die Implantation in einem dritten Implantationsprozess abzuschließen, zum Beispiel. Auf diese Weise kann ein homogeneres Implantationsprofil erreicht werden, im Hinblick auf eine durchschnittliche Ausdehnung lateraler Streuung.
  • Alternativ kann beispielsweise ein erstes Dotierungsmittel (z.B. p-Dotierung) insgesamt eingeführt werden, gefolgt von einem trockenchemischen Ätzen der Struktur. Beispielsweise kann ein zweiter Dotierstoff (z.B. n-Dotierung) über geätzten Gräben gewachsen werden.
  • Die Aspekte und Merkmale, die zusammen mit einem oder mehreren der vorher detaillierten Beispiele und Figuren erwähnt und beschrieben sind, können auch mit einem oder mehreren der anderen Beispiele kombiniert werden, um ein gleiches Merkmal des anderen Beispiels zu ersetzen oder um das Merkmal in das andere Beispiel zusätzlich einzuführen.
  • Durch die Beschreibung und Zeichnungen werden nur die Grundsätze der Offenbarung dargestellt. Weiterhin sollen alle hier aufgeführten Beispiele grundsätzlich ausdrücklich nur darstellenden Zwecken dienen, um den Leser beim Verständnis der Grundsätze der Offenbarung und der durch den (die) Erfinder beigetragenen Konzepte zur Weiterentwicklung der Technik zu unterstützen. Alle hiesigen Aussagen über Grundsätze, Aspekte und Beispiele der Offenbarung sowie konkrete Beispiele derselben sollen deren Entsprechungen umfassen.
  • Es versteht sich, dass die Offenbarung mehrerer Handlungen, Prozesse, Operationen, Schritte oder Funktionen, die in der Beschreibung oder in den Ansprüchen offenbart sind, nicht als innerhalb der speziellen Reihenfolge vorliegend aufzufassen ist, außer anderes ist explizit oder implizit, beispielsweise aus technischen Gründen, angegeben. Daher werden diese durch die Offenbarung von mehreren Schritten oder Funktionen nicht auf eine bestimmte Reihenfolge begrenzt, es sei denn, dass diese Schritte oder Funktionen aus technischen Gründen nicht austauschbar sind. Ferner kann bei einigen Beispielen ein einzelner Schritt, Funktion, Prozess oder Operation mehrere Teilschritte, -funktionen, -prozesse oder - operationen einschließen und/oder in dieselben aufgebrochen werden. Solche Teilschritte können eingeschlossen sein und Teil der Offenbarung dieses Einzelschritts sein, sofern sie nicht explizit ausgeschlossen sind.
  • Weiterhin sind die folgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wo jeder Anspruch als getrenntes Beispiel für sich stehen kann. Während jeder Anspruch als getrenntes Beispiel für sich stehen kann, ist zu beachten, dass - obwohl ein abhängiger Anspruch sich in den Ansprüchen auf eine bestimmte Kombination mit einem oder mehreren anderen Ansprüchen beziehen kann - andere Beispiele auch eine Kombination des abhängigen Anspruchs mit dem Gegenstand jedes anderen abhängigen oder unabhängigen Anspruchs umfassen können. Solche Kombinationen werden hier explizit vorgeschlagen, sofern nicht angegeben ist, dass eine bestimmte Kombination nicht beabsichtigt ist. Ferner sollen auch Merkmale eines Anspruchs für jeden anderen unabhängigen Anspruch eingeschlossen sein, selbst wenn dieser Anspruch nicht direkt abhängig von dem unabhängigen Anspruch gemacht ist.

Claims (19)

  1. Ein Verfahren (100) zum Bilden eines Halbleiterbauelements (300), das Verfahren (100) umfassend: Bilden (110) einer Maskenschicht, die ein erstes Implantationsfenster aufweist, auf einem Halbleitersubstrat (310); Implantieren (120) von Dotierstoffen mit einer ersten Implantationsenergie in das Halbleitersubstrat (310) durch das erste Implantationsfenster, um einen ersten Abschnitt einer Dotierungsregion (320) des Halbleiterbauelements (300) zu bilden; Anpassen (130) der Maskenschicht, um ein zweites Implantationsfenster der Maskenschicht zu bilden; und Implantieren (140) von Dotierstoffen mit einer zweiten Implantationsenergie in das Halbleitersubstrat (310) durch das zweite Implantationsfenster, um einen zweiten Abschnitt der Dotierungsregion (320) des Halbleiterbauelements (300) zu bilden, wobei die zweite Implantationsenergie sich von der ersten Implantationsenergie unterscheidet, und wobei eine laterale Abmessung des ersten Implantationsfensters sich von einer lateralen Abmessung des zweiten Implantationsfensters unterscheidet.
  2. Das Verfahren (100) gemäß Anspruch 1, wobei die zweite Implantationsenergie niedriger ist als die erste Implantationsenergie, und/oder wobei die laterale Abmessung des zweiten Implantationsfensters größer ist als die laterale Abmessung des ersten Implantationsfensters.
  3. Das Verfahren (100) gemäß Anspruch 1, wobei die zweite Implantationsenergie höher ist als die erste Implantationsenergie, und/oder wobei die laterale Abmessung des zweiten Implantationsfensters geringer ist als die laterale Abmessung des ersten Implantationsfensters.
  4. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei die Dotierstoffe der ersten Implantationsenergie und die Dotierstoffe der zweiten Implantationsenergie von einem ersten Leitfähigkeitstyp sind.
  5. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei ein Unterschied zwischen der lateralen Abmessung des zweiten Implantationsfensters und der lateralen Abmessung des ersten Implantationsfensters von einem Unterschied zwischen der zweiten Implantationsenergie und der ersten Implantationsenergie abhängt.
  6. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei ein Unterschied zwischen der lateralen Abmessung des ersten Implantationsfensters und der lateralen Abmessung des zweiten Implantationsfensters zumindest 20 nm und höchstens 200 nm ist.
  7. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei ein lateraler Bereich des zweiten Implantationsfensters einen lateralen Bereich des ersten Implantationsfensters aufweist.
  8. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei ein Anpassen (130) der Maskenschicht ein Ätzen der Maskenschicht umfasst, um die laterale Abmessung des ersten Implantationsfensters zu vergrößern, um das zweite Implantationsfenster zu erhalten.
  9. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei ein Anpassen (130) der Maskenschicht ein Bilden eines Abstandshalters an einem Rand des ersten Implantationsfensters umfasst, um die laterale Abmessung des ersten Implantationsfensters zu verringern, um das zweite Implantationsfenster zu erhalten.
  10. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei eine Streuungsschicht während einer Implantation der Dotierstoffe durch das erste Implantationsfenster innerhalb des ersten Implantationsfensters positioniert ist.
  11. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, ferner umfassend Anpassen der Maskenschicht, um ein drittes Implantationsfenster der Maskenschicht zu bilden; und Implantieren von Dotierstoffen mit einer dritten Implantationsenergie in das Halbleitersubstrat durch das dritte Implantationsfenster, um einen dritten Abschnitt der Dotierungsregion (320) des Halbleiterbauelements (300) zu bilden, wobei die dritte Implantationsenergie sich von der ersten Implantationsenergie und der zweiten Implantationsenergie unterscheidet, und wobei eine laterale Abmessung des dritten Implantationsfensters sich von einer lateralen Abmessung des ersten Implantationsfensters und des zweiten Implantationsfensters unterscheidet.
  12. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei die Maskenschicht eine Dicke von zumindest 1,5 µm aufweist, bevor die Maskenschicht angepasst wird, um das zweite Implantationsfenster zu erhalten.
  13. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei sich die erste Implantationsenergie von der zweiten Implantationsenergie um zumindest 50 keV und um höchstens 2,5 MeV unterscheidet.
  14. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei das Halbleitersubstrat (310) ein Siliziumcarbidsubstrat, ein Galliumarsenidsubstrat oder ein Galliumnitridsubstrat ist.
  15. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei die Dotierungsregion (320) zumindest einer von oder ein Teil der Folgenden ist: eine Anodenregion eines Halbleiterbauelements (300), eine Kathodenregion eines Halbleiterbauelements (300), eine Basisregion eines Halbleiterbauelements (300), eine Emitterregion eines Halbleiterbauelements (300), eine Source-Region eines Halbleiterbauelements (300), eine Drain-Region eines Halbleiterbauelements (300), eine Kollektorregion eines Halbleiterbauelements (300), eine Body-Region eines Halbleiterbauelements (300), eine Gate-Region eines Halbleiterbauelements (300), eine Stromausbreitregion eines Halbleiterbauelements (300), eine Abschirmungsregion eines Halbleiterbauelements (300) und eine Randabschlussregion eines Halbleiterbauelements (300).
  16. Das Verfahren (100) gemäß einem der vorangehenden Ansprüche, wobei eine maximale laterale Abmessung des ersten Abschnitts der Dotierungsregion (320) sich von einer maximalen lateralen Abmessung des zweiten Abschnitts der Dotierungsregion (320) um weniger als 5 % der maximalen lateralen Abmessung des zweiten Abschnitts der Dotierungsregion (320) unterscheidet.
  17. Ein Verfahren (200) zum Bilden eines Halbleiterbauelements (300), das Verfahren (200) umfassend: Bilden (210) einer ersten Maskenschicht auf einem Halbleitersubstrat (310), wobei die erste Maskenschicht ein erstes Implantationsfenster umfasst; Implantieren (220) von Dotierstoffen mit einer ersten Implantationsenergie in das Halbleitersubstrat (310) durch das erste Implantationsfenster, um einen ersten Abschnitt einer Dotierungsregion (320) des Halbleitersubstrats (310) zu bilden; Bilden (230) einer zweiten Maskenschicht auf dem Halbleitersubstrat (310), wobei die zweite Maskenschicht ein zweites Implantationsfenster umfasst; und Implantieren (240) von Dotierstoffen mit einer zweiten Implantationsenergie in das Halbleitersubstrat (310) durch das zweite Implantationsfenster, um einen zweiten Abschnitt der Dotierungsregion (320) des Halbleitersubstrats (310) zu bilden, wobei ein Unterschied zwischen einer lateralen Abmessung des zweiten Implantationsfensters und einer lateralen Abmessung des ersten Implantationsfensters abhängig von einem Unterschied zwischen der zweiten Implantationsenergie und der ersten Implantationsenergie ausgewählt wird.
  18. Ein Halbleiterbauelement (300), umfassend: ein Halbleitersubstrat (310); und eine Dotierungsregion (320), die innerhalb des Halbleitersubstrats (310) positioniert ist, wobei eine vertikale Erstreckung (330) eines vertikalen Abschnitts der Dotierungsregion (320) zumindest 300 nm ist, wobei eine minimale laterale Abmessung (340) der Dotierungsregion (320) innerhalb des vertikalen Abschnitts der Dotierungsregion (320) in einem vertikalen Querschnittsbereich der Dotierungsregion (320) zumindest 90% einer durchschnittlichen lateralen Abmessung der Dotierungsregion innerhalb des vertikalen Abschnitts der Dotierungsregion (320) ist, und wobei eine maximale laterale Abmessung (350) der Dotierungsregion (320) innerhalb des vertikalen Abschnitts der Dotierungsregion (320) höchstens 110% der durchschnittlichen lateralen Abmessung der Dotierungsregion (320) innerhalb des vertikalen Abschnitts der Dotierungsregion (320) ist.
  19. Das Verfahren gemäß Anspruch 17 oder das Halbleiterbauelement (300) gemäß Anspruch 18, wobei das Halbleitersubstrat (310) ein Halbleitersubstrat mit breitem Bandabstand und/oder ein Siliziumcarbidsubstrat ist.
DE102018112378.7A 2018-05-23 2018-05-23 Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen Pending DE102018112378A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102018112378.7A DE102018112378A1 (de) 2018-05-23 2018-05-23 Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
US16/419,377 US11024502B2 (en) 2018-05-23 2019-05-22 Semiconductor devices and methods for forming semiconductor devices
JP2019095744A JP7173923B2 (ja) 2018-05-23 2019-05-22 半導体デバイスおよび半導体デバイスを形成するための方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102018112378.7A DE102018112378A1 (de) 2018-05-23 2018-05-23 Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen

Publications (1)

Publication Number Publication Date
DE102018112378A1 true DE102018112378A1 (de) 2019-11-28

Family

ID=68499223

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018112378.7A Pending DE102018112378A1 (de) 2018-05-23 2018-05-23 Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen

Country Status (3)

Country Link
US (1) US11024502B2 (de)
JP (1) JP7173923B2 (de)
DE (1) DE102018112378A1 (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007052220A1 (de) * 2007-10-31 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Dotierstoffprofileinstellung für MOS-Bauelemente durch Anpassen einer Abstandshalterbreite vor der Implantation
US20140273370A1 (en) * 2013-03-13 2014-09-18 Global Foundries Inc. Technique for manufacturing semiconductor devices comprising transistors with different threshold voltages
DE102015120272A1 (de) * 2014-11-26 2016-06-02 Infineon Technologies Austria Ag Halbleiterbauelement mit Ladungskompensationsregion unter dem Gate-Graben

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3920585A1 (de) 1988-08-09 1990-02-15 Asea Brown Boveri Verfahren zur herstellung einer kathodenseitigen emitterstruktur fuer ein mos-gesteuertes leistungshalbleiterbauelement
JP2504553B2 (ja) * 1989-01-09 1996-06-05 株式会社東芝 バイポ―ラトランジスタを有する半導体装置の製造方法
US5198692A (en) * 1989-01-09 1993-03-30 Kabushiki Kaisha Toshiba Semiconductor device including bipolar transistor with step impurity profile having low and high concentration emitter regions
JP2707161B2 (ja) * 1991-03-18 1998-01-28 三菱電機株式会社 半導体装置
JP2007123537A (ja) * 2005-10-27 2007-05-17 Sharp Corp 多段ウェルの形成方法、固体撮像素子の製造方法、固体撮像素子および電子情報機器
US9515136B2 (en) * 2014-06-18 2016-12-06 Stmicroelectronics S.R.L. Edge termination structure for a power integrated device and corresponding manufacturing process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007052220A1 (de) * 2007-10-31 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Dotierstoffprofileinstellung für MOS-Bauelemente durch Anpassen einer Abstandshalterbreite vor der Implantation
US20140273370A1 (en) * 2013-03-13 2014-09-18 Global Foundries Inc. Technique for manufacturing semiconductor devices comprising transistors with different threshold voltages
DE102015120272A1 (de) * 2014-11-26 2016-06-02 Infineon Technologies Austria Ag Halbleiterbauelement mit Ladungskompensationsregion unter dem Gate-Graben

Also Published As

Publication number Publication date
JP7173923B2 (ja) 2022-11-16
JP2019204952A (ja) 2019-11-28
US20190362976A1 (en) 2019-11-28
US11024502B2 (en) 2021-06-01

Similar Documents

Publication Publication Date Title
DE102016120771B3 (de) Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält
DE102012102341B4 (de) Halbleiterbauelement und Substrat mit chalkogen-dotiertem Gebiet
DE102013216195B4 (de) Verfahren zur Nachdotierung einer Halbleiterscheibe
DE102009033313A1 (de) Reduzierte Prozessempfindlichkeit von Elektroden-Halbleiter-Gleichrichtern
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102016112139B3 (de) Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
DE102014117538A1 (de) Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung
DE102017115412A1 (de) Verfahren zur Herstellung eines Supberjunctionbauelements
DE102017131354A1 (de) Ein Halbleiterbauelement mit breitem Bandabstand und ein Verfahren zum Bilden eines Halbleiterbauelements mit breitem Bandabstand
DE102013106795B4 (de) Halbleitervorrichtung mit einem Randgebiet und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102019114312A1 (de) Siliziumcarbid-vorrichtung mit kompensationsgebiet und herstellungsverfahren
DE112012000615T5 (de) SiC-Bipolartransistor mit überwachsenem Emitter
DE102019108062B4 (de) Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE102018124737A1 (de) Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE102015109545A1 (de) Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
DE102015121890A1 (de) Verfahren zum Prozessieren eines Halbleiterwafers
DE102017121693B4 (de) Dotierungsverfahren
DE112013000866B4 (de) Siliziumkarbid (SiC)-Halbleitervorrichtungen
DE102014116631B4 (de) Junction-feldeffekttransistorzelle mit lateralem kanalbereich
DE112020006883T5 (de) Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit
DE102017106202B4 (de) Verfahren zum herstellen einer halbleitervorrichtung, umfassend eine ätzung eines halbleitermaterials
DE102016102070B4 (de) Ein Verfahren zum Bilden eines Halbleiterbauelements und ein Halbleiterbauelement
DE102014107161B4 (de) Verfahren zur Herstellung eines IGBTs und IGBT

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication