CN117855281B - 一种沟槽栅mos管及其制备方法 - Google Patents

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Abstract

本申请提供一种沟槽栅MOS管及其制备方法，在MOS管中，栅极设置在漂移层上；多个第一掺杂区间隔绕设在栅极的四周，相邻两个第一掺杂区之间形成第一间隔；多个第二掺杂区中的每一第二掺杂区对应设置在一个第一间隔内；源极设置在第二掺杂区上，并与第二掺杂区电连接；漏极设置在漂移层背离栅极的一侧；由于设置了多个第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区之间则会形成更多的JFET区，因为本申请还通过设置栅极背离漂移层的一侧与第一掺杂区背离漂移层的一侧以及与第二掺杂区背离漂移层的一侧平齐，形成沟槽栅状的栅极结构，栅极能够隔设不同掺杂区之间，有利于减少JFET区域，有利于进一步减少导通电阻。

Description

一种沟槽栅MOS管及其制备方法
技术领域
本申请属于MOS管结构技术领域，尤其涉及一种沟槽栅MOS管及其制备方法。
背景技术
随着电子技术的不断发展，MOS管（Metal Oxide Semiconductor，金属氧化物半导体晶体管）作为半导体器件的重要部分，在各种电路中得到了广泛应用。MOS管的击穿电压（BV，breakdown voltage）和导通电阻（Ron, sp，Specific On Resistance）是衡量其性能的重要参数。
在相关技术中，当前的MOS管多为平面栅极结构，但是在平面栅MOS管中，其掺杂区之间容易形成JFET（结型场效应管）区，进而导致导通电阻变高，从而会增加功率器件本身的耗电。
因此，如何降低MOS管的导通电阻是本领域技术人员目前需要解决的问题。
发明内容
本申请的目的在于提供一种沟槽栅MOS管及其制备方法，旨在解决传统技术中MOS管的导通电阻较高的问题。
本申请实施例的第一方面提出了一种沟槽栅MOS管，所述MOS管包括：
漂移层；
栅极，设置在所述漂移层上；
多个第一掺杂区，所述多个第一掺杂区间隔绕设在所述栅极的四周，相邻两个所述第一掺杂区之间形成第一间隔；
多个第二掺杂区，所述多个第二掺杂区间隔绕设在所述栅极的四周，且每一所述第二掺杂区对应设置在一个所述第一间隔内；其中，所述第二掺杂区的掺杂类型不同于所述第一掺杂区的掺杂类型；
源极，设置在所述第二掺杂区上，并与所述第二掺杂区电连接；
漏极，设置在所述漂移层背离所述栅极的一侧；
其中，所述栅极背离所述漂移层的一侧与所述第一掺杂区背离所述漂移层的一侧以及与所述第二掺杂区背离所述漂移层的一侧平齐。
在本申请的部分实施例中，所述栅极沿着第一方向在所述漂移层上的投影与所述第一掺杂区沿着所述第一方向在所述漂移层的投影不重叠；和/或，所述栅极沿着第一方向在所述漂移层上的投影与所述第二掺杂区沿着所述第一方向在所述漂移层的投影不重叠。
在本申请的部分实施例中，所述漂移层上设置有第一沟槽，所述栅极的一部分容设在所述第一沟槽内，另一部分延伸出所述第一沟槽外。
在本申请的部分实施例中，所述沟槽栅MOS管还包括绝缘层，所述绝缘层铺设在所述第一沟槽内，并形成第二沟槽，所述栅极容设在所述第二沟槽内。
在本申请的部分实施例中，所述第一掺杂区的一部分间隔绕设在所述栅极的四周，另一部分插设至所述漂移层内。
在本申请的部分实施例中，所述第一掺杂区的数量为四个，四个所述第一掺杂区之间限定出四个所述第一间隔，且每一所述第一间隔的宽度相等。
在本申请的部分实施例中，所述第二掺杂区的数量为四个，四个所述第二掺杂区与所述四个所述第一间隔一一对应设置。
在本申请的部分实施例中，所述MOS管还包括P体层，所述P体层设置在所述漂移层与所述第二掺杂区之间。
第二方面，一种沟槽栅MOS管的制备方法，应用在上述的沟槽栅MOS管上，所述沟槽栅MOS管的制备方法包括：
提供一所述漂移层，所述漂移层具有用于设置栅极的预设区域；
在所述预设区域的四周交替间隔绕设多个所述第一掺杂区和多个预掺杂区；
在所述预设区域上设置栅极；
在所述预掺杂区的至少部分区域注入离子以形成所述第二掺杂区；
在第二掺杂区上设置所述源极，以及在所述漂移区背离所述栅极的一侧设置所述漏极。
在本申请的部分实施例中，所述在所述预设区域上设置栅极包括：
在所述漂移层的预设区域上刻蚀出第一沟槽；
在第一沟槽内制备栅氧化层，以形成带有第二沟槽的绝缘层；
在第二沟槽内沉积多晶硅形成所述栅极。
本发明实施例与现有技术相比存在的有益效果是：上述的一种沟槽栅MOS管及其制备方法，该MOS管包括漂移层、栅极、多个第一掺杂区、多个第二掺杂区、源极以及漏极；栅极设置在漂移层上；多个第一掺杂区间隔绕设在栅极的四周，相邻两个第一掺杂区之间形成第一间隔；多个第二掺杂区间隔绕设在栅极的四周，且每一第二掺杂区对应设置在一个第一间隔内；其中，第二掺杂区的掺杂类型不同于第一掺杂区的掺杂类型；源极设置在第二掺杂区上，并与第二掺杂区电连接；漏极设置在漂移层背离栅极的一侧；本申请一方面通过在栅极的四周形成第一掺杂区和第二掺杂区，以形成横向水平电场，有利于提高MOS管的击穿电压；另一方面每一第二掺杂区均可形成导电沟道，通过设置多个导电沟道以有利于减小导通电阻；但是，由于设置了多个第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区之间则会形成更多的JFET区，因为本申请还通过再一方面，设置栅极背离漂移层的一侧与第一掺杂区背离漂移层的一侧以及与第二掺杂区背离漂移层的一侧平齐，形成沟槽栅状的栅极结构，栅极能够隔设不同掺杂区之间，有利于减少JFET区域，进而有利于进一步减少导通电阻。
附图说明
图1为本申请一实施例提供的沟槽栅MOS管的结构示意图；
图2为本申请一实施例提供的图1的A-A向剖面结构示意图；
图3为本申请一实施例提供的图1的B-B向剖面结构示意图；
图4为本申请一实施例提供的沟槽栅MOS管的制备方法的步骤流程图。
具体元素符号说明：100-漏极，200-基底层，300-漂移层，310-第一沟槽，400-第二掺杂区，410-P体层，500-源极，600-栅极，610-绝缘层，611-第二沟槽，700-第一掺杂区，a-第一方向。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
需要说明的是，随着电子技术的不断发展，MOS管作为半导体器件的重要部分，在各种电路中得到了广泛应用。MOS管的击穿电压和导通电阻是衡量其性能的重要参数。
在相关技术中，在半导体器件中，漂移区是影响导通电阻和击穿电压的关键区域。导通电阻是指电流通过半导体材料时的电阻，而击穿电压则是器件能够承受的最大电压。为了降低导通电阻，通常会采取提高漂移区的掺杂浓度的措施。这是因为高浓度的掺杂物质可以提供更多的载流子，从而降低电子或空穴在传输过程中的散射和阻力，使得电流更容易通过。
然而，提高漂移区的掺杂浓度也会对器件的击穿电压产生负面影响。随着掺杂浓度的增加，电场分布会发生变化，导致电场集中区域变得更加敏感。当外加电压超过一定阈值时，漂移区的电场强度将超过材料的承受能力，导致电流突然增加，甚至引发雪崩击穿现象。因此，虽然提高掺杂浓度可以降低导通电阻，但同时也必须注意对击穿电压的影响，以避免器件在正常工作过程中发生损坏。简单来说，目前通常通过提高漂移区的掺杂浓度，来降低导通电阻；但是与此同时，MOS管的击穿电压也会变小。
因此，本申请基于此对相关的MOS管及其制备方法进行了改进。
请结合参阅图1至图3，图1示出了本实施例提供的沟槽栅MOS管的俯视结构示意图；图2示出了本实施例提供的图1的A-A向剖面结构示意图；图3示出了本实施例提供的图1的B-B向剖面结构示意图。本实施例的一种沟槽栅MOS管，MOS管包括漂移层300、栅极600、多个第一掺杂区700、多个第二掺杂区400、源极500以及漏极100；栅极600设置在漂移层300上；多个第一掺杂区700间隔绕设在栅极600的四周，相邻两个第一掺杂区700之间形成第一间隔；多个第二掺杂区400间隔绕设在栅极600的四周，且每一第二掺杂区400对应设置在一个第一间隔内；其中，第二掺杂区400的掺杂类型不同于第一掺杂区700的掺杂类型；源极500设置在第二掺杂区400上，并与第二掺杂区400电连接；漏极100设置在漂移层300背离栅极600的一侧；其中，栅极600背离漂移层300的一侧与第一掺杂区700背离漂移层300的一侧以及与第二掺杂区400背离漂移层300的一侧平齐。
需要解释的是，在功率MOSFET处于开态时，载流子在漂移层300中做漂移运动。漂移层300通常位于第二掺杂区400和P-体区之间；示例性的，当漏极100和源极500之间加上电压时，P区掺杂浓度高，耗尽层主要在漂移层300中扩展，漏极100和源极500的阻断电压几乎完全依赖漂移层300的宽度和掺杂浓度。掺杂区指的是通过掺入杂质来改变其导电性能的区域。例如，在MOSFET中，有两个肩膀的区域进行N型掺杂，剩下的其他区域进行P型掺杂。这些进行P型掺杂的区域就是所谓的衬底，而进行N型掺杂的区域则被称为N沟道。可以理解的是，MOS管具有源极500、栅极600和漏极100，栅极600的作用是促使源极500和漏极100之间导通，以使MOS管导通。
还需要解释的是，多个第一掺杂区700间隔绕设在栅极600的四周是指，多个第一掺杂区700和栅极600设置在同一层级。多个第二掺杂区400间隔绕设在栅极600的四周是指，多个第二掺杂区400与栅极600也设置在同一层级。并且第一掺杂区700与第二掺杂区400交替间隔设置。第一掺杂区700与第二掺杂区400在水平方向能够形成横向水平电场。
当前的MOS管中，通过调节掺杂浓度来改善导通电阻，但是会降低MOS管的击穿电压。然而，本申请中一方面通过在栅极600的四周形成第一掺杂区700和第二掺杂区400，第一掺杂区700和第二掺杂区400形成横向水平电场；在栅极600促使源极500和漏极100导通前，需要先克服该横向水平电场，才能将此区域击穿，因此有利于提高MOS管的击穿电压；另一方面，每一第二掺杂区400均可形成导电沟道，因此能够形成多个导电沟道，以有利于减小导通电阻。
传统的平面栅结构中，JFET（结型场效应管）区域占据了相当一部分电阻，这是由于平面栅和漏极100之间的距离造成的。具体地，JFET区容易在不同掺杂区之间的空位区域形成，由于设置了多个第一掺杂区700和第二掺杂区400，第一掺杂区700和第二掺杂区400之间则会形成更多的JFET区，因为本申请还通过再一方面，设置栅极600背离漂移层300的一侧与第一掺杂区700背离漂移层300的一侧以及与第二掺杂区400背离漂移层300的一侧平齐，形成沟槽栅状的栅极600结构，栅极600能够隔设不同掺杂区之间，有利于减少JFET区域，进而有利于进一步减少导通电阻。也就是说，沟槽栅结构通过将栅极600变为沟槽形状，消除了JFET区域，从而减少了电阻，提高了电流密度。
示例性的实施例中，对于N沟道MOS管来说，第一掺杂区700为P型半导体材料制成；第二掺杂区400为N型半导体材料制成。当MOS管处于关断状态时，此时栅极600的电压为0，第一掺杂区700和第二掺杂区400形成PN结反向偏置，第一掺杂区700与漂移层300形成PN结反向偏置，PN结耗尽层增大，并建立横向水平电场。在选用合适的漂移层300的掺杂浓度和宽度时，就可以将漂移层300的N+完全耗尽，这样漂移层300没有自由电子相当于本征半导体。由于漂移层300附近的横向电场极高，只有外部电压大于内部的横向水平电场电压，才能将此区域击穿，所以这个区域的耐压极高，且远大于外延层的耐压。因此，本实施例中的MOS管具有极大的击穿电压。
在本申请的部分实施例中，请继续参阅图1和图2，本实施例的栅极600沿着第一方向a在漂移层300上的投影与第一掺杂区700沿着第一方向a在漂移层300的投影不重叠；和/或，栅极600沿着第一方向a在漂移层300上的投影与第二掺杂区400沿着第一方向a在漂移层300的投影不重叠。具体地，有利于保证栅极600与第一掺杂区700以及第二掺杂区400的距离，以提高栅极600和第一掺杂区700以及第二掺杂区400之间的绝缘性能。
在本申请的部分实施例中，请继续参阅图2，本实施例的漂移层300上设置有第一沟槽310，栅极600的一部分容设在第一沟槽310内，另一部分延伸出第一沟槽310外。这样，能够直接在第一沟槽310内形成栅极600，有利于简化制备工艺，降低加工难度。
在本申请的部分实施例中，请继续参阅图2，本实施例的沟槽栅MOS管还包括绝缘层610，绝缘层610铺设在第一沟槽310内，并形成第二沟槽611，栅极600容设在第二沟槽611内。
需要解释的是，绝缘层610的作用主要是防止电流从栅极600流向源极500。它通常被称为栅氧化层或栅介质层，由绝缘材料（如二氧化硅）制成。这个绝缘层有效地隔离了栅极600和衬底，阻止了电流从栅极600向源级的流动。在正常工作条件下，当MOS管处于截止状态时，这层绝缘层确保了衬底和源级之间的有效隔离，从而防止电流流动。当施加适当的正电压到栅极600上时，这会在源极500和漏极100之间形成导电通道，使得电流可以从源级流向漏级，而不是流向衬底。
在本申请的部分实施例中，请继续参阅图3，本实施例的第一掺杂区700的一部分间隔绕设在栅极600的四周，另一部分插设至漂移层300内。
在本申请的部分实施例中，第一掺杂区700的数量为四个，四个第一掺杂区700之间限定出四个第一间隔，且每一第一间隔的宽度相等。
可以理解的是，每一第一间隔的宽度相等是指多个第一掺杂区700均匀阵列在栅极600的四周。有利于保证不同导电沟道处击穿电压的均匀性。若多个第一掺杂区700之间的间距不同，可能会导致不同第二掺杂区400形成不同程度的耐压结构，进而出现某一第二掺杂区400提前导通的情况。可以理解的是，可在四个第一间隔内放置四个第二掺杂区400。越多的第二掺杂区400也会增大MOS管导通时的导流截面积，进而有利于增大MOS管的导通电阻。
在本申请的部分实施例中，第二掺杂区400的数量为四个，四个第二掺杂区400与四个第一间隔一一对应设置。
在本申请的部分实施例中，第一掺杂区700为P型半导体材料制成；和/或，第二掺杂区400为N型半导体材料制成。也就是说，第一掺杂区700为P柱，第二掺杂区400为N柱。
在一些实施例中，MOS管为N沟道MOS管；在另一实施例中，MOS管为P沟道MOS管。
在本申请的部分实施例中，MOS管还包括P体层410，P体层410设置在漂移层300与第二掺杂区400之间。
在本申请的部分实施例中，本实施例的MOS管还包括基底层200，基底层200设置在漏极100和漂移层300之间。
需要解释的是，基底层200可以理解为衬底（substrate，Sub），衬底是半导体器件中的一种结构。衬底通常是指位于半导体晶体结构最底层的半导体材料层，也是整个器件的基础。衬底的导电类型和掺杂浓度对器件的性能有着重要的影响。在MOS管中，衬底通常与源极500（source）相连接，形成一个公共的电位参考点。衬底的作用主要是提供电子和空穴的输运通道，使得电子可以从源极500通过沟道（channel）流向漏极100（drain），从而实现电流的导通。同时，衬底也起到支撑和固定器件的作用，确保器件结构的稳定性和可靠性。
进一步地，为了更好地实施上述任意实施例中的沟槽栅MOS管，在沟槽栅MOS管结构的基础上，请参阅图4，图4示出了本实施例提供的沟槽栅MOS管的制备方法的步骤流程图，本申请还提供一种沟槽栅MOS管的制备方法，应用在上述任意实施例中的沟槽栅MOS管上，沟槽栅MOS管的制备方法包括：
S100：提供一漂移层300，漂移层300具有用于设置栅极600的预设区域。具体地，预设区域可用于成型栅极600，也可以用于为栅极600提供支撑结构。
S200：在预设区域的四周交替间隔绕设多个第一掺杂区700和多个预掺杂区；具体地，可通过逐步外延和推结的方式形成第一掺杂区700和预掺杂区交替排列的结构。
S300：在预设区域上设置栅极600；
S400：在预掺杂区的至少部分区域注入离子以形成第二掺杂区400；具体地，对于N沟道MOS管来说，在预掺杂区进行N+源区的离子注入形成第二掺杂区400。
S500：在第二掺杂区400上设置源极500，以及在漂移区背离栅极600的一侧设置漏极100。具体地，形成源极500和漏极100后形成完整的MOS管结构。
在本申请的部分实施例中，在步骤S300中包括：
S310：在漂移层300的预设区域上刻蚀出第一沟槽310；
S320：在第一沟槽310内制备栅氧化层，以形成带有第二沟槽611的绝缘层610；
S330：在第二沟槽611内沉积多晶硅形成栅极600。
在本申请的部分实施例中，步骤S400中包括：
S410：采用自对准双扩散工艺在预掺杂区上形成P体区。
S420：在P体区的第一部分区域注入离子形成第二掺杂区400，剩余的第二部分形成P体层410。
在一些实施例中，上述任意实施例中的MOS管为SJ-MOS管（Super Junction MetalOxide Semiconductor，超结金属氧化物半导体晶体管）。
在一些技术中，超结MOSFET采用P柱与N柱交替排列的结构，漂移区的掺杂浓度越高，导通电阻越小，击穿电压也会越小，反之亦然；然而，本申请对器件的元胞结构进行合理设计，实现对击穿电压影响较小的情况下，导通电阻得到较大的改善。具体地，本申请在P柱的中间区域加入N柱，改变耗尽区状况，提高器件的击穿电压。同时增加了导通状态下的沟道数量，降低了器件的导通电阻。
更为具体地，当前的MOSFET在承压状态下，其耗尽区只在一个方向上存在，电场也指向一个方向。然而，本申请中加入N柱后，耗尽区的延展有两个方向，同时电场也会在两个交叉方向上分布，这种分布模式能够增加期间的承压能力。并且，本申请中的N柱采用常规沟道形成的方式在平面栅下方形成沟道，沟道数量的增加有利于减少器件的导通电阻。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述详细披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一个替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (6)

1.一种沟槽栅MOS管，其特征在于，所述MOS管包括：
漂移层；
栅极，设置在所述漂移层上；
多个第一掺杂区，所述多个第一掺杂区间隔绕设在所述栅极的四周，相邻两个所述第一掺杂区之间形成第一间隔；
多个第二掺杂区，所述多个第二掺杂区间隔绕设在所述栅极的四周，且每一所述第二掺杂区对应设置在一个所述第一间隔内；其中，所述第二掺杂区的掺杂类型不同于所述第一掺杂区的掺杂类型；
源极，设置在所述第二掺杂区上，并与所述第二掺杂区电连接；
漏极，设置在所述漂移层背离所述栅极的一侧；
其中，所述栅极背离所述漂移层的一侧与所述第一掺杂区背离所述漂移层的一侧以及与所述第二掺杂区背离所述漂移层的一侧平齐；
所述栅极沿着第一方向在所述漂移层上的投影与所述第一掺杂区沿着所述第一方向在所述漂移层的投影不重叠；所述栅极沿着第一方向在所述漂移层上的投影与所述第二掺杂区沿着所述第一方向在所述漂移层的投影不重叠；
所述漂移层上设置有第一沟槽，所述沟槽栅MOS管还包括绝缘层，所述绝缘层铺设在所述第一沟槽内，并形成第二沟槽，所述栅极容设在所述第二沟槽内；
所述MOS管还包括P体层，所述P体层设置在所述漂移层与所述第二掺杂区之间。
2.根据权利要求1所述的沟槽栅MOS管，其特征在于，所述第一掺杂区的一部分间隔绕设在所述栅极的四周，另一部分插设至所述漂移层内。
3.根据权利要求1所述的沟槽栅MOS管，其特征在于，所述第一掺杂区的数量为四个，四个所述第一掺杂区之间限定出四个所述第一间隔，且每一所述第一间隔的宽度相等。
4.根据权利要求3所述的沟槽栅MOS管，其特征在于，所述第二掺杂区的数量为四个，四个所述第二掺杂区与所述四个所述第一间隔一一对应设置。
5.一种沟槽栅MOS管的制备方法，其特征在于，应用在权利要求1至4任意一项所述的沟槽栅MOS管上，所述沟槽栅MOS管的制备方法包括：
提供一所述漂移层，所述漂移层具有用于设置栅极的预设区域；
在所述预设区域的四周交替间隔绕设多个所述第一掺杂区和多个预掺杂区；
在所述预设区域上设置栅极；
在所述预掺杂区的至少部分区域注入离子以形成所述第二掺杂区；
在第二掺杂区上设置所述源极，以及在所述漂移层背离所述栅极的一侧设置所述漏极。
6.根据权利要求5所述的沟槽栅MOS管的制备方法，其特征在于，所述在所述预设区域上设置栅极包括：
在所述漂移层的预设区域上刻蚀出第一沟槽；
在第一沟槽内制备栅氧化层，以形成带有第二沟槽的绝缘层；
在第二沟槽内沉积多晶硅形成所述栅极。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633132A (zh) * 2014-11-26 2016-06-01 英飞凌科技奥地利有限公司 具有栅沟槽下方的电荷补偿区的半导体器件
CN111261701A (zh) * 2020-03-09 2020-06-09 瑞能半导体科技股份有限公司 功率器件、功率器件的制作方法
CN113345965A (zh) * 2021-08-05 2021-09-03 浙江大学杭州国际科创中心 一种具有电场屏蔽结构的沟槽栅mosfet器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306061B2 (en) * 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633132A (zh) * 2014-11-26 2016-06-01 英飞凌科技奥地利有限公司 具有栅沟槽下方的电荷补偿区的半导体器件
CN111261701A (zh) * 2020-03-09 2020-06-09 瑞能半导体科技股份有限公司 功率器件、功率器件的制作方法
CN113345965A (zh) * 2021-08-05 2021-09-03 浙江大学杭州国际科创中心 一种具有电场屏蔽结构的沟槽栅mosfet器件

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