JP3180872B2 - 絶縁ゲートサイリスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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Description
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲートサイリスタに関する。
子として用いられる絶縁ゲートサイリスタに関する。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron Devic
e Lett. vol.12 (1991) p387 にDual Channel型 Emitt
er Switched Thyristor （ＥＳＴ）が高電圧領域まで電
流飽和特性を示すことを実測により示した。さらに，発
明者らは、Proc. ＩＥＥＥ ＩＳＰＳＤ ’93，p71 と
Proc. ＩＥＥＥ ＩＳＰＳＤ ’94，p195 に、このＥ
ＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、ＲＢＳ
ＯＡ（逆バイアス安全動作領域）の解析結果を発表し、
電圧駆動型サイリスタにおいて，初めて負荷短絡時の安
全動作領域を有する素子開発に道を開いた。図１３に、
このＥＳＴの素子構造を示す。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ゲートターンオフ（ＧＴＯ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら，ＧＴＯサイリスタは、ターンオフに多大
なゲート電流を必要とする、すなわちターンオフゲイン
が小さい、安全なターンオフのために大きなスナバ回
路が必要である等、その欠点が顕在化してきている。ま
た、ＧＴＯサイリスタはその電流・電圧特性において，
電流飽和特性を示さないことから，負荷短絡保護のため
にヒューズ等の受動部品をつながなくてはならず，シス
テムの小型化・コストの削減の大きな障害となってい
る。Ｖ．Ａ．Ｋ.Temple 氏がＩＥＥＥ ＩＥＤＭ Tech.
Dig.1984．ｐ282 に発表した電圧駆動型サイリスタであ
るMOS ControlledThyristor(MCT)は、以来世界の様々な
研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に容易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。しかしＭＣＴは、ＧＴ
Ｏサイリスタと同様に、電流飽和特性を示さないため、
実際に使用する際にはヒューズ等の受動部品が必要とな
る。Ｍ．Ｓ．Shekar氏等は、ＩＥＥＥ Electron Devic
e Lett. vol.12 (1991) p387 にDual Channel型 Emitt
er Switched Thyristor （ＥＳＴ）が高電圧領域まで電
流飽和特性を示すことを実測により示した。さらに，発
明者らは、Proc. ＩＥＥＥ ＩＳＰＳＤ ’93，p71 と
Proc. ＩＥＥＥ ＩＳＰＳＤ ’94，p195 に、このＥ
ＳＴのＦＢＳＯＡ（順バイアス安全動作領域）、ＲＢＳ
ＯＡ（逆バイアス安全動作領域）の解析結果を発表し、
電圧駆動型サイリスタにおいて，初めて負荷短絡時の安
全動作領域を有する素子開発に道を開いた。図１３に、
このＥＳＴの素子構造を示す。
【０００３】図１３に見られるように、この素子は、ｐ
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ+ ベース領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８が形成されている。第一ｐベース領
域４のｎソース領域７とｎベース層３の露出部とに挟ま
れた部分から、第二ｐベース領域６のｎエミッタ領域８
とｎベース層３の露出部とに挟まれた部分にわたってゲ
ート酸化膜９を介してゲート電極１０が設けられてい
る。しかし、いずれもＺ方向の長さが有限で、その外側
で第一ｐベース領域４と第二ｐベース領域６は連結さ
れ、さらにその外側にＬ字型にｐ+ ベース領域５が形成
されている。そしてｐ+ ベース領域５の表面に接触する
カソード電極１１は、ｎソース領域７の表面にも共通に
接触している。一方、ｐエミッタ層１の裏面には全面に
アノード電極１２が設けられている。
エミッタ層１の上にｎバッファ層２を介して設けられた
ｎベース層３の表面層に、第一ｐベース領域４およびそ
の一部を占め拡散深さの深いｐ+ ベース領域５ならびに
第二ｐベース領域６が形成され、第一ｐベース領域４の
表面層にｎソース領域７、第二ｐベース領域６の表面層
にｎエミッタ領域８が形成されている。第一ｐベース領
域４のｎソース領域７とｎベース層３の露出部とに挟ま
れた部分から、第二ｐベース領域６のｎエミッタ領域８
とｎベース層３の露出部とに挟まれた部分にわたってゲ
ート酸化膜９を介してゲート電極１０が設けられてい
る。しかし、いずれもＺ方向の長さが有限で、その外側
で第一ｐベース領域４と第二ｐベース領域６は連結さ
れ、さらにその外側にＬ字型にｐ+ ベース領域５が形成
されている。そしてｐ+ ベース領域５の表面に接触する
カソード電極１１は、ｎソース領域７の表面にも共通に
接触している。一方、ｐエミッタ層１の裏面には全面に
アノード電極１２が設けられている。
【０００４】この素子のカソード電極１１を接地し，ア
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎベース層３に供給される。この電子は、
ｐエミッタ層１、ｎバッファ層２およびｎベース層３、
第一、第二ｐベース領域４、６およびｐ+ ベース領域５
よりなるｐｎｐトランジスタのベース電流として働き，
それによってこのｐｎｐトランジスタが動作する。正孔
は、ｐエミッタ層１から注入され，ｎバッファ層２、ｎ
ベース層３を通って一部第二ｐベース領域６へと流れ
る。そして，ｎエミッタ領域８の下をＺ方向に流れてカ
ソード電極１１へと抜けていくＩＧＢＴモードとなる。
電流がさらに増加すると、ｎエミッタ領域８と第二ｐベ
ース領域６間のｐｎ接合が順バイアスされ、ｐエミッタ
層１、ｎバッファ層２およびｎベース層３、第二ｐベー
ス領域６およびｎエミッタ領域８からなるサイリスタ部
がラッチアップの状態になる。このＥＳＴをオフするに
は，ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下に下げ，このＭＯＳＦＥＴをオフする。そうする
ことにより、ｎエミッタ８はカソード電極１１から電位
的に切離され、サイリスタ動作が止まる。
ノード電極１２に正の電圧を印加した状態でゲート電極
１０に正の電圧を加えると，ゲート酸化膜９の下に反転
層（一部蓄積層）が形成され，横型ＭＯＳＦＥＴがオン
する。これにより，まず電子がカソード電極１１からｎ
ソース領域７を経て第一ｐベース領域４の表面層のチャ
ネルを通り、ｎベース層３に供給される。この電子は、
ｐエミッタ層１、ｎバッファ層２およびｎベース層３、
第一、第二ｐベース領域４、６およびｐ+ ベース領域５
よりなるｐｎｐトランジスタのベース電流として働き，
それによってこのｐｎｐトランジスタが動作する。正孔
は、ｐエミッタ層１から注入され，ｎバッファ層２、ｎ
ベース層３を通って一部第二ｐベース領域６へと流れ
る。そして，ｎエミッタ領域８の下をＺ方向に流れてカ
ソード電極１１へと抜けていくＩＧＢＴモードとなる。
電流がさらに増加すると、ｎエミッタ領域８と第二ｐベ
ース領域６間のｐｎ接合が順バイアスされ、ｐエミッタ
層１、ｎバッファ層２およびｎベース層３、第二ｐベー
ス領域６およびｎエミッタ領域８からなるサイリスタ部
がラッチアップの状態になる。このＥＳＴをオフするに
は，ゲート電極１０の電位を横型ＭＯＳＦＥＴのしきい
値以下に下げ，このＭＯＳＦＥＴをオフする。そうする
ことにより、ｎエミッタ８はカソード電極１１から電位
的に切離され、サイリスタ動作が止まる。
【０００５】上記の説明からわかるように、第二ｐベー
ス領域６をＺ方向に流れる正孔を利用して第二ｐベース
領域６とｎエミッタ領域８間のｐｎ接合を順方向バイア
スしているため、カソード電極１１と第二ｐベース領域
６との接触部に近づくにつれ、前記順バイアスの度合い
が小さくなる。つまり前記ｐｎ接合においてｎエミッタ
領域８からの電子の注入量がＺ方向に沿って均一でない
ということである。このようなオン状態から，このＥＳ
Ｔをオフすると、当然順方向バイアスの浅いカソード電
極の接触部近くから接合が回復していき、カソード電極
接触部から最も遠い部分がなかなか回復しない。このこ
とはオフ時における電流集中を招きやすく、ターンオフ
時の破壊耐量が小さくなることにつながる。
ス領域６をＺ方向に流れる正孔を利用して第二ｐベース
領域６とｎエミッタ領域８間のｐｎ接合を順方向バイア
スしているため、カソード電極１１と第二ｐベース領域
６との接触部に近づくにつれ、前記順バイアスの度合い
が小さくなる。つまり前記ｐｎ接合においてｎエミッタ
領域８からの電子の注入量がＺ方向に沿って均一でない
ということである。このようなオン状態から，このＥＳ
Ｔをオフすると、当然順方向バイアスの浅いカソード電
極の接触部近くから接合が回復していき、カソード電極
接触部から最も遠い部分がなかなか回復しない。このこ
とはオフ時における電流集中を招きやすく、ターンオフ
時の破壊耐量が小さくなることにつながる。
【０００６】この問題に対して、本発明の発明者らは、
先に、新しい構造の絶縁ゲートサイリスタを提案した
（出願番号 特願平６−６４２９３号）。図１４はその
絶縁ゲートサイリスタの斜視断面図を示す。図１４に示
した絶縁ゲートサイリスタの半導体基板部分の構造は、
図１３のＥＳＴと同じである。すなわち、高比抵抗のｎ
型ベース層３の一方の面側の表面層に第一ｐベース領域
４、第二ｐベース領域６が形成され、さらに、寄生サイ
リスタのラッチアップを防ぐ目的でｐ+ ベース領域５が
第一ｐベース領域４の一部に形成されている。他方の面
側には、バッファ層２を介してｐエミッタ層１が形成さ
れている。第一ｐベース領域４の表面層には、ｎソース
領域７、第二ｐベース領域６の表面層にはｎエミッタ領
域８がそれぞれ形成されている。そして、表面上には、
図１３と同様に、ｎソース領域７とｎエミッタ領域８と
に挟まれた第一ｐベース領域４、ｎベース層３、第二ｐ
ベース領域６の上にゲート酸化膜９を介してゲート電極
１０が設けられてｎチャネル横型ＭＯＳＦＥＴが構成さ
れている。この側の表面は、リンガラス（ＰＳＧ）１４
で覆われ、これに接触孔が開けられる。図１３のＥＳＴ
との違って、抵抗体として、多結晶シリコン層１３が第
二ｐベース領域６にその接触孔で接するように、堆積、
熱処理され、その上にカソード電極１１が被覆してい
る。このように形成された絶縁ゲートサイリスタの動作
を次に説明する。
先に、新しい構造の絶縁ゲートサイリスタを提案した
（出願番号 特願平６−６４２９３号）。図１４はその
絶縁ゲートサイリスタの斜視断面図を示す。図１４に示
した絶縁ゲートサイリスタの半導体基板部分の構造は、
図１３のＥＳＴと同じである。すなわち、高比抵抗のｎ
型ベース層３の一方の面側の表面層に第一ｐベース領域
４、第二ｐベース領域６が形成され、さらに、寄生サイ
リスタのラッチアップを防ぐ目的でｐ+ ベース領域５が
第一ｐベース領域４の一部に形成されている。他方の面
側には、バッファ層２を介してｐエミッタ層１が形成さ
れている。第一ｐベース領域４の表面層には、ｎソース
領域７、第二ｐベース領域６の表面層にはｎエミッタ領
域８がそれぞれ形成されている。そして、表面上には、
図１３と同様に、ｎソース領域７とｎエミッタ領域８と
に挟まれた第一ｐベース領域４、ｎベース層３、第二ｐ
ベース領域６の上にゲート酸化膜９を介してゲート電極
１０が設けられてｎチャネル横型ＭＯＳＦＥＴが構成さ
れている。この側の表面は、リンガラス（ＰＳＧ）１４
で覆われ、これに接触孔が開けられる。図１３のＥＳＴ
との違って、抵抗体として、多結晶シリコン層１３が第
二ｐベース領域６にその接触孔で接するように、堆積、
熱処理され、その上にカソード電極１１が被覆してい
る。このように形成された絶縁ゲートサイリスタの動作
を次に説明する。
【０００７】カソード電極１１を接地し、アノード電極
１２に正の電圧を印加した状態で、ゲート電極１０に正
の電圧を加えると、ゲート酸化膜９の下に反転層（一部
蓄積層）が形成され、前記横型ＭＯＳＦＥＴがオンす
る。これにより、先ず電子がカソード電極１１→ｎソー
ス領域７→ＭＯＳＦＥＴのチャネルの経路を通ってｎベ
ース層３に供給される。この電子は、ｐｎｐトランジス
タ（ｐエミッタ層１／ｎバッファ層２およびｎベース層
３／ｐベース領域４、６（ｐ+ ベース領域５））のベー
ス電流として働き、よってこのｐｎｐトランジスタが動
作する。正孔は、ｐエミッタ層１から注入され、ｎバッ
ファ層２、ｎベース層３を通って一部第二ｐベース領域
６へと流れる。そして、多結晶シリコン層１３を通って
カソード電極１１へと抜けていく。その際、多結晶シリ
コン層１３を正孔電流が通ることによって、第二ｐベー
ス領域６の電位が上昇し、ついには、ｎエミッタ領域８
から電子の注入が生じ、ｐエミッタ層１、ｎバッファ層
２およびｎベース層３、第二ｐベース領域６、ｎエミッ
タ領域８からなる主サイリスタが動作する。ターンオフ
時には、ゲート電極１０の電位を前記横型ＭＯＳＦＥＴ
のしきい値以下に下げ、このＭＯＳＦＥＴをオフする。
そうすることで、ｎエミッタ領域８をカソード電極１２
から電位的に分離し、よって主サイリスタの動作が止ま
る。この絶縁ゲートサイリスタは、ｐエミッタ層１、ｎ
バッファ層２およびｎベース層３、第二ｐベース領域
６、ｎエミッタ領域８からなるサイリスタと、ｐエミッ
タ層１、ｎバッファ層２およびｎベース層３、第一ｐベ
ース領域４、ｎソース領域７からなるＩＧＢＴとが並列
につながっていると考えることができる。
１２に正の電圧を印加した状態で、ゲート電極１０に正
の電圧を加えると、ゲート酸化膜９の下に反転層（一部
蓄積層）が形成され、前記横型ＭＯＳＦＥＴがオンす
る。これにより、先ず電子がカソード電極１１→ｎソー
ス領域７→ＭＯＳＦＥＴのチャネルの経路を通ってｎベ
ース層３に供給される。この電子は、ｐｎｐトランジス
タ（ｐエミッタ層１／ｎバッファ層２およびｎベース層
３／ｐベース領域４、６（ｐ+ ベース領域５））のベー
ス電流として働き、よってこのｐｎｐトランジスタが動
作する。正孔は、ｐエミッタ層１から注入され、ｎバッ
ファ層２、ｎベース層３を通って一部第二ｐベース領域
６へと流れる。そして、多結晶シリコン層１３を通って
カソード電極１１へと抜けていく。その際、多結晶シリ
コン層１３を正孔電流が通ることによって、第二ｐベー
ス領域６の電位が上昇し、ついには、ｎエミッタ領域８
から電子の注入が生じ、ｐエミッタ層１、ｎバッファ層
２およびｎベース層３、第二ｐベース領域６、ｎエミッ
タ領域８からなる主サイリスタが動作する。ターンオフ
時には、ゲート電極１０の電位を前記横型ＭＯＳＦＥＴ
のしきい値以下に下げ、このＭＯＳＦＥＴをオフする。
そうすることで、ｎエミッタ領域８をカソード電極１２
から電位的に分離し、よって主サイリスタの動作が止ま
る。この絶縁ゲートサイリスタは、ｐエミッタ層１、ｎ
バッファ層２およびｎベース層３、第二ｐベース領域
６、ｎエミッタ領域８からなるサイリスタと、ｐエミッ
タ層１、ｎバッファ層２およびｎベース層３、第一ｐベ
ース領域４、ｎソース領域７からなるＩＧＢＴとが並列
につながっていると考えることができる。
【０００８】図１４の絶縁ゲートサイリスタでは、第二
のｐベース領域６に多結晶シリコン層からなる抵抗体１
３を介してカソード電極１２に接触させることにより、
ＩＧＢＴモードからサイリスタをラッチアップさせる際
に、第二ｐベース領域６をＺ方向に流れる電流を全く使
わないで済む。従って、ｎエミッタ領域８と第二のｐベ
ース領域６の間のｐｎ接合の回復が均一にでき、ターン
オフ時の電流集中が回避されて、破壊耐量が格段に大き
くなる。
のｐベース領域６に多結晶シリコン層からなる抵抗体１
３を介してカソード電極１２に接触させることにより、
ＩＧＢＴモードからサイリスタをラッチアップさせる際
に、第二ｐベース領域６をＺ方向に流れる電流を全く使
わないで済む。従って、ｎエミッタ領域８と第二のｐベ
ース領域６の間のｐｎ接合の回復が均一にでき、ターン
オフ時の電流集中が回避されて、破壊耐量が格段に大き
くなる。
【０００９】
【発明が解決しようとする課題】ＥＳＴのターンオフ時
の破壊耐量の問題は、上記の絶縁ゲートサイリスタによ
ってほぼ解決することができた。しかしながら、半導体
素子における損失の問題は未だ残っている。すなわち、
定常損失およびスイッチング損失ともに零になるまで低
減のための努力がなされねばならない。
の破壊耐量の問題は、上記の絶縁ゲートサイリスタによ
ってほぼ解決することができた。しかしながら、半導体
素子における損失の問題は未だ残っている。すなわち、
定常損失およびスイッチング損失ともに零になるまで低
減のための努力がなされねばならない。
【００１０】特にスイッチング用半導体素子では、定常
損失を小さくしようとすると、逆にスイッチング損失が
ふえることがあった。定常損失およびスイッチング損失
とを合わせて判定できる総合的な特性として、スイッチ
ング損失の目安であるターンオフ時間を選んだオン電圧
・ターンオフ時間のトレードオフ特性が適している。本
発明の目的は、ターンオフ時の破壊耐量が大きく、オン
電圧が小さく、しかもオン電圧・ターンオフ時間のトレ
ードオフ特性の優れた絶縁ゲートサイリスタを提供する
ことにある。
損失を小さくしようとすると、逆にスイッチング損失が
ふえることがあった。定常損失およびスイッチング損失
とを合わせて判定できる総合的な特性として、スイッチ
ング損失の目安であるターンオフ時間を選んだオン電圧
・ターンオフ時間のトレードオフ特性が適している。本
発明の目的は、ターンオフ時の破壊耐量が大きく、オン
電圧が小さく、しかもオン電圧・ターンオフ時間のトレ
ードオフ特性の優れた絶縁ゲートサイリスタを提供する
ことにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲートサイリスタは、高比抵抗の第
一導電型ベース層と、その第一導電型ベース層の一面側
の表面層に選択的に離れて形成された第一、第二の第二
導電型ベース領域と、第一の第二導電型ベース領域の下
方に接続して形成された第二導電型深ベース領域と、第
一の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型ソース領域と、第二の第二導電型ベース領
域の表面層に選択的に形成された第一導電型エミッタ領
域と、第一導電型のソース領域およびエミッタ領域間に
挟まれた第一の第二導電型ベース領域の露出部、第一導
電型ベース層の露出部、第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、その第一主電極と
第二の第二導電型ベース領域の露出部との間に介在して
双方に接触する抵抗体と、第一導電型ベース層の他面側
に形成された第二導電型エミッタ層と、その第二導電型
エミッタ層に接触する第二主電極とを有する絶縁ゲート
サイリスタにおいて、第一導電型エミッタ領域の拡散深
さが第一導電型ソース領域のそれより深いものとする。
めに、本発明の絶縁ゲートサイリスタは、高比抵抗の第
一導電型ベース層と、その第一導電型ベース層の一面側
の表面層に選択的に離れて形成された第一、第二の第二
導電型ベース領域と、第一の第二導電型ベース領域の下
方に接続して形成された第二導電型深ベース領域と、第
一の第二導電型ベース領域の表面層に選択的に形成され
た第一導電型ソース領域と、第二の第二導電型ベース領
域の表面層に選択的に形成された第一導電型エミッタ領
域と、第一導電型のソース領域およびエミッタ領域間に
挟まれた第一の第二導電型ベース領域の露出部、第一導
電型ベース層の露出部、第二の第二導電型ベース領域の
表面上に絶縁膜を介して形成されたゲート電極と、第一
の第二導電型ベース領域の露出部と第一導電型ソース領
域とに共通に接触する第一主電極と、その第一主電極と
第二の第二導電型ベース領域の露出部との間に介在して
双方に接触する抵抗体と、第一導電型ベース層の他面側
に形成された第二導電型エミッタ層と、その第二導電型
エミッタ層に接触する第二主電極とを有する絶縁ゲート
サイリスタにおいて、第一導電型エミッタ領域の拡散深
さが第一導電型ソース領域のそれより深いものとする。
【００１２】第一導電型エミッタ領域の不純物濃度が第
一導電型ソース領域のそれより高いことも有効である。
また、第二の第二導電型ベース領域の下方に第二導電型
深ベース領域より拡散深さの深い第二の第二導電型深ベ
ース領域を有するものとする。第二の第二導電型ベース
領域の下方の第二の第二導電型深ベース領域の不純物濃
度が、第一の第二導電型ベース領域の下方の第二導電型
深ベース領域のそれより高いことも有効である。
一導電型ソース領域のそれより高いことも有効である。
また、第二の第二導電型ベース領域の下方に第二導電型
深ベース領域より拡散深さの深い第二の第二導電型深ベ
ース領域を有するものとする。第二の第二導電型ベース
領域の下方の第二の第二導電型深ベース領域の不純物濃
度が、第一の第二導電型ベース領域の下方の第二導電型
深ベース領域のそれより高いことも有効である。
【００１３】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層に第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極を囲んで層間絶縁膜を介して抵抗体が設けられ
たものでも良い。
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層に第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極を囲んで層間絶縁膜を介して抵抗体が設けられ
たものでも良い。
【００１４】その場合、第一主電極の第一の第二導電型
ベース領域および第一導電型ソース領域との接触部の断
面形状が、多角形、円形および楕円形のいずれかである
ことが良い。第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものでもよい。
ベース領域および第一導電型ソース領域との接触部の断
面形状が、多角形、円形および楕円形のいずれかである
ことが良い。第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものでもよい。
【００１５】いずれの場合も、抵抗体が多結晶シリコン
からなることがよい。
からなることがよい。
【００１６】
【作用】上記の絶縁ゲートサイリスタはＩＧＢＴ部とサ
イリスタ部とが並列につながっていると考えられるが、
上記の手段を講じ、第一導電型エミッタ領域の拡散深さ
を第一導電型ソース領域のそれより深くし、或いは第一
導電型エミッタ領域の不純物濃度を第一導電型ソース領
域のそれより高くすることによって、サイリスタ部のｎ
ｐｎトランジスタの電流増幅率が大きくなる。
イリスタ部とが並列につながっていると考えられるが、
上記の手段を講じ、第一導電型エミッタ領域の拡散深さ
を第一導電型ソース領域のそれより深くし、或いは第一
導電型エミッタ領域の不純物濃度を第一導電型ソース領
域のそれより高くすることによって、サイリスタ部のｎ
ｐｎトランジスタの電流増幅率が大きくなる。
【００１７】また、第二の第二導電型ベース領域の下方
に第二導電型深ベース領域より拡散深さの深い第二の第
二導電型深ベース領域を有するものとし、或いは第二の
第二導電型ベース領域の下方の第二の第二導電型深ベー
ス領域の不純物濃度を、第一の第二導電型ベース領域の
下方の第二導電型深ベース領域のそれより高くすること
によって、サイリスタ部のｐｎｐトランジスタの電流増
幅率が大きくなる。
に第二導電型深ベース領域より拡散深さの深い第二の第
二導電型深ベース領域を有するものとし、或いは第二の
第二導電型ベース領域の下方の第二の第二導電型深ベー
ス領域の不純物濃度を、第一の第二導電型ベース領域の
下方の第二導電型深ベース領域のそれより高くすること
によって、サイリスタ部のｐｎｐトランジスタの電流増
幅率が大きくなる。
【００１８】そして、第一主電極の接触領域を例えば多
角形、円形および楕円形にし、それを囲む形に、ゲート
電極、第二の第二導電型ベース領域、第一導電型エミッ
タ領域、抵抗体を設けることにより、外側にある抵抗体
の面積を大きくでき、その下のサイリスタ部の面積の素
子全体に対する比率が大となり、オン電圧が小さくな
る。
角形、円形および楕円形にし、それを囲む形に、ゲート
電極、第二の第二導電型ベース領域、第一導電型エミッ
タ領域、抵抗体を設けることにより、外側にある抵抗体
の面積を大きくでき、その下のサイリスタ部の面積の素
子全体に対する比率が大となり、オン電圧が小さくな
る。
【００１９】第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものとすれば、ＩＧＢＴ部の面積をより狭くでき、
サイリスタ部の面積の素子全体に対する比率を大にでき
る。
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものとすれば、ＩＧＢＴ部の面積をより狭くでき、
サイリスタ部の面積の素子全体に対する比率を大にでき
る。
【００２０】抵抗体が多結晶シリコンからなるものとす
れば、形成が容易で、りんガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節もで
きる。
れば、形成が容易で、りんガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節もで
きる。
【００２１】
【実施例】以下、図１４と共通の部分に同一の符号を付
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をｎ型、第二導電型をｐ型
とするが、これを逆にすることも可能である。図１は本
発明の第一の実施例の絶縁ゲートサイリスタの斜視断面
図を示す。図１に示した絶縁ゲートサイリスタの半導体
基板部分の構造は、図１４の絶縁ゲートサイリスタと良
く似ている。すなわち、高比抵抗のｎ型ベース層３の一
方の面側の表面層に拡散深さが３．０μｍの第一ｐベー
ス領域４、第二ｐベース領域６が形成され、さらに、寄
生サイリスタのラッチアップを防ぐ目的で拡散深さが
４．０μｍのｐ+ ベース領域５が第一ｐベース領域４の
一部に形成されている。他方の面側には、バッファ層２
を介してｐエミッタ層１が形成されている。第一ｐベー
ス領域４の表面層には、拡散深さが０．４μｍのｎソー
ス領域７、第二ｐベース領域６の表面層には拡散深さが
２．０μｍのｎエミッタ領域８がそれぞれ形成されてい
る。そして、表面上には、図１４と同様に、ｎソース領
域７とｎエミッタ領域８とに挟まれた第一ｐベース領域
４、ｎベース層３、第二ｐベース領域６の上にゲート酸
化膜９を介してゲート電極１０が設けられてｎチャネル
横型ＭＯＳＦＥＴが構成されている。この側の表面は、
りんガラス（ＰＳＧ）１４で覆われ、これに接触孔が開
けられる。そして、抵抗体として、多結晶シリコン層１
３が第二ｐベース領域６にその接触孔で接するように、
堆積、熱処理され、その上にカソード電極１１が被覆し
ている。図１の絶縁ゲートサイリスタと図１４のそれと
の違いは、ｎソース領域７とｎエミッタ領域８との拡散
深さが異なり、ｎエミッタ領域８の方がｎソース領域７
より深く形成されていることである。上記の拡散深さの
数値の組み合わせは一例であり、種々の数値の組み合わ
せがあることは勿論である。
した図面を参照しながら本発明の実施例を説明する。以
下の実施例では、第一導電型をｎ型、第二導電型をｐ型
とするが、これを逆にすることも可能である。図１は本
発明の第一の実施例の絶縁ゲートサイリスタの斜視断面
図を示す。図１に示した絶縁ゲートサイリスタの半導体
基板部分の構造は、図１４の絶縁ゲートサイリスタと良
く似ている。すなわち、高比抵抗のｎ型ベース層３の一
方の面側の表面層に拡散深さが３．０μｍの第一ｐベー
ス領域４、第二ｐベース領域６が形成され、さらに、寄
生サイリスタのラッチアップを防ぐ目的で拡散深さが
４．０μｍのｐ+ ベース領域５が第一ｐベース領域４の
一部に形成されている。他方の面側には、バッファ層２
を介してｐエミッタ層１が形成されている。第一ｐベー
ス領域４の表面層には、拡散深さが０．４μｍのｎソー
ス領域７、第二ｐベース領域６の表面層には拡散深さが
２．０μｍのｎエミッタ領域８がそれぞれ形成されてい
る。そして、表面上には、図１４と同様に、ｎソース領
域７とｎエミッタ領域８とに挟まれた第一ｐベース領域
４、ｎベース層３、第二ｐベース領域６の上にゲート酸
化膜９を介してゲート電極１０が設けられてｎチャネル
横型ＭＯＳＦＥＴが構成されている。この側の表面は、
りんガラス（ＰＳＧ）１４で覆われ、これに接触孔が開
けられる。そして、抵抗体として、多結晶シリコン層１
３が第二ｐベース領域６にその接触孔で接するように、
堆積、熱処理され、その上にカソード電極１１が被覆し
ている。図１の絶縁ゲートサイリスタと図１４のそれと
の違いは、ｎソース領域７とｎエミッタ領域８との拡散
深さが異なり、ｎエミッタ領域８の方がｎソース領域７
より深く形成されていることである。上記の拡散深さの
数値の組み合わせは一例であり、種々の数値の組み合わ
せがあることは勿論である。
【００２２】このように形成された絶縁ゲートサイリス
タの動作を次に説明する。カソード電極１１を接地し、
アノード電極１２に正の電圧を印加した状態で、ゲート
電極１０に正の電圧を加えると、ゲート酸化膜９の下に
反転層（一部蓄積層）が形成され、前記横型ＭＯＳＦＥ
Ｔがオンする。これにより、先ず電子がカソード電極１
１→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経路を
通ってｎベース層３に供給される。この電子は、ｐｎｐ
トランジスタ（ｐエミッタ層１／ｎバッファ層２および
ｎベース層３／ｐベース領域４、６（ｐ+ ベース領域
５））のベース電流として働き、よってこのｐｎｐトラ
ンジスタが動作する。正孔は、ｐエミッタ層１から注入
され、ｎバッファ層２、ｎベース層３を通って一部第二
ｐベース領域６へと流れる。そして、多結晶シリコン層
１３を通ってカソード電極１１へと抜けていく。その
際、多結晶シリコン層１３を正孔電流が通ることによっ
て、第二ｐベース領域６の電位が上昇し、ついには、ｎ
エミッタ領域８から電子の注入が生じ、ｐエミッタ層
１、ｎバッファ層２およびｎベース層３、第二ｐベース
領域６、ｎエミッタ領域８からなるサイリスタ部が動作
する。ターンオフ時には、ゲート電極１０の電位を前記
横型ＭＯＳＦＥＴのしきい値以下に下げ、このＭＯＳＦ
ＥＴをオフする。そうすることで、ｎエミッタ領域８を
カソード電極１２から電位的に分離し、よってサイリス
タ部の動作が止まる。
タの動作を次に説明する。カソード電極１１を接地し、
アノード電極１２に正の電圧を印加した状態で、ゲート
電極１０に正の電圧を加えると、ゲート酸化膜９の下に
反転層（一部蓄積層）が形成され、前記横型ＭＯＳＦＥ
Ｔがオンする。これにより、先ず電子がカソード電極１
１→ｎソース領域７→ＭＯＳＦＥＴのチャネルの経路を
通ってｎベース層３に供給される。この電子は、ｐｎｐ
トランジスタ（ｐエミッタ層１／ｎバッファ層２および
ｎベース層３／ｐベース領域４、６（ｐ+ ベース領域
５））のベース電流として働き、よってこのｐｎｐトラ
ンジスタが動作する。正孔は、ｐエミッタ層１から注入
され、ｎバッファ層２、ｎベース層３を通って一部第二
ｐベース領域６へと流れる。そして、多結晶シリコン層
１３を通ってカソード電極１１へと抜けていく。その
際、多結晶シリコン層１３を正孔電流が通ることによっ
て、第二ｐベース領域６の電位が上昇し、ついには、ｎ
エミッタ領域８から電子の注入が生じ、ｐエミッタ層
１、ｎバッファ層２およびｎベース層３、第二ｐベース
領域６、ｎエミッタ領域８からなるサイリスタ部が動作
する。ターンオフ時には、ゲート電極１０の電位を前記
横型ＭＯＳＦＥＴのしきい値以下に下げ、このＭＯＳＦ
ＥＴをオフする。そうすることで、ｎエミッタ領域８を
カソード電極１２から電位的に分離し、よってサイリス
タ部の動作が止まる。
【００２３】図１の絶縁ゲートサイリスタにおいては、
ｎエミッタ領域８の拡散深さが、ｎソース領域７のそれ
より深く形成されているため、ｎバッファ層２およびｎ
ベース層３、第二ｐベース領域６、ｎエミッタ領域８か
らなるｎｐｎトランジスタの電流増幅率が大きく、ｐエ
ミッタ層１、ｎバッファ層２およびｎベース層３、第二
ｐベース領域６、ｎエミッタ領域８からなるサイリスタ
部のオン電圧が低くなる。従ってこのサイリスタ部に、
ｐエミッタ層１、ｎバッファ層２およびｎベース層３、
第一ｐベース領域４、ｎソース領域６からなるＩＧＢＴ
部より多くの電流が流れる。しかもサイリスタ部の面積
が広いので、素子全体としてのオン電圧も低くなる。
ｎエミッタ領域８の拡散深さが、ｎソース領域７のそれ
より深く形成されているため、ｎバッファ層２およびｎ
ベース層３、第二ｐベース領域６、ｎエミッタ領域８か
らなるｎｐｎトランジスタの電流増幅率が大きく、ｐエ
ミッタ層１、ｎバッファ層２およびｎベース層３、第二
ｐベース領域６、ｎエミッタ領域８からなるサイリスタ
部のオン電圧が低くなる。従ってこのサイリスタ部に、
ｐエミッタ層１、ｎバッファ層２およびｎベース層３、
第一ｐベース領域４、ｎソース領域６からなるＩＧＢＴ
部より多くの電流が流れる。しかもサイリスタ部の面積
が広いので、素子全体としてのオン電圧も低くなる。
【００２４】勿論、この絶縁ゲートサイリスタでは、第
二のｐベース領域６に多結晶シリコン層１３からなる抵
抗体を介してカソード電極１２に接触させることによ
り、ＩＧＢＴモードからサイリスタ部をラッチアップさ
せる際に、第二ｐベース領域６をＺ方向に流れる電流を
全く使わないで済むことから、ｎエミッタ領域８と第二
のｐベース領域６の間のｐｎ接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
二のｐベース領域６に多結晶シリコン層１３からなる抵
抗体を介してカソード電極１２に接触させることによ
り、ＩＧＢＴモードからサイリスタ部をラッチアップさ
せる際に、第二ｐベース領域６をＺ方向に流れる電流を
全く使わないで済むことから、ｎエミッタ領域８と第二
のｐベース領域６の間のｐｎ接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
【００２５】ｎエミッタ領域８の不純物濃度を、ｎソー
ス領域７のそれより高く形成することによっても、同様
にｎバッファ層２およびｎベース層３、第二ｐベース領
域６、ｎエミッタ領域８からなるｎｐｎトランジスタの
電流増幅率を大きくし、サイリスタ部のオン電圧低くす
ることができる。図２は、本発明の第二の実施例の絶縁
ゲートサイリスタの電極部分を一部削除して示した斜視
図であり、図３は、そのようなセルの複数個を含む半導
体素体上の構造のゲート電極１０の中央を通る横断面図
で、いずれも図１と共通の部分には同一の符号が付され
ている。図において、カソード電極１１は、ｐ+ ベース
領域５およびｎソース領域７に図２で点線で示した方形
の接触領域１５で接触し、ゲート電極１０は、この接触
領域１５を囲んだ角環状に形成され、隣接セルのゲート
電極１０とゲートランナ１６により接続されている。第
二ｐベース領域６、ｎエミッタ領域８も、このゲート電
極１０の外周部直下から角環状に囲んでいる。抵抗体の
多結晶シリコン層１３は、このゲート電極１０をＰＳＧ
層間絶縁層１４を介して取り囲み、第二ｐベース領域６
に接触している。これにより、多結晶シリコン層１３と
第二ｐベース領域６の接触面積を増大させることがで
き、素子全体に占めるサイリスタ部の面積比が増加する
ため、より低オン電圧化が図れる。
ス領域７のそれより高く形成することによっても、同様
にｎバッファ層２およびｎベース層３、第二ｐベース領
域６、ｎエミッタ領域８からなるｎｐｎトランジスタの
電流増幅率を大きくし、サイリスタ部のオン電圧低くす
ることができる。図２は、本発明の第二の実施例の絶縁
ゲートサイリスタの電極部分を一部削除して示した斜視
図であり、図３は、そのようなセルの複数個を含む半導
体素体上の構造のゲート電極１０の中央を通る横断面図
で、いずれも図１と共通の部分には同一の符号が付され
ている。図において、カソード電極１１は、ｐ+ ベース
領域５およびｎソース領域７に図２で点線で示した方形
の接触領域１５で接触し、ゲート電極１０は、この接触
領域１５を囲んだ角環状に形成され、隣接セルのゲート
電極１０とゲートランナ１６により接続されている。第
二ｐベース領域６、ｎエミッタ領域８も、このゲート電
極１０の外周部直下から角環状に囲んでいる。抵抗体の
多結晶シリコン層１３は、このゲート電極１０をＰＳＧ
層間絶縁層１４を介して取り囲み、第二ｐベース領域６
に接触している。これにより、多結晶シリコン層１３と
第二ｐベース領域６の接触面積を増大させることがで
き、素子全体に占めるサイリスタ部の面積比が増加する
ため、より低オン電圧化が図れる。
【００２６】図５は、図２、３に示した本発明の第二の
実施例の絶縁ゲートサイリスタと、比較例としてのＥＳ
Ｔ、ＩＧＢＴおよび従来の絶縁ゲートサイリスタの逆バ
イアス安全動作領域（ＲＢＳＯＡ）を、図６に示した測
定回路を用いて１２５℃で測定した結果である。横軸
は、アノード−カソード間電圧、たて軸は、電流であ
る。図６において、被測定素子２１は、並列接続された
１ｍＨのインダクタンス２２およびフリーホイーリング
ダイオード２３を介して直流電源２４に接続され、被測
定素子２１のゲートは、２０Ωの抵抗２５を介してゲー
ト電源２６に接続されている。被測定素子は、６００Ｖ
用素子として作製されたもので、比抵抗０．０２Ω・ｃ
ｍ、厚さ４５０μm のｐ型シリコン基板上にｎバッファ
層として、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ
層、ｎベース層として、比抵抗４０Ω・ｃｍ、厚さ５５
μm のｎ層をエピタキシャル成長させたウェハを用い
た。また、チップサイズは、四素子とも、１ｃｍ2 であ
る。１００Ａ導通時の電位降下で定義したオン電圧は、
本発明の実施例の絶縁ゲートサイリスタが１．０Ｖ、Ｅ
ＳＴが１．６Ｖ、ＩＧＢＴが２．３Ｖ、そして従来の絶
縁ゲートサイリスタが１．１Ｖである。図５からもわか
るように、本発明の実施例の素子は、従来の絶縁ゲート
サイリスタとはほぼ同じく、ＩＧＢＴに比べ三倍、ＥＳ
Ｔに比べ二倍の破壊耐量をもっているにもかかわらず、
オン電圧が比較例の三素子に比べて低いことがわかる。
すなわち、他の特性を劣化させずに、オン電圧の低下が
実現できている。これは、ｎエミッタ領域の拡散深さを
深くしたこと、およびカソード電極との接触部１５を多
角形セルにしたことにより、サイリスタ部分の面積比率
が増加したことによる。
実施例の絶縁ゲートサイリスタと、比較例としてのＥＳ
Ｔ、ＩＧＢＴおよび従来の絶縁ゲートサイリスタの逆バ
イアス安全動作領域（ＲＢＳＯＡ）を、図６に示した測
定回路を用いて１２５℃で測定した結果である。横軸
は、アノード−カソード間電圧、たて軸は、電流であ
る。図６において、被測定素子２１は、並列接続された
１ｍＨのインダクタンス２２およびフリーホイーリング
ダイオード２３を介して直流電源２４に接続され、被測
定素子２１のゲートは、２０Ωの抵抗２５を介してゲー
ト電源２６に接続されている。被測定素子は、６００Ｖ
用素子として作製されたもので、比抵抗０．０２Ω・ｃ
ｍ、厚さ４５０μm のｐ型シリコン基板上にｎバッファ
層として、比抵抗０．１Ω・ｃｍ、厚さ１０μm のｎ
層、ｎベース層として、比抵抗４０Ω・ｃｍ、厚さ５５
μm のｎ層をエピタキシャル成長させたウェハを用い
た。また、チップサイズは、四素子とも、１ｃｍ2 であ
る。１００Ａ導通時の電位降下で定義したオン電圧は、
本発明の実施例の絶縁ゲートサイリスタが１．０Ｖ、Ｅ
ＳＴが１．６Ｖ、ＩＧＢＴが２．３Ｖ、そして従来の絶
縁ゲートサイリスタが１．１Ｖである。図５からもわか
るように、本発明の実施例の素子は、従来の絶縁ゲート
サイリスタとはほぼ同じく、ＩＧＢＴに比べ三倍、ＥＳ
Ｔに比べ二倍の破壊耐量をもっているにもかかわらず、
オン電圧が比較例の三素子に比べて低いことがわかる。
すなわち、他の特性を劣化させずに、オン電圧の低下が
実現できている。これは、ｎエミッタ領域の拡散深さを
深くしたこと、およびカソード電極との接触部１５を多
角形セルにしたことにより、サイリスタ部分の面積比率
が増加したことによる。
【００２７】図１、２の実施例は、いずれもｐエミッタ
層１とｎベース層３との間にｎバッファ層２を設けた素
子であったが、ｎバッファ層２の無い素子においても、
本発明は適用できる。図７は、エピタキシャルウェハで
なく、バルクシリコンウェハを用いて作製した、本発明
の第三の実施例の絶縁ゲートサイリスタ、ＥＳＴ、ＩＧ
ＢＴおよび従来の絶縁ゲートサイリスタの２５００Ｖ素
子の、１２５℃におけるＲＢＳＯＡを比較したものであ
る。横軸、たて軸は、それぞれアノード−カソード間電
圧、電流である。この場合ｎベース層３の厚さは４４０
μm であった。四素子のオン電圧はそれぞれ、１．１
Ｖ、２．０Ｖ、３．３Ｖ、そして１．３Ｖである。エピ
タキシャルウェハの６００Ｖ素子と同様に、バルクウェ
ハを用いた素子でも、本発明の実施例の素子は、従来の
絶縁ゲートサイリスタとほぼ同じで、ＥＳＴ、ＩＧＢＴ
に比べ、格段にＲＢＳＯＡが広く、しかもオン電圧が低
い。すなわち、本発明の効果はｎベース層３の比抵抗、
厚さによらない。これを言い換えると、定格電圧、結晶
成長方法によらず、本発明らよればＲＢＳＯＡの劣化を
全く伴わずにオン電圧を低くできると言える。
層１とｎベース層３との間にｎバッファ層２を設けた素
子であったが、ｎバッファ層２の無い素子においても、
本発明は適用できる。図７は、エピタキシャルウェハで
なく、バルクシリコンウェハを用いて作製した、本発明
の第三の実施例の絶縁ゲートサイリスタ、ＥＳＴ、ＩＧ
ＢＴおよび従来の絶縁ゲートサイリスタの２５００Ｖ素
子の、１２５℃におけるＲＢＳＯＡを比較したものであ
る。横軸、たて軸は、それぞれアノード−カソード間電
圧、電流である。この場合ｎベース層３の厚さは４４０
μm であった。四素子のオン電圧はそれぞれ、１．１
Ｖ、２．０Ｖ、３．３Ｖ、そして１．３Ｖである。エピ
タキシャルウェハの６００Ｖ素子と同様に、バルクウェ
ハを用いた素子でも、本発明の実施例の素子は、従来の
絶縁ゲートサイリスタとほぼ同じで、ＥＳＴ、ＩＧＢＴ
に比べ、格段にＲＢＳＯＡが広く、しかもオン電圧が低
い。すなわち、本発明の効果はｎベース層３の比抵抗、
厚さによらない。これを言い換えると、定格電圧、結晶
成長方法によらず、本発明らよればＲＢＳＯＡの劣化を
全く伴わずにオン電圧を低くできると言える。
【００２８】図８、９は、それぞれ先に述べた６００Ｖ
素子、２５００Ｖ素子のオン電圧とターンオフ時間との
トレードオフ特性の比較図である。横軸は、オン電圧、
たて軸は、ターンオフ時間である。オン電圧は、６００
Ｖ素子では１００Ａ／ｃｍ2、２５００Ｖ素子では５０
Ａ／ｃｍ2 の電流導通時の２５℃における電位降下で示
す。また、ターンオフ時間は、１２５℃で測定したもの
である。いずれの場合も、本発明の第二の実施例の素子
は、ＥＳＴ、ＩＧＢＴは勿論のこと従来の絶縁ゲートサ
イリスタに比べても良いトレードオフ特性を示すことが
わかる。
素子、２５００Ｖ素子のオン電圧とターンオフ時間との
トレードオフ特性の比較図である。横軸は、オン電圧、
たて軸は、ターンオフ時間である。オン電圧は、６００
Ｖ素子では１００Ａ／ｃｍ2、２５００Ｖ素子では５０
Ａ／ｃｍ2 の電流導通時の２５℃における電位降下で示
す。また、ターンオフ時間は、１２５℃で測定したもの
である。いずれの場合も、本発明の第二の実施例の素子
は、ＥＳＴ、ＩＧＢＴは勿論のこと従来の絶縁ゲートサ
イリスタに比べても良いトレードオフ特性を示すことが
わかる。
【００２９】図１０は本発明の第四の実施例の絶縁ゲー
トサイリスタの斜視断面図を示す。図１０に示した絶縁
ゲートサイリスタの構造は、図１の第一の実施例の絶縁
ゲートサイリスタと良く似ている。図１０の第四の実施
例の絶縁ゲートサイリスタと図１の第一の実施例の絶縁
ゲートサイリスタとの違いは、ｐ+ ベース領域５より拡
散深さの深い第二ｐ+ ベース領域２８が形成されている
ことである。すなわち、高比抵抗のｎ型ベース層３の一
方の面側の表面層に拡散深さ３．０μｍの第一ｐベース
領域４、第二ｐベース領域６が形成され、さらに、寄生
サイリスタのラッチアップを防ぐ目的で、拡散深さ４．
０μｍのｐ+ ベース領域５が第一ｐベース領域４の一部
に形成されている。また、拡散深さ５．０μｍの第二ｐ
+ ベース領域２８が第二ｐベース領域６の下方に形成さ
れている。他方の面側には、バッファ層２を介してｐエ
ミッタ層１が形成されている。第一ｐベース領域４の表
面層には、拡散深さ０．４μｍのｎソース領域７、第二
ｐベース領域６の表面層には拡散深さ２．０μｍのｎエ
ミッタ領域８がそれぞれ形成されている。そして、表面
上には、図１と同様に、ｎソース領域７とｎエミッタ領
域８とに挟まれた第一ｐベース領域４、ｎベース層３、
第二ｐベース領域６の上にゲート酸化膜９を介してゲー
ト電極１０が設けられてｎチャネル横型ＭＯＳＦＥＴが
構成されている。この側の表面は、リンガラス（ＰＳ
Ｇ）１４で覆われ、これに接触孔が開けられる。そし
て、抵抗体として、多結晶シリコン層１３が第二ｐベー
ス領域６にその接触孔で接するように、堆積、熱処理さ
れ、その上にカソード電極１１が被覆している。
トサイリスタの斜視断面図を示す。図１０に示した絶縁
ゲートサイリスタの構造は、図１の第一の実施例の絶縁
ゲートサイリスタと良く似ている。図１０の第四の実施
例の絶縁ゲートサイリスタと図１の第一の実施例の絶縁
ゲートサイリスタとの違いは、ｐ+ ベース領域５より拡
散深さの深い第二ｐ+ ベース領域２８が形成されている
ことである。すなわち、高比抵抗のｎ型ベース層３の一
方の面側の表面層に拡散深さ３．０μｍの第一ｐベース
領域４、第二ｐベース領域６が形成され、さらに、寄生
サイリスタのラッチアップを防ぐ目的で、拡散深さ４．
０μｍのｐ+ ベース領域５が第一ｐベース領域４の一部
に形成されている。また、拡散深さ５．０μｍの第二ｐ
+ ベース領域２８が第二ｐベース領域６の下方に形成さ
れている。他方の面側には、バッファ層２を介してｐエ
ミッタ層１が形成されている。第一ｐベース領域４の表
面層には、拡散深さ０．４μｍのｎソース領域７、第二
ｐベース領域６の表面層には拡散深さ２．０μｍのｎエ
ミッタ領域８がそれぞれ形成されている。そして、表面
上には、図１と同様に、ｎソース領域７とｎエミッタ領
域８とに挟まれた第一ｐベース領域４、ｎベース層３、
第二ｐベース領域６の上にゲート酸化膜９を介してゲー
ト電極１０が設けられてｎチャネル横型ＭＯＳＦＥＴが
構成されている。この側の表面は、リンガラス（ＰＳ
Ｇ）１４で覆われ、これに接触孔が開けられる。そし
て、抵抗体として、多結晶シリコン層１３が第二ｐベー
ス領域６にその接触孔で接するように、堆積、熱処理さ
れ、その上にカソード電極１１が被覆している。
【００３０】このように形成された絶縁ゲートサイリス
タの動作は、先に説明した第一の実施例の絶縁ゲートサ
イリスタと同じである。図１０の絶縁ゲートサイリスタ
においては、第二ｐ+ ベース領域２８の拡散深さが、ｐ
+ ベース領域５のそれより深く形成されているため、ｐ
エミッタ層１、ｎバッファ層２およびｎベース層３、第
二ｐ+ ベース領域２８及び第二ｐベース領域６からなる
ｐｎｐトランジスタの電流増幅率が大きく、ｐエミッタ
層１、ｎバッファ層２およびｎベース層３、第二ｐ+ ベ
ース領域２８及び第二ｐベース領域６、ｎエミッタ領域
８からなるサイリスタ部のオン電圧が低くなる。従って
このサイリスタ部に、ｐエミッタ層１、ｎバッファ層２
およびｎベース層３、ｐ+ベース領域５及び第一ｐベー
ス領域４、ｎソース領域６からなるＩＧＢＴ部より多く
の電流が流れる。しかもサイリスタ部の面積が広いの
で、素子全体としてのオン電圧も低くなる。
タの動作は、先に説明した第一の実施例の絶縁ゲートサ
イリスタと同じである。図１０の絶縁ゲートサイリスタ
においては、第二ｐ+ ベース領域２８の拡散深さが、ｐ
+ ベース領域５のそれより深く形成されているため、ｐ
エミッタ層１、ｎバッファ層２およびｎベース層３、第
二ｐ+ ベース領域２８及び第二ｐベース領域６からなる
ｐｎｐトランジスタの電流増幅率が大きく、ｐエミッタ
層１、ｎバッファ層２およびｎベース層３、第二ｐ+ ベ
ース領域２８及び第二ｐベース領域６、ｎエミッタ領域
８からなるサイリスタ部のオン電圧が低くなる。従って
このサイリスタ部に、ｐエミッタ層１、ｎバッファ層２
およびｎベース層３、ｐ+ベース領域５及び第一ｐベー
ス領域４、ｎソース領域６からなるＩＧＢＴ部より多く
の電流が流れる。しかもサイリスタ部の面積が広いの
で、素子全体としてのオン電圧も低くなる。
【００３１】第二ｐ+ ベース領域２８の不純物濃度を、
ｐ+ ベース領域５のそれより高く形成することによって
も、同様にｐエミッタ層１、ｎバッファ層２およびｎベ
ース層３、第二のｐ深ベース領域２８及び第二ｐベース
領域６からなるｐｎｐトランジスタの電流増幅率を大き
くし、サイリスタ部のオン電圧低くすることができる。
ｐ+ ベース領域５のそれより高く形成することによって
も、同様にｐエミッタ層１、ｎバッファ層２およびｎベ
ース層３、第二のｐ深ベース領域２８及び第二ｐベース
領域６からなるｐｎｐトランジスタの電流増幅率を大き
くし、サイリスタ部のオン電圧低くすることができる。
【００３２】勿論、この絶縁ゲートサイリスタでは、第
二のｐベース領域６に多結晶シリコン層１３からなる抵
抗体を介してカソード電極１２に接触させることによ
り、ＩＧＢＴモードからサイリスタ部をラッチアップさ
せる際に、第二ｐベース領域６をＺ方向に流れる電流を
全く使わないで済むことから、ｎエミッタ領域８と第二
のｐベース領域６の間のｐｎ接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
二のｐベース領域６に多結晶シリコン層１３からなる抵
抗体を介してカソード電極１２に接触させることによ
り、ＩＧＢＴモードからサイリスタ部をラッチアップさ
せる際に、第二ｐベース領域６をＺ方向に流れる電流を
全く使わないで済むことから、ｎエミッタ領域８と第二
のｐベース領域６の間のｐｎ接合の回復が均一にでき、
ターンオフ時の電流集中が回避されて、破壊耐量が格段
に大きい。
【００３３】図１１は、本発明の第五の実施例の絶縁ゲ
ートサイリスタの電極部分を一部削除して示した斜視図
である。そのようなセルの複数個を含む半導体素体上の
構造のゲート電極１０の中央を通る横断面図は、図３と
同様である。図において、カソード電極１１は、ｐ+ ベ
ース領域５およびｎソース領域７に図１１で点線で示し
た方形の接触領域１５で接触し、ゲート電極１０は、こ
の接触領域１５を囲んだ角環状に形成され、隣接セルの
ゲート電極１０とゲートランナ１６により接続されてい
る。第二ｐベース領域６、ｎエミッタ領域８も、このゲ
ート電極１０の外周部直下から角環状に囲んでいる。抵
抗体の多結晶シリコン層１３は、このゲート電極１０を
ＰＳＧ層間絶縁層１４を介して取り囲み、第二ｐベース
領域６に接触している。これにより、多結晶シリコン層
１３と第二ｐベース領域６の接触面積を増大させること
ができ、素子全体に占めるサイリスタ部の面積比が増加
するため、より低オン電圧化が図れる。
ートサイリスタの電極部分を一部削除して示した斜視図
である。そのようなセルの複数個を含む半導体素体上の
構造のゲート電極１０の中央を通る横断面図は、図３と
同様である。図において、カソード電極１１は、ｐ+ ベ
ース領域５およびｎソース領域７に図１１で点線で示し
た方形の接触領域１５で接触し、ゲート電極１０は、こ
の接触領域１５を囲んだ角環状に形成され、隣接セルの
ゲート電極１０とゲートランナ１６により接続されてい
る。第二ｐベース領域６、ｎエミッタ領域８も、このゲ
ート電極１０の外周部直下から角環状に囲んでいる。抵
抗体の多結晶シリコン層１３は、このゲート電極１０を
ＰＳＧ層間絶縁層１４を介して取り囲み、第二ｐベース
領域６に接触している。これにより、多結晶シリコン層
１３と第二ｐベース領域６の接触面積を増大させること
ができ、素子全体に占めるサイリスタ部の面積比が増加
するため、より低オン電圧化が図れる。
【００３４】エピタキシャルウェハを用いて図１１の構
造の６００Ｖクラス、チップサイズが１ｃｍ2 の絶縁ゲ
ートサイリスタを試作し逆バイアス安全動作領域（ＲＢ
ＳＯＡ）を測定した。煩雑になるので、図５には示して
ないが、ほぼ図５の第二の実施例の素子と同様の結果
で、従来の絶縁ゲートサイリスタと同じ１０００Ａの可
制御電流が得られた。しかも１００Ａ導通時の電位降下
で定義したオン電圧は、１．０Ｖであった。また、バル
クウェハを用いて図１１の構造の２５００Ｖクラス、チ
ップサイズが１ｃｍ2 の絶縁ゲートサイリスタを試作
し、逆バイアス安全動作領域（ＲＢＳＯＡ）を測定し
た。その結果も、ほぼ図７の第二の実施例の素子と同様
の結果で、従来の絶縁ゲートサイリスタと同じ４００Ａ
の可制御電流が得られた。しかも１００Ａ導通時の電位
降下で定義したオン電圧は、１．１Ｖであった。従っ
て、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとはほぼ同じく、ＩＧＢＴに比べ三倍、ＥＳＴに比
べ二倍の破壊耐量をもっているにもかかわらず、オン電
圧が従来の絶縁ゲートサイリスタに比べて低いことがわ
かる。すなわち、他の特性を劣化させずに、オン電圧の
低下が実現できている。これは、第二ｐ+ ベース領域２
８の拡散深さを深くしたこと、およびカソード電極との
接触部１５を多角形セルにしたことによりサイリスタ部
分の面積比率が増加したことによる。以上述べたよう
に、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとほぼ同じで、ＥＳＴ、ＩＧＢＴに比べ、格段に広
いＲＢＳＯＡをもち、しかも従来の絶縁ゲートサイリス
タよりオン電圧が同じか低い。そして、その効果は、ｎ
ベース層３の比抵抗、厚さに依存しない。これを言い換
えると、本発明によれば、定格電圧、結晶成長方法等に
よらずＲＢＳＯＡを全く劣化せずにオン電圧を低くでき
ると言える。
造の６００Ｖクラス、チップサイズが１ｃｍ2 の絶縁ゲ
ートサイリスタを試作し逆バイアス安全動作領域（ＲＢ
ＳＯＡ）を測定した。煩雑になるので、図５には示して
ないが、ほぼ図５の第二の実施例の素子と同様の結果
で、従来の絶縁ゲートサイリスタと同じ１０００Ａの可
制御電流が得られた。しかも１００Ａ導通時の電位降下
で定義したオン電圧は、１．０Ｖであった。また、バル
クウェハを用いて図１１の構造の２５００Ｖクラス、チ
ップサイズが１ｃｍ2 の絶縁ゲートサイリスタを試作
し、逆バイアス安全動作領域（ＲＢＳＯＡ）を測定し
た。その結果も、ほぼ図７の第二の実施例の素子と同様
の結果で、従来の絶縁ゲートサイリスタと同じ４００Ａ
の可制御電流が得られた。しかも１００Ａ導通時の電位
降下で定義したオン電圧は、１．１Ｖであった。従っ
て、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとはほぼ同じく、ＩＧＢＴに比べ三倍、ＥＳＴに比
べ二倍の破壊耐量をもっているにもかかわらず、オン電
圧が従来の絶縁ゲートサイリスタに比べて低いことがわ
かる。すなわち、他の特性を劣化させずに、オン電圧の
低下が実現できている。これは、第二ｐ+ ベース領域２
８の拡散深さを深くしたこと、およびカソード電極との
接触部１５を多角形セルにしたことによりサイリスタ部
分の面積比率が増加したことによる。以上述べたよう
に、本発明の実施例の素子は、従来の絶縁ゲートサイリ
スタとほぼ同じで、ＥＳＴ、ＩＧＢＴに比べ、格段に広
いＲＢＳＯＡをもち、しかも従来の絶縁ゲートサイリス
タよりオン電圧が同じか低い。そして、その効果は、ｎ
ベース層３の比抵抗、厚さに依存しない。これを言い換
えると、本発明によれば、定格電圧、結晶成長方法等に
よらずＲＢＳＯＡを全く劣化せずにオン電圧を低くでき
ると言える。
【００３５】上記の図１１の構造の、チップサイズが１
ｃｍ2 の６００Ｖクラス、２５００Ｖクラスの絶縁ゲー
トサイリスタで、オン電圧とターンオフ時間とのトレー
ドオフ特性を測定した比較した。結果は、図８、９に黒
丸（●）で示した。第二の実施例の絶縁ゲートサイリス
タの値（▽）より更に改善されていることが分かる。す
なわち、本発明の実施例の素子は、ＥＳＴ、ＩＧＢＴは
勿論のこと従来の絶縁ゲートサイリスタに比べても良い
トレードオフ特性を示した。
ｃｍ2 の６００Ｖクラス、２５００Ｖクラスの絶縁ゲー
トサイリスタで、オン電圧とターンオフ時間とのトレー
ドオフ特性を測定した比較した。結果は、図８、９に黒
丸（●）で示した。第二の実施例の絶縁ゲートサイリス
タの値（▽）より更に改善されていることが分かる。す
なわち、本発明の実施例の素子は、ＥＳＴ、ＩＧＢＴは
勿論のこと従来の絶縁ゲートサイリスタに比べても良い
トレードオフ特性を示した。
【００３６】本発明に基づく絶縁ゲートサイリスタに内
蔵される横型ＭＯＳＦＥＴを、図４に示すようにトレン
チ構造にすることもできる。すなわち、半導体基板表面
からのｐベース層２７への選択拡散により、ｎソース領
域７とそれより深いｎエミッタ領域８を形成し、トレン
チ１７を掘ってトレンチ１７内に絶縁物１８を介してゲ
ート電極１０を埋め込んだ構造である。これにより、単
一セルの幅を図２、３の場合の５０μm から４０μm に
短くでき、素子としてはそれだけオン電圧が小さくでき
る。６００Ｖ素子の場合、１．０Ｖが０．８Ｖに、２５
００Ｖ素子の場合１．１Ｖが０．９Ｖになった。また、
この時のＲＢＳＯＡも約１．３倍広くなった。
蔵される横型ＭＯＳＦＥＴを、図４に示すようにトレン
チ構造にすることもできる。すなわち、半導体基板表面
からのｐベース層２７への選択拡散により、ｎソース領
域７とそれより深いｎエミッタ領域８を形成し、トレン
チ１７を掘ってトレンチ１７内に絶縁物１８を介してゲ
ート電極１０を埋め込んだ構造である。これにより、単
一セルの幅を図２、３の場合の５０μm から４０μm に
短くでき、素子としてはそれだけオン電圧が小さくでき
る。６００Ｖ素子の場合、１．０Ｖが０．８Ｖに、２５
００Ｖ素子の場合１．１Ｖが０．９Ｖになった。また、
この時のＲＢＳＯＡも約１．３倍広くなった。
【００３７】また、図１２に示すようなトレンチ構造に
することもできる。すなわち、半導体基板表面から選択
的に第二ｐ+ ベース領域２８とｐ+ ベース領域５とを形
成し、ｐベース領層２７を形成した後、ｐベース層２７
への選択拡散により、ｎソース領域７とそれより深いｎ
エミッタ領域８を形成し、トレンチ１７を掘ってトレン
チ１７内に絶縁膜８を介してゲート電極１０を埋め込ん
だ構造である。この場合も、上記と同様にオン電圧が小
さくできる。６００Ｖ素子の場合、０．８Ｖに、２５０
０Ｖ素子の場合０．９Ｖになった。また、この時のＲＢ
ＳＯＡも約１．３倍広くなった。
することもできる。すなわち、半導体基板表面から選択
的に第二ｐ+ ベース領域２８とｐ+ ベース領域５とを形
成し、ｐベース領層２７を形成した後、ｐベース層２７
への選択拡散により、ｎソース領域７とそれより深いｎ
エミッタ領域８を形成し、トレンチ１７を掘ってトレン
チ１７内に絶縁膜８を介してゲート電極１０を埋め込ん
だ構造である。この場合も、上記と同様にオン電圧が小
さくできる。６００Ｖ素子の場合、０．８Ｖに、２５０
０Ｖ素子の場合０．９Ｖになった。また、この時のＲＢ
ＳＯＡも約１．３倍広くなった。
【００３８】別の実施例では、図３のカソード電極接触
部を円形のセルにした。この場合も、同様にサイリスタ
部分の面積比率が増加し、上の実施例と同様にオン電圧
の低下が見られた。勿論、破壊耐量も大きな値を保って
いた。更に別の実施例では、図３のカソード電極接触部
を楕円形のセルにした。この場合も、同様であった。
部を円形のセルにした。この場合も、同様にサイリスタ
部分の面積比率が増加し、上の実施例と同様にオン電圧
の低下が見られた。勿論、破壊耐量も大きな値を保って
いた。更に別の実施例では、図３のカソード電極接触部
を楕円形のセルにした。この場合も、同様であった。
【００３９】
【発明の効果】本発明によれば、絶縁ゲートサイリスタ
のサイリスタ部の第一導電型エミッタ領域の拡散深さを
ＩＧＢＴ部の第一導電型ｎソース領域のそれより深く
し、または第一導電型エミッタ領域の不純物濃度を第一
導電型ｎソース領域のそれより高くすることによって、
或いは、サイリスタ部の第二の第二導電型ベース領域の
下に、ＩＧＢＴ部の第一の第二導電型ベース領域の下の
第二導電型深ベース領域より拡散深さの深い第二の第二
導電型深ベース領域を設け、または第二の第二導電型深
ベース領域の不純物濃度を第二導電型深ベース領域のそ
れより高くすることによって、内蔵バイポーラトランジ
スタの電流増幅率を大きくしてサイリスタ部のオン電圧
を低減し、更に、サイリスタ部の面積を大きくして、絶
縁ゲートサイリスタ全体のオン電圧を低くした。この結
果、６００Ｖから２５００Ｖクラス以上の広い耐圧領域
において、ＥＳＴ、ＩＧＢＴあるいは従来の絶縁ゲート
サイリスタより、オン電圧・ターンオフ時間のトレード
オフ特性の良好な電圧駆動型サイリスタ得られた。
のサイリスタ部の第一導電型エミッタ領域の拡散深さを
ＩＧＢＴ部の第一導電型ｎソース領域のそれより深く
し、または第一導電型エミッタ領域の不純物濃度を第一
導電型ｎソース領域のそれより高くすることによって、
或いは、サイリスタ部の第二の第二導電型ベース領域の
下に、ＩＧＢＴ部の第一の第二導電型ベース領域の下の
第二導電型深ベース領域より拡散深さの深い第二の第二
導電型深ベース領域を設け、または第二の第二導電型深
ベース領域の不純物濃度を第二導電型深ベース領域のそ
れより高くすることによって、内蔵バイポーラトランジ
スタの電流増幅率を大きくしてサイリスタ部のオン電圧
を低減し、更に、サイリスタ部の面積を大きくして、絶
縁ゲートサイリスタ全体のオン電圧を低くした。この結
果、６００Ｖから２５００Ｖクラス以上の広い耐圧領域
において、ＥＳＴ、ＩＧＢＴあるいは従来の絶縁ゲート
サイリスタより、オン電圧・ターンオフ時間のトレード
オフ特性の良好な電圧駆動型サイリスタ得られた。
【図１】本発明の第一の実施例の絶縁ゲートサイリスタ
の切断斜視図
の切断斜視図
【図２】本発明の第二の実施例の絶縁ゲートサイリスタ
の切断、一部削除斜視図
の切断、一部削除斜視図
【図３】図２の絶縁ゲートサイリスタの半導体基板上構
造の横断面図
造の横断面図
【図４】本発明の第三の実施例のトレンチ構造絶縁ゲー
トサイリスタの断面図
トサイリスタの断面図
【図５】本発明の実施例および比較例の６００Ｖ素子の
ＲＢＳＯＡ図
ＲＢＳＯＡ図
【図６】ＲＢＳＯＡ測定回路図
【図７】本発明の実施例および比較例の２５００Ｖ素子
のＲＢＳＯＡ図
のＲＢＳＯＡ図
【図８】本発明の実施例および比較例の６００Ｖ素子の
オン電圧・ターンオフ時間トレートオフ特性図
オン電圧・ターンオフ時間トレートオフ特性図
【図９】本発明の実施例および比較例の２５００Ｖ素子
のオン電圧・ターンオフ時間トレートオフ特性図
のオン電圧・ターンオフ時間トレートオフ特性図
【図１０】本発明の第四の実施例の絶縁ゲートサイリス
タの切断斜視図
タの切断斜視図
【図１１】本発明の第五の実施例の絶縁ゲートサイリス
タの切断、一部削除斜視図
タの切断、一部削除斜視図
【図１２】本発明の第六の実施例のトレンチ構造絶縁ゲ
ートサイリスタの断面図
ートサイリスタの断面図
【図１３】ＥＳＴの切断斜視図
【図１４】従来の絶縁ゲートサイリスタの切断斜視図
１ ｐエミッタ層 ２ ｎバッファ層 ３ ｎベース層 ４ 第一ｐベース領域 ５ ｐ深ベース領域 ６ 第二ｐベース領域 ７ ｎソース領域 ８ ｎエミッタ領域 ９ ゲート酸化膜 １０ ゲート電極 １１ カソード電極 １２ アノード電極 １３ 多結晶シリコン抵抗体 １４ りんガラス １５ カソード電極接触部 １６ ゲートランナ １７ トレンチ １８ 絶縁物 ２１ 被測定素子 ２２ インダクタンス ２３ フリーホイーリングダイオード ２４ 直流電源 ２５ 抵抗 ２６ ゲート電源 ２７ ｐベース層 ２８ 第二のｐ深ベース領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−41515（ＪＰ，Ａ) 特開 平３−58482（ＪＰ，Ａ) 特開 昭62−272570（ＪＰ，Ａ) 特開 平８−70116（ＪＰ，Ａ) 特開 昭63−80572（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74
Claims (8)
- 【請求項１】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第一導電型エミッタ領域
の拡散深さが第一導電型ソース領域のそれより深いこと
を特徴とする絶縁ゲートサイリスタ。 - 【請求項２】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第一導電型エミッタ領域
の不純物濃度が第一導電型ソース領域のそれより高いこ
とを特徴とする絶縁ゲートサイリスタ。 - 【請求項３】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第二の第二導電型ベース
領域の下方に第二導電型深ベース領域より拡散深さの深
い第二の第二導電型深ベース領域を有することを特徴と
する絶縁ゲートサイリスタ。 - 【請求項４】高比抵抗の第一導電型ベース層と、その第
一導電型ベース層の一面側の表面層に選択的に離れて形
成された第一、第二の第二導電型ベース領域と、第一の
第二導電型ベース領域の下方に接続して形成された第二
導電型深ベース領域と、第一の第二導電型ベース領域の
表面層に選択的に形成された第一導電型ソース領域と、
第二の第二導電型ベース領域の表面層に選択的に形成さ
れた第一導電型エミッタ領域と、第一導電型のソース領
域およびエミッタ領域間に挟まれた第一の第二導電型ベ
ース領域の露出部、第一導電型ベース層の露出部、第二
の第二導電型ベース領域の表面上に絶縁膜を介して形成
されたゲート電極と、第一の第二導電型ベース領域の露
出部と第一導電型ソース領域とに共通に接触する第一主
電極と、その第一主電極と第二の第二導電型ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電型ベース層の他面側に形成された第二導電型エミ
ッタ層と、その第二導電型エミッタ層に接触する第二主
電極とを有するものにおいて、第二の第二導電型ベース
領域の下方の第二の第二導電型深ベース領域の不純物濃
度が、第一の第二導電型ベース領域の下方の第二導電型
深ベース領域のそれより高いことを特徴とする絶縁ゲー
トサイリスタ。 - 【請求項５】第一主電極の第一の第二導電型ベース領域
および第一導電型ソース領域との接触面を囲んで第二の
第二導電型ベース領域およびその表面層の第一導電型エ
ミッタ領域が形成され、前記接触面上の第一主電極を囲
んで層間絶縁膜を介してゲート電極が設けられ、そのゲ
ート電極を囲んで層間絶縁膜を介して抵抗体が設けられ
たことを特徴とする請求項１ないし４のいずれかに記載
の絶縁ゲートサイリスタ。 - 【請求項６】第一主電極と第一の第二導電型ベース領域
および第一導電型ソース領域との接触部の断面形状が、
多角形、円形又は楕円形のいずれかであることを特徴と
する請求項５に記載の絶縁ゲートサイリスタ。 - 【請求項７】第一および第二の第二導電型ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
型ベース層が接し、第一導電型のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたことを特徴とする請求項１ないし６のいずれかに記
載の絶縁ゲートサイリスタ。 - 【請求項８】抵抗体が多結晶シリコンからなることを特
徴とする請求項１ないし７のいずれかに記載の絶縁ゲー
トサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30851794A JP3180872B2 (ja) | 1994-09-26 | 1994-12-13 | 絶縁ゲートサイリスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22854994 | 1994-09-26 | ||
| JP6-228549 | 1994-09-26 | ||
| JP30851794A JP3180872B2 (ja) | 1994-09-26 | 1994-12-13 | 絶縁ゲートサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153869A JPH08153869A (ja) | 1996-06-11 |
| JP3180872B2 true JP3180872B2 (ja) | 2001-06-25 |
Family
ID=26528321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30851794A Expired - Fee Related JP3180872B2 (ja) | 1994-09-26 | 1994-12-13 | 絶縁ゲートサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180872B2 (ja) |
-
1994
- 1994-12-13 JP JP30851794A patent/JP3180872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08153869A (ja) | 1996-06-11 |
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