JPH08274304A - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- JPH08274304A JPH08274304A JP7853495A JP7853495A JPH08274304A JP H08274304 A JPH08274304 A JP H08274304A JP 7853495 A JP7853495 A JP 7853495A JP 7853495 A JP7853495 A JP 7853495A JP H08274304 A JPH08274304 A JP H08274304A
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Abstract
(57)【要約】
【目的】局在化させたライフタイムキラーをｎベース層
に導入することで、良好なオン電圧−ターンオフのトレ
ードオフ特性を得る。 【構成】高比抵抗のｎベース層３の一方の面の表面層に
第１ｐベース領域４、第２ｐベース領域５が形成され、
他方の面にｎ+ バッファ層２を介してｐ+ アノード層１
が形成されている。第１ｐベース領域４の表面層にｎ+
ソース領域７域と第２ｐベース領域５の表面層にｎ+ エ
ミッタ領域８が各々選択的に形成されている。第１ｐベ
ース領域４、ｎベース層３、そして第２ｐベース領域５
の表面上にゲート絶縁膜９を介してゲート電極１０が形
成され、その上にリンガラス（ＰＳＧ）１３を介して抵
抗体１４が形成されている。ｎベース層３内にライフタ
イムキラー５０を局在的に導入する。
に導入することで、良好なオン電圧−ターンオフのトレ
ードオフ特性を得る。 【構成】高比抵抗のｎベース層３の一方の面の表面層に
第１ｐベース領域４、第２ｐベース領域５が形成され、
他方の面にｎ+ バッファ層２を介してｐ+ アノード層１
が形成されている。第１ｐベース領域４の表面層にｎ+
ソース領域７域と第２ｐベース領域５の表面層にｎ+ エ
ミッタ領域８が各々選択的に形成されている。第１ｐベ
ース領域４、ｎベース層３、そして第２ｐベース領域５
の表面上にゲート絶縁膜９を介してゲート電極１０が形
成され、その上にリンガラス（ＰＳＧ）１３を介して抵
抗体１４が形成されている。ｎベース層３内にライフタ
イムキラー５０を局在的に導入する。
Description
【０００１】
【産業上の利用分野】この発明は、電力用スイッチング
素子として用いられる絶縁ゲート型サイリスタに関す
る。
素子として用いられる絶縁ゲート型サイリスタに関す
る。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使用されてきた。
そして今日、ＧＴＯ（ゲートターンオフ）サイリスタ
が、高電圧・大電流領域用素子として多く使用されてい
る。しかし、ＧＴＯサイリスタはターンオフに多大なゲ
ート電流を必要とする（ターンオフゲインが小さい）、
安全なターンオフのために大きなスナバ回路が必要であ
る等、その欠点が顕在化してきている。またＧＴＯサイ
リスタはその電流−電圧特性において、電流飽和特性を
示さないことから、負荷短絡保護のためにヒューズ等の
受動部品をつながなくてはならず、システムの小型化・
コストの削減の大きな障害となっている。
大容量用途に必要不可欠な素子として使用されてきた。
そして今日、ＧＴＯ（ゲートターンオフ）サイリスタ
が、高電圧・大電流領域用素子として多く使用されてい
る。しかし、ＧＴＯサイリスタはターンオフに多大なゲ
ート電流を必要とする（ターンオフゲインが小さい）、
安全なターンオフのために大きなスナバ回路が必要であ
る等、その欠点が顕在化してきている。またＧＴＯサイ
リスタはその電流−電圧特性において、電流飽和特性を
示さないことから、負荷短絡保護のためにヒューズ等の
受動部品をつながなくてはならず、システムの小型化・
コストの削減の大きな障害となっている。
【０００３】１９８４年、V.A.K.Temple氏は、電圧駆動
型サイリスタであるMOS ControlledThyristor(MCT)を発
表して依頼［１］、世界の様々な研究機関において、そ
の特性解析、改善が行われている。これはＭＣＴが電圧
駆動であるため、ＧＴＯサイリスタに比べ、格段に容易
なゲート回路で済みかつ低オン電圧特性を示すことによ
る。しかし、ＭＣＴは、ＧＴＯサイリスタと同様、電流
飽和特性を示さないため、実際に使用する際にはヒュー
ズ等の受動部品が必要となる。
型サイリスタであるMOS ControlledThyristor(MCT)を発
表して依頼［１］、世界の様々な研究機関において、そ
の特性解析、改善が行われている。これはＭＣＴが電圧
駆動であるため、ＧＴＯサイリスタに比べ、格段に容易
なゲート回路で済みかつ低オン電圧特性を示すことによ
る。しかし、ＭＣＴは、ＧＴＯサイリスタと同様、電流
飽和特性を示さないため、実際に使用する際にはヒュー
ズ等の受動部品が必要となる。
【０００４】M.S.Sheker氏等は１９９１年Dual Channel
型 EST（ＥＳＴ：Emitter SwitchedThyristor）が高電
圧領域まで電流飽和特性を示すことを実測により示した
［２］。さらに、N.Iwamuro 等は、このＥＳＴのＦＢＳ
ＯＡ（順バイアス安全動作領域）、ＲＢＳＯＡ（逆バイ
アス安全動作領域）の解析結果を発表し、電圧駆動型サ
イリスタにおいて、初めて負荷短絡時の安全動作領域を
有する素子開発に道を開いた［３］、［４］。
型 EST（ＥＳＴ：Emitter SwitchedThyristor）が高電
圧領域まで電流飽和特性を示すことを実測により示した
［２］。さらに、N.Iwamuro 等は、このＥＳＴのＦＢＳ
ＯＡ（順バイアス安全動作領域）、ＲＢＳＯＡ（逆バイ
アス安全動作領域）の解析結果を発表し、電圧駆動型サ
イリスタにおいて、初めて負荷短絡時の安全動作領域を
有する素子開発に道を開いた［３］、［４］。
【０００５】第９図はこのＥＳＴ素子の要部構造断面図
を示す。ｎベース層３の一方の表面層に第１ｐベース領
域４と第２ｐベース領域５が選択的に分離形成され、第
１ｐベース領域４の下方にｐ+ ベース領域６が設けられ
ている。第１ｐベース領域４の表面層にｎ+ ソース領域
７が選択的に形成され、第２ｐベース領域５の表面層に
ｎ+ エミッタ領域８が形成されている。ｎ+ ソース領域
７とｎ+ エミッタ領域８に挟まれる第１ｐベース領域
４、ｎベース層３、第２ｐベース領域５のそれぞれの表
面上にゲート酸化膜９を介してゲート電極１０が形成さ
れている。第１ｐベース領域４の表面上にカソード電極
１３が接続され、カソード電極１３はゲート電極１０お
よびｎ+ エミッタ領域８と絶縁膜１３で電気的に絶縁さ
れている。ｎベース層３の他方の面にｎ+ バッファ層２
を介してｐ+ アノード層１が形成され、そのｐ+ アノー
ド層１の表面上にアノード電極１２が形成されている。
を示す。ｎベース層３の一方の表面層に第１ｐベース領
域４と第２ｐベース領域５が選択的に分離形成され、第
１ｐベース領域４の下方にｐ+ ベース領域６が設けられ
ている。第１ｐベース領域４の表面層にｎ+ ソース領域
７が選択的に形成され、第２ｐベース領域５の表面層に
ｎ+ エミッタ領域８が形成されている。ｎ+ ソース領域
７とｎ+ エミッタ領域８に挟まれる第１ｐベース領域
４、ｎベース層３、第２ｐベース領域５のそれぞれの表
面上にゲート酸化膜９を介してゲート電極１０が形成さ
れている。第１ｐベース領域４の表面上にカソード電極
１３が接続され、カソード電極１３はゲート電極１０お
よびｎ+ エミッタ領域８と絶縁膜１３で電気的に絶縁さ
れている。ｎベース層３の他方の面にｎ+ バッファ層２
を介してｐ+ アノード層１が形成され、そのｐ+ アノー
ド層１の表面上にアノード電極１２が形成されている。
【０００６】つぎにこの素子の動作説明をする。カソー
ド電極１１を接地し、アノード電極１２に正の電圧を印
加した状態でゲート電極１０に正の電圧を加えると、ゲ
ート酸化膜９の下に反転層（一部蓄積層）が形成され横
型ＭＯＳＦＥＴがオンする。これにより、まず電子がカ
ソード電極１１→ｎ+ ソース領域７→ＭＯＳＦＥＴのチ
ャネルを通ってｎベース層３に供給される。
ド電極１１を接地し、アノード電極１２に正の電圧を印
加した状態でゲート電極１０に正の電圧を加えると、ゲ
ート酸化膜９の下に反転層（一部蓄積層）が形成され横
型ＭＯＳＦＥＴがオンする。これにより、まず電子がカ
ソード電極１１→ｎ+ ソース領域７→ＭＯＳＦＥＴのチ
ャネルを通ってｎベース層３に供給される。
【０００７】この電子はｐｎｐトランジスタ（ｐ+ アノ
ード層１／ｎ+ バッファ層２／ｎべース層３／第１およ
び第２ｐベース層４、５）のベース電流として働き、ｐ
ｎｐトランジスタが動作する。正孔はｐ+ アノード層１
から注入され、ｎ+ バッファ層２、ｎベース層３を通っ
て一部第２ｐベース領域５へと流れる。そして、ｎ+エ
ミッタ層８の下を流れ、図では示されていないが、紙面
に垂直方向の奥側でｎ + エミッタ領域８が接触している
カソード電極１１へと抜けてゆく（ＩＧＢＴモード段
階）。そして電流がさらに増加するとｎ+ エミッタ領域
８／第２ｐベース領域５のｐｎ接合が順バイアスされ、
ｎ+ エミッタ領域８／第２ｐベース領域５／ｎベース層
３／ｎ+ バッファ層２／ｐ+ アノード層１のｎｐｎｐサ
イリスタがラッチアップの状態（サイリスタモード段
階）になる。ＥＳＴをオフするには、ゲート電極１０の
電位を横型ＭＯＳＦＥＴのしきい値以下に下げ、このＭ
ＯＳＦＥＴをオフする。そうすることで、ｎ+ エミッタ
８をカソード電極１１から電位的に切離し、それによっ
てサイリスタ動作が止まる。この素子では素子全体にラ
イフタイムキラーを導入しターンオフ特性の向上を図っ
ている。
ード層１／ｎ+ バッファ層２／ｎべース層３／第１およ
び第２ｐベース層４、５）のベース電流として働き、ｐ
ｎｐトランジスタが動作する。正孔はｐ+ アノード層１
から注入され、ｎ+ バッファ層２、ｎベース層３を通っ
て一部第２ｐベース領域５へと流れる。そして、ｎ+エ
ミッタ層８の下を流れ、図では示されていないが、紙面
に垂直方向の奥側でｎ + エミッタ領域８が接触している
カソード電極１１へと抜けてゆく（ＩＧＢＴモード段
階）。そして電流がさらに増加するとｎ+ エミッタ領域
８／第２ｐベース領域５のｐｎ接合が順バイアスされ、
ｎ+ エミッタ領域８／第２ｐベース領域５／ｎベース層
３／ｎ+ バッファ層２／ｐ+ アノード層１のｎｐｎｐサ
イリスタがラッチアップの状態（サイリスタモード段
階）になる。ＥＳＴをオフするには、ゲート電極１０の
電位を横型ＭＯＳＦＥＴのしきい値以下に下げ、このＭ
ＯＳＦＥＴをオフする。そうすることで、ｎ+ エミッタ
８をカソード電極１１から電位的に切離し、それによっ
てサイリスタ動作が止まる。この素子では素子全体にラ
イフタイムキラーを導入しターンオフ特性の向上を図っ
ている。
【０００８】参考文献 ［１］V.A.K Temple "MOS Controlled thyristor,"in I
EEE IEDM Tech., Dig.pp.282, 1984. ［２］M.S.Shekar et al, "High-Voltage Current Satu
ration in emitter switched Thyristor,"IEEE Electon
Device Letters, vol.12, pp.387, 1991. ［３］N.Iwamuro et al, "A Study of EST's Short-cir
cuited SOA,"in Proceedings of IEEE ISPSD'93, pp.7
1, 1993. ［４］N.Iwamuro et al, "Comparison of RBSOA of EST
s with IGBTs and MCTs"in Proceedings of IEEE ISPS
D'94, pp.195, 1994.
EEE IEDM Tech., Dig.pp.282, 1984. ［２］M.S.Shekar et al, "High-Voltage Current Satu
ration in emitter switched Thyristor,"IEEE Electon
Device Letters, vol.12, pp.387, 1991. ［３］N.Iwamuro et al, "A Study of EST's Short-cir
cuited SOA,"in Proceedings of IEEE ISPSD'93, pp.7
1, 1993. ［４］N.Iwamuro et al, "Comparison of RBSOA of EST
s with IGBTs and MCTs"in Proceedings of IEEE ISPS
D'94, pp.195, 1994.
【０００９】
【発明が解決しようとする課題】ＥＳＴ素子のように、
従来の絶縁ゲート型サイリスタのターンオフを速くする
ためにはライフタイムキラーを素子全体に注入してい
る。しかしライフタイムキラーの使用は、ターンオフを
速くすると同時にオン電圧の上昇を招くため、オン電圧
とターンオフのトレードオフ特性で見た場合、思ったほ
ど特性向上は図れない。これは素子のターンオフ動作時
においてライフタイムキラーは素子内部（主にｎべース
層）にあるキャリアの再結合を促し、キャリアが速く消
滅するためターンオフは速くなるが、オン動作時は逆に
キャリアの再結合により素子内部でのキャリア濃度が低
下するため、オン電圧は上昇する。
従来の絶縁ゲート型サイリスタのターンオフを速くする
ためにはライフタイムキラーを素子全体に注入してい
る。しかしライフタイムキラーの使用は、ターンオフを
速くすると同時にオン電圧の上昇を招くため、オン電圧
とターンオフのトレードオフ特性で見た場合、思ったほ
ど特性向上は図れない。これは素子のターンオフ動作時
においてライフタイムキラーは素子内部（主にｎべース
層）にあるキャリアの再結合を促し、キャリアが速く消
滅するためターンオフは速くなるが、オン動作時は逆に
キャリアの再結合により素子内部でのキャリア濃度が低
下するため、オン電圧は上昇する。
【００１０】この発明は、前記の課題を解決するため
に、局在化させたライフタイムキラーをｎベース層に導
入することで、良好なオン電圧−ターンオフのトレード
オフ特性の絶縁ゲート型サイリスタを提供することを目
的とする。
に、局在化させたライフタイムキラーをｎベース層に導
入することで、良好なオン電圧−ターンオフのトレード
オフ特性の絶縁ゲート型サイリスタを提供することを目
的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、第一導電形ベース層と、第一導電形ベース層の主
面の表面層に選択的に分離形成された第一、第二の第二
導電形ベース領域と、第一の第二導電形ベース領域の表
面層に選択的に形成された第一導電形ソース領域と、第
二の第二導電形ベース領域の表面層に選択的に形成され
た第一導電形エミッタ領域と、第一導電形のソース領域
およびエミッタ領域間に挟まれた第一の第二導電形ベー
ス領域の露出部、第一導電形ベース層の露出部、第二の
第二導電形ベース領域の露出部に絶縁膜を介して形成さ
れたゲート電極と、第一の第二導電形ベース領域の露出
部と第一導電形ソース領域とに共通に接触する第一主電
極と、第一主電極と第二の第二導電形ベース領域の露出
部との間に介在して双方に接触する抵抗体と、第一導電
形ベース層の他面に形成された高濃度の第一導電形バッ
ファ層と、第一導電形バッファ層の表面層に形成された
と第二導電形エミッタ層と、第二導電形エミッタ層に接
触する第二主電極とを有するものにおいて、第一導電形
ベース層内にライフタイムキラーを局在化させることで
ある。
めに、第一導電形ベース層と、第一導電形ベース層の主
面の表面層に選択的に分離形成された第一、第二の第二
導電形ベース領域と、第一の第二導電形ベース領域の表
面層に選択的に形成された第一導電形ソース領域と、第
二の第二導電形ベース領域の表面層に選択的に形成され
た第一導電形エミッタ領域と、第一導電形のソース領域
およびエミッタ領域間に挟まれた第一の第二導電形ベー
ス領域の露出部、第一導電形ベース層の露出部、第二の
第二導電形ベース領域の露出部に絶縁膜を介して形成さ
れたゲート電極と、第一の第二導電形ベース領域の露出
部と第一導電形ソース領域とに共通に接触する第一主電
極と、第一主電極と第二の第二導電形ベース領域の露出
部との間に介在して双方に接触する抵抗体と、第一導電
形ベース層の他面に形成された高濃度の第一導電形バッ
ファ層と、第一導電形バッファ層の表面層に形成された
と第二導電形エミッタ層と、第二導電形エミッタ層に接
触する第二主電極とを有するものにおいて、第一導電形
ベース層内にライフタイムキラーを局在化させることで
ある。
【００１２】第一導電形ベース層と、第一導電形ベース
層の主面の表面層に選択的に分離形成された第一、第二
の第二導電形ベース領域と、第一の第二導電形ベース領
域の表面層に選択的に形成された第一導電形ソース領域
と、第二の第二導電形ベース領域の表面層に選択的に形
成された第一導電形エミッタ領域と、第一導電形のソー
ス領域およびエミッタ領域間に挟まれた第一の第二導電
形ベース領域の露出部、第一導電形ベース層の露出部、
第二の第二導電形ベース領域の露出部に絶縁膜を介して
形成されたゲート電極と、第一の第二導電形ベース領域
の露出部と第一導電形ソース領域とに共通に接触する第
一主電極と、第一主電極と第二の第二導電形ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電形ベース層の他面の表面層に形成された第二導電
形エミッタ層と、第二導電形エミッタ層に接触する第二
主電極とを有するものにおいて、第一導電形ベース層内
にライフタイムキラーを局在化させてもよい。
層の主面の表面層に選択的に分離形成された第一、第二
の第二導電形ベース領域と、第一の第二導電形ベース領
域の表面層に選択的に形成された第一導電形ソース領域
と、第二の第二導電形ベース領域の表面層に選択的に形
成された第一導電形エミッタ領域と、第一導電形のソー
ス領域およびエミッタ領域間に挟まれた第一の第二導電
形ベース領域の露出部、第一導電形ベース層の露出部、
第二の第二導電形ベース領域の露出部に絶縁膜を介して
形成されたゲート電極と、第一の第二導電形ベース領域
の露出部と第一導電形ソース領域とに共通に接触する第
一主電極と、第一主電極と第二の第二導電形ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電形ベース層の他面の表面層に形成された第二導電
形エミッタ層と、第二導電形エミッタ層に接触する第二
主電極とを有するものにおいて、第一導電形ベース層内
にライフタイムキラーを局在化させてもよい。
【００１３】第一導電形ソース領域の下方一部もしくは
第一の第二導電形ベース領域の下方に接続して形成され
た高濃度の第二導電形領域を形成してもよい。ライフタ
イムキラーを局在化させる場所が、第一導電形ベース層
と第一導電形バッファ層または第二導電形エミッタ層と
の接合面から０ないし５０μｍとすると効果的である。
またライフタイムキラーのドーズ量を１×１０10ｃｍ-2
ないし１×１０13ｃｍ-2とすると実用的である。
第一の第二導電形ベース領域の下方に接続して形成され
た高濃度の第二導電形領域を形成してもよい。ライフタ
イムキラーを局在化させる場所が、第一導電形ベース層
と第一導電形バッファ層または第二導電形エミッタ層と
の接合面から０ないし５０μｍとすると効果的である。
またライフタイムキラーのドーズ量を１×１０10ｃｍ-2
ないし１×１０13ｃｍ-2とすると実用的である。
【００１４】抵抗体と、第二の第二導電形ベース領域と
の接触面を囲んで第一の第二導電形ベース領域およびそ
の表面層に第一導電形ソース領域が形成され、前記接触
面上の抵抗体を囲んで層間絶縁膜を介してゲート電極が
設けられ、そのゲート電極を囲んで層間絶縁膜を介して
第一主電極を設けるとよい。第一主電極と、第一の第二
導電形ベース領域および第一導電形ソース領域との接触
面の平面形状と、抵抗体と第二の第二導電形ベース領域
との接触部の平面形状とが多角形、円形、楕円形のいず
れかであることがよい。
の接触面を囲んで第一の第二導電形ベース領域およびそ
の表面層に第一導電形ソース領域が形成され、前記接触
面上の抵抗体を囲んで層間絶縁膜を介してゲート電極が
設けられ、そのゲート電極を囲んで層間絶縁膜を介して
第一主電極を設けるとよい。第一主電極と、第一の第二
導電形ベース領域および第一導電形ソース領域との接触
面の平面形状と、抵抗体と第二の第二導電形ベース領域
との接触部の平面形状とが多角形、円形、楕円形のいず
れかであることがよい。
【００１５】第一主電極と第一の第二導電形ベース領域
および第一導電形ソース領域との接触部の平面形状がス
トライプ形であり、第二の第二導電形ベース領域および
抵抗体との接触部の平面形状と第二の第二導電形ベース
領域の平面形状が多角形、円形、楕円形のいずれかであ
ることでもよい。第一および第二の第二導電形ベース領
域の間に表面に垂直に溝が掘られ、その溝の底面に第一
導電形ベース層が接し、第一導電形のソース領域および
エミッタ領域はその溝の内面に沿って形成され、ゲート
電極はその溝の内面との間に絶縁膜を介して溝内に埋め
込まれたものでもよい。
および第一導電形ソース領域との接触部の平面形状がス
トライプ形であり、第二の第二導電形ベース領域および
抵抗体との接触部の平面形状と第二の第二導電形ベース
領域の平面形状が多角形、円形、楕円形のいずれかであ
ることでもよい。第一および第二の第二導電形ベース領
域の間に表面に垂直に溝が掘られ、その溝の底面に第一
導電形ベース層が接し、第一導電形のソース領域および
エミッタ領域はその溝の内面に沿って形成され、ゲート
電極はその溝の内面との間に絶縁膜を介して溝内に埋め
込まれたものでもよい。
【００１６】いずれの場合も、抵抗体が多結晶シリコン
からなることがよい。
からなることがよい。
【００１７】
【作用】ライフタイムキラーを第一導電形ベース層内に
極在化させることにより、素子のターンオフ時はこのラ
イフタイムキラーによりキャリアの再結合が促され高速
化でき、かつオン動作時はライフタイムキラーの極在化
により、素子内部のキャリア濃度の低下を最小限に抑え
ることができるためオン電圧の上昇を抑えることができ
る。その結果、良好なオン電圧とターンオフのトレード
オフ特性を得ることができる。
極在化させることにより、素子のターンオフ時はこのラ
イフタイムキラーによりキャリアの再結合が促され高速
化でき、かつオン動作時はライフタイムキラーの極在化
により、素子内部のキャリア濃度の低下を最小限に抑え
ることができるためオン電圧の上昇を抑えることができ
る。その結果、良好なオン電圧とターンオフのトレード
オフ特性を得ることができる。
【００１８】抵抗体の接触領域を例えば多角形、円形お
よび楕円形にし、それを囲む形に、ゲート電極、第一の
第二導電形ベース領域、第一導電形ソース領域、カソー
ド電極の接触領域を設けることで、外側にある第一導電
形ソース領域を大きくでき、ＩＧＢＴ部の面積の素子全
体に占める比率を高めることで、第一導電形ソース領域
から注入される電子電流が増大し、オン電圧が低減す
る。尚、このＩＧＢＴ部は第一導電形ソース領域／第一
の第二導電形ベース領域／第一導電形ベース層（第一導
電形バッファ層がある場合はこれも含む）／第二導電形
アノード領域で構成される。
よび楕円形にし、それを囲む形に、ゲート電極、第一の
第二導電形ベース領域、第一導電形ソース領域、カソー
ド電極の接触領域を設けることで、外側にある第一導電
形ソース領域を大きくでき、ＩＧＢＴ部の面積の素子全
体に占める比率を高めることで、第一導電形ソース領域
から注入される電子電流が増大し、オン電圧が低減す
る。尚、このＩＧＢＴ部は第一導電形ソース領域／第一
の第二導電形ベース領域／第一導電形ベース層（第一導
電形バッファ層がある場合はこれも含む）／第二導電形
アノード領域で構成される。
【００１９】第一および第二の第二導電形ベース領域の
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
形ベース層が接し、第一導電形のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものとすれば、ＩＧＢＴ部（第一の第二ベース領域
を含む前記の領域）およびサイリスタ部（第二の第二導
電形ベース層を含む領域）を微細化でき、この微細化に
より、ＩＧＢＴ部およびサイリスタ部の素子全体（チッ
プ）に占める比率を高めることができる。
間に表面に垂直に溝が掘られ、その溝の底面に第一導電
形ベース層が接し、第一導電形のソース領域およびエミ
ッタ領域はその溝の内面に沿って形成され、ゲート電極
はその溝の内面との間に絶縁膜を介して溝内に埋め込ま
れたものとすれば、ＩＧＢＴ部（第一の第二ベース領域
を含む前記の領域）およびサイリスタ部（第二の第二導
電形ベース層を含む領域）を微細化でき、この微細化に
より、ＩＧＢＴ部およびサイリスタ部の素子全体（チッ
プ）に占める比率を高めることができる。
【００２０】抵抗体が多結晶シリコンからなるとすれ
ば、形状が容易にで、リンガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節も容
易にできる。
ば、形状が容易にで、リンガラスやカソード電極、半導
体基板表面とのなじみが良く、しかも比抵抗の調節も容
易にできる。
【００２１】
【実施例】以下図９と共通の部分に同一の符号を付した
図面を参照しながらこの発明の実施例を説明する。実施
例ではすべて第１導電形をｎ形、第２導電形をｐ形半導
体とするが、これを逆にすることも可能である。図１は
第１実施例の要部構造断面図である。高比抵抗のｎベー
ス層３の一方の面の表面層に拡散深さが３．０μｍの第
１ｐベース領域４、第２ｐベース領域５が形成され、他
方の面にｎ+ バッファ層２を介してｐ+ アノード層１が
形成され、そのｐ+ アノード層１の表面上にアノード電
極１２が形成されている。さらには、寄生サイリスタの
ラッチアップ防止の目的で、第１ｐベース領域４下に拡
散深さが４．０μｍのｐ+ べース領域６も併せて形成さ
れている。勿論ｎ+ ソース領域７下で第１ｐベース領域
４内にｐ+ 領域を形成しても同様の効果が得られる。第
１ｐベース領域４の表面層に拡散深さが０．４μｍのｎ
+ ソース領域７域と第２ｐベース領域５の表面層に拡散
深さが２．０μｍのｎ+ エミッタ領域８が各々選択的に
形成されている。ｎ+ ソース領域７とｎ+ エミッタ領域
８により挟まれた領域の第１ｐベース領域４、ｎベース
層３、そして第２ｐベース領域５の表面上にゲート絶縁
膜９を介してゲート電極１０が形成され、ｎチャネルＭ
ＯＳＦＥＴが構成されている。ｎベース層３の一方の面
から形成された各層およびゲート電極１０が形成された
表面は、層間絶縁膜のリンガラス（ＰＳＧ）１３で覆わ
れ、このリンガラス１３にカソード電極１１との接触孔
３１、抵抗体１４との接触孔３２がそれぞれ開けられ
る。そして抵抗体１４として多結晶シリコンが第２ｐベ
ース領域５の表面とリンガラス１３の一部表面に堆積さ
れ、熱処理される。さらに抵抗体での電位降下を大きく
するため、抵抗体（多結晶シリコン）１４上に絶縁膜１
５を配置し、その抵抗体１４のカソード電極１１までの
距離を大きくとれるように、カソード電極１１との接触
孔３３を絶縁膜１５に開け、カソード電極１１を形成す
る。その後、他方面にアノード電極１２が形成される。
尚、上記の拡散深さの数値の組み合わせは一例であり、
種々の数値の組み合わせがあることは勿論である。
図面を参照しながらこの発明の実施例を説明する。実施
例ではすべて第１導電形をｎ形、第２導電形をｐ形半導
体とするが、これを逆にすることも可能である。図１は
第１実施例の要部構造断面図である。高比抵抗のｎベー
ス層３の一方の面の表面層に拡散深さが３．０μｍの第
１ｐベース領域４、第２ｐベース領域５が形成され、他
方の面にｎ+ バッファ層２を介してｐ+ アノード層１が
形成され、そのｐ+ アノード層１の表面上にアノード電
極１２が形成されている。さらには、寄生サイリスタの
ラッチアップ防止の目的で、第１ｐベース領域４下に拡
散深さが４．０μｍのｐ+ べース領域６も併せて形成さ
れている。勿論ｎ+ ソース領域７下で第１ｐベース領域
４内にｐ+ 領域を形成しても同様の効果が得られる。第
１ｐベース領域４の表面層に拡散深さが０．４μｍのｎ
+ ソース領域７域と第２ｐベース領域５の表面層に拡散
深さが２．０μｍのｎ+ エミッタ領域８が各々選択的に
形成されている。ｎ+ ソース領域７とｎ+ エミッタ領域
８により挟まれた領域の第１ｐベース領域４、ｎベース
層３、そして第２ｐベース領域５の表面上にゲート絶縁
膜９を介してゲート電極１０が形成され、ｎチャネルＭ
ＯＳＦＥＴが構成されている。ｎベース層３の一方の面
から形成された各層およびゲート電極１０が形成された
表面は、層間絶縁膜のリンガラス（ＰＳＧ）１３で覆わ
れ、このリンガラス１３にカソード電極１１との接触孔
３１、抵抗体１４との接触孔３２がそれぞれ開けられ
る。そして抵抗体１４として多結晶シリコンが第２ｐベ
ース領域５の表面とリンガラス１３の一部表面に堆積さ
れ、熱処理される。さらに抵抗体での電位降下を大きく
するため、抵抗体（多結晶シリコン）１４上に絶縁膜１
５を配置し、その抵抗体１４のカソード電極１１までの
距離を大きくとれるように、カソード電極１１との接触
孔３３を絶縁膜１５に開け、カソード電極１１を形成す
る。その後、他方面にアノード電極１２が形成される。
尚、上記の拡散深さの数値の組み合わせは一例であり、
種々の数値の組み合わせがあることは勿論である。
【００２２】上記構成の絶縁ゲート型サイリスタのｐ+
アノード層１とｎ+ バッファ層２の接合面からｎベース
層３内に０から５０μｍの深さに濃度のピークがきて、
そのひろがりが１０から４０μｍとなるプロトン
（Ｈ+ ）などのライフタイムキラー５０となる物質をイ
オン注入法で局在的に導入する。そのプロトンの照射量
はドーズ量で１×１０10から１×１０13ｃｍ-2とする。
またプロトンの代わりにヘリウム（Ｈｅ）を照射しても
ライフタイムキラーを局在化できる。
アノード層１とｎ+ バッファ層２の接合面からｎベース
層３内に０から５０μｍの深さに濃度のピークがきて、
そのひろがりが１０から４０μｍとなるプロトン
（Ｈ+ ）などのライフタイムキラー５０となる物質をイ
オン注入法で局在的に導入する。そのプロトンの照射量
はドーズ量で１×１０10から１×１０13ｃｍ-2とする。
またプロトンの代わりにヘリウム（Ｈｅ）を照射しても
ライフタイムキラーを局在化できる。
【００２３】また図２は前記の素子のカソード側から見
た平面図を示す。図１におけるゲート電極１０、抵抗体
１４、カソード電極１１と第１ｐベース領域４との接触
部（以下カソード電極接触部４１と称す）、抵抗体１４
と第２ｐベース領域５との接触部（以下抵抗体接触部４
２と称す）、ゲート電極１０とカソート電極１１または
抵抗体１４に挟まれたリンガラス（第１および第２ｐベ
ース領域４、５上のリンガラス接触部１３１、１３２）
のそれぞれの形状がストライプ形となっている。
た平面図を示す。図１におけるゲート電極１０、抵抗体
１４、カソード電極１１と第１ｐベース領域４との接触
部（以下カソード電極接触部４１と称す）、抵抗体１４
と第２ｐベース領域５との接触部（以下抵抗体接触部４
２と称す）、ゲート電極１０とカソート電極１１または
抵抗体１４に挟まれたリンガラス（第１および第２ｐベ
ース領域４、５上のリンガラス接触部１３１、１３２）
のそれぞれの形状がストライプ形となっている。
【００２４】つぎに動作を説明する。カソード電極１１
を接地し、アノード電極１２に正の電圧を印加した状態
でゲート電極１０に正の電圧を加えると、ゲート酸化膜
９の下に反転層（一部蓄積層）が形成され、横型ＭＯＳ
ＦＥＴがオンする。これによりまず電子がカソード電極
１１→ｎ+ ソース領域７→ＭＯＳＦＥＴのチャネルを通
ってｎベース層３に供給される。この電子はｐｎｐトラ
ンジスタ（ｐ+ アノード層１／ｎ+ バッファ層２／ｎベ
ース層３／第１ｐベース領域４）のベース電流として働
き、ｐｎｐトランジスタが動作する。正孔はｐ+ アノー
ド層１から注入されｎベース層３を通って一部第２ｐベ
ース領域５へと流れる。そして抵抗体１４を通ってカソ
ード電極１１へと抜けてゆく。その際、抵抗体１４を正
孔電流が通ることによって第２ｐ+ ベース領域５の電位
が上昇し、ついにはｎ+ エミッタ領域８から電子の注入
が生じサイリスタ（ｎ+ エミッタ領域８／第２ｐベース
領域５／ｎベース層３／ｎ+ バッファ層２／ｐ+ アノー
ド層１）が動作をする。ターンオフ時には、ゲート電極
１０の電位を横型ＭＯＳＦＥＴのしきい値以下に下げ、
このＭＯＳＦＥＴをオフする。そうすることでｎ+ エミ
ッタ領域８をカソード電極１２から電位的に切り離し、
サイリスタ動作が停止する。
を接地し、アノード電極１２に正の電圧を印加した状態
でゲート電極１０に正の電圧を加えると、ゲート酸化膜
９の下に反転層（一部蓄積層）が形成され、横型ＭＯＳ
ＦＥＴがオンする。これによりまず電子がカソード電極
１１→ｎ+ ソース領域７→ＭＯＳＦＥＴのチャネルを通
ってｎベース層３に供給される。この電子はｐｎｐトラ
ンジスタ（ｐ+ アノード層１／ｎ+ バッファ層２／ｎベ
ース層３／第１ｐベース領域４）のベース電流として働
き、ｐｎｐトランジスタが動作する。正孔はｐ+ アノー
ド層１から注入されｎベース層３を通って一部第２ｐベ
ース領域５へと流れる。そして抵抗体１４を通ってカソ
ード電極１１へと抜けてゆく。その際、抵抗体１４を正
孔電流が通ることによって第２ｐ+ ベース領域５の電位
が上昇し、ついにはｎ+ エミッタ領域８から電子の注入
が生じサイリスタ（ｎ+ エミッタ領域８／第２ｐベース
領域５／ｎベース層３／ｎ+ バッファ層２／ｐ+ アノー
ド層１）が動作をする。ターンオフ時には、ゲート電極
１０の電位を横型ＭＯＳＦＥＴのしきい値以下に下げ、
このＭＯＳＦＥＴをオフする。そうすることでｎ+ エミ
ッタ領域８をカソード電極１２から電位的に切り離し、
サイリスタ動作が停止する。
【００２５】図３は第２実施例の要部構造断面図を示
す。図１との違いはｎバッファ層２がなく、ｎベース層
３上にｐ+ アノード層が形成されている点である。また
ｐ+ アノード層１とｎベース層３との接合面からｎベー
ス層３内に０から５０μｍの深さに濃度のピークがき
て、そのひろがりが数μｍから数十μｍとなるプロトン
などのライフタイムキラー５０となる物質をイオン注入
法で局在的に導入する。そのプロトンの照射量はドーズ
量で１×１０10から１×１０13ｃｍ-2とする。動作は第
１実施例の素子と同一である。この素子の平面図は図２
と同様のストライプ形である。
す。図１との違いはｎバッファ層２がなく、ｎベース層
３上にｐ+ アノード層が形成されている点である。また
ｐ+ アノード層１とｎベース層３との接合面からｎベー
ス層３内に０から５０μｍの深さに濃度のピークがき
て、そのひろがりが数μｍから数十μｍとなるプロトン
などのライフタイムキラー５０となる物質をイオン注入
法で局在的に導入する。そのプロトンの照射量はドーズ
量で１×１０10から１×１０13ｃｍ-2とする。動作は第
１実施例の素子と同一である。この素子の平面図は図２
と同様のストライプ形である。
【００２６】図４は６００Ｖ級の素子のターンオフ時間
とオン電圧の相関関係図を示す。同図は第１実施例の絶
縁ゲート型サイリスタ、従来の絶縁ゲート型サイリス
タ、ＥＳＴ、ＩＧＢＴの比較を示す。尚、従来の素子は
ライフタイムキラーを素子全体に導入している。この４
種類のデバイスの製作法を次に示す。比抵抗が0.02Ωｃ
ｍで厚さが 450μｍのｐ+ シリコン基板上に、比抵抗が
0.1Ωｃｍで厚さが10μｍのｎ+ バッファ層２、比抵抗
が40Ωｃｍで厚さが55μｍのｎベース層３のエピタキシ
ャル層を成長させたウエハを用いた。また、チップサイ
ズは４素子とも１cm2 であり、カソード（エミッタ）電
極との接触部をストライプ形にし、本発明素子において
はｎ+ バッファ層２とｎベース層３の接合面から５μｍ
付近のｎベース層３内にライフタイムキラーを極在化さ
せた。ターンオフ時間を１．０μｓの場合、オン電圧は
それぞれ、第１実施例の絶縁ゲート型サイリスタが０．
９Ｖ、従来の絶縁ゲート型サイリスタが１．２Ｖ、ＥＳ
Ｔが１．６Ｖ、そしてＩＧＢＴが２．３Ｖである。この
オン電圧は、１００Ａ導通時の電位降下で定義した。
尚、カソード側から見た平面図は図２と同様のストライ
プ形である。
とオン電圧の相関関係図を示す。同図は第１実施例の絶
縁ゲート型サイリスタ、従来の絶縁ゲート型サイリス
タ、ＥＳＴ、ＩＧＢＴの比較を示す。尚、従来の素子は
ライフタイムキラーを素子全体に導入している。この４
種類のデバイスの製作法を次に示す。比抵抗が0.02Ωｃ
ｍで厚さが 450μｍのｐ+ シリコン基板上に、比抵抗が
0.1Ωｃｍで厚さが10μｍのｎ+ バッファ層２、比抵抗
が40Ωｃｍで厚さが55μｍのｎベース層３のエピタキシ
ャル層を成長させたウエハを用いた。また、チップサイ
ズは４素子とも１cm2 であり、カソード（エミッタ）電
極との接触部をストライプ形にし、本発明素子において
はｎ+ バッファ層２とｎベース層３の接合面から５μｍ
付近のｎベース層３内にライフタイムキラーを極在化さ
せた。ターンオフ時間を１．０μｓの場合、オン電圧は
それぞれ、第１実施例の絶縁ゲート型サイリスタが０．
９Ｖ、従来の絶縁ゲート型サイリスタが１．２Ｖ、ＥＳ
Ｔが１．６Ｖ、そしてＩＧＢＴが２．３Ｖである。この
オン電圧は、１００Ａ導通時の電位降下で定義した。
尚、カソード側から見た平面図は図２と同様のストライ
プ形である。
【００２７】図５は２５００Ｖ級の素子のターンオフ時
間とオン電圧の相関関係図を示す。同図は第２実施例の
絶縁ゲート型サイリスタ、従来の絶縁ゲート型サイリス
タ、ＥＳＴ、ＩＧＢＴの比較を示す。尚、従来の素子は
ライフタイムキラーを素子全体に導入している。この４
種類のデバイスの製作に当たっては、エピタキシャルウ
エハでなくバルクシリコンウエハを用いた。本発明素子
においてはｐ+ アノード層１とｎベース層３の接合面か
ら２０μｍ付近のｎベース層３内にライフタイムキラー
を極在化させた。ターンオフ時間を１．０μｓにしたと
きの４素子のオン電圧はそれぞれ、１．１Ｖ、１．３
Ｖ、２．０Ｖ、そして２．４Ｖである。このオン電圧
は、１００Ａ導通時の電位降下で定義した。尚、カソー
ド側から見た平面図は図２と同様のストライプ形であ
る。
間とオン電圧の相関関係図を示す。同図は第２実施例の
絶縁ゲート型サイリスタ、従来の絶縁ゲート型サイリス
タ、ＥＳＴ、ＩＧＢＴの比較を示す。尚、従来の素子は
ライフタイムキラーを素子全体に導入している。この４
種類のデバイスの製作に当たっては、エピタキシャルウ
エハでなくバルクシリコンウエハを用いた。本発明素子
においてはｐ+ アノード層１とｎベース層３の接合面か
ら２０μｍ付近のｎベース層３内にライフタイムキラー
を極在化させた。ターンオフ時間を１．０μｓにしたと
きの４素子のオン電圧はそれぞれ、１．１Ｖ、１．３
Ｖ、２．０Ｖ、そして２．４Ｖである。このオン電圧
は、１００Ａ導通時の電位降下で定義した。尚、カソー
ド側から見た平面図は図２と同様のストライプ形であ
る。
【００２８】図６は第３実施例の素子の平面図を示す。
抵抗体接触部４２、絶縁膜１３１、カソード電極接触部
４１、抵抗体１４のそれぞれの形状を正方形とする。第
３実施例の変形例として、この形状を多角形、円形およ
び楕円形のいずれかにしてもよい。またこれらの組み合
わせでも勿論よい。カソード接触部４１および抵抗体接
触部４２の形状を多角形、円形、楕円形にしたことによ
り、素子面積全体に対する第１ｐベース領域４を含むＩ
ＧＢＴ部分と第２ｐベース領域５を含むサイリスタ部分
の両者の面積比率がストライプ形状に比べ増加したこと
により、第１および第２実施例の素子と同様オン電圧は
低下した。結果は第１および第２実施例の素子とほとん
ど同じであった。
抵抗体接触部４２、絶縁膜１３１、カソード電極接触部
４１、抵抗体１４のそれぞれの形状を正方形とする。第
３実施例の変形例として、この形状を多角形、円形およ
び楕円形のいずれかにしてもよい。またこれらの組み合
わせでも勿論よい。カソード接触部４１および抵抗体接
触部４２の形状を多角形、円形、楕円形にしたことによ
り、素子面積全体に対する第１ｐベース領域４を含むＩ
ＧＢＴ部分と第２ｐベース領域５を含むサイリスタ部分
の両者の面積比率がストライプ形状に比べ増加したこと
により、第１および第２実施例の素子と同様オン電圧は
低下した。結果は第１および第２実施例の素子とほとん
ど同じであった。
【００２９】図７は第４実施例の素子の平面図を示す。
ストライプ形状と第３実施例の形状との組み合わせであ
る。抵抗体接触部４２、絶縁膜１３２、抵抗体１４のそ
れぞれの形状を正方形とし、ゲート電極１０、絶縁膜１
３１のそれぞれの形状はストライプ形とする。カソード
電極接触部４１をストライプ形にし抵抗体接触部４２を
多角形、円形、楕円形のいずれかにしたことにより、素
子面積全体に対する前記ＩＧＢＴ部分と前記サイリスタ
部分の両者の面積比率がストライプ形状に比べ増加した
ことにより、第１および第２実施例の素子と同様オン電
圧は低下した。結果は第１および第２実施例の素子とほ
とんど同じであった。
ストライプ形状と第３実施例の形状との組み合わせであ
る。抵抗体接触部４２、絶縁膜１３２、抵抗体１４のそ
れぞれの形状を正方形とし、ゲート電極１０、絶縁膜１
３１のそれぞれの形状はストライプ形とする。カソード
電極接触部４１をストライプ形にし抵抗体接触部４２を
多角形、円形、楕円形のいずれかにしたことにより、素
子面積全体に対する前記ＩＧＢＴ部分と前記サイリスタ
部分の両者の面積比率がストライプ形状に比べ増加した
ことにより、第１および第２実施例の素子と同様オン電
圧は低下した。結果は第１および第２実施例の素子とほ
とんど同じであった。
【００３０】図８は第５実施例の要部構造断面図を示
す。横型ＭＯＳＦＥＴがトレンチ構造の絶縁ゲート型サ
イリスタにこの発明を適用した実施例である。ｎ+ バッ
ファ層２を有する構造で、第１ｐベース領域４と第２ｐ
ベース領域５はトレンチ１６（溝）の両側に配置され、
トレンチ１６の側壁の表面層に第１ｐベース領域４側に
ｎ+ ソース領域７、第２ｐベース領域５側にｎ+ エミッ
タ領域８が形成され、ゲート電極１０はトレンチ１６に
ゲート酸化膜９を介して埋め込まれ、絶縁膜１５はゲー
ト電極１０の上部とｎ+ エミッタ領域８の表面を被覆す
る。第２ｐベース領域５の表面に抵抗体１４を形成し、
その上部にカソード電極１１を形成する。ｎ+ バッファ
層２の表面にｐ+ アノード層１が形成され、そのｐ+ ア
ノード層１の表面にアノード電極１２が設けられる。ラ
イフタイムキラーの導入はこの構造では第２実施例と同
じである。またｎ+ バッファ層２のない構造の場合のラ
イフタイムキラー５０の導入は第１実施例と同じであ
る。さらにカソード側から見た平面図は図２と同じであ
る。このトレンチ構造にすることで、ストライプ幅を２
０％縮小でき、さらにライフタイムキラーを局在化させ
ることで、オン電圧が小さくできる。６００Ｖ素子の場
合、０．９Ｖが０．８Ｖに２５００Ｖ素子の場合１．０
Ｖが０．９Ｖになった。
す。横型ＭＯＳＦＥＴがトレンチ構造の絶縁ゲート型サ
イリスタにこの発明を適用した実施例である。ｎ+ バッ
ファ層２を有する構造で、第１ｐベース領域４と第２ｐ
ベース領域５はトレンチ１６（溝）の両側に配置され、
トレンチ１６の側壁の表面層に第１ｐベース領域４側に
ｎ+ ソース領域７、第２ｐベース領域５側にｎ+ エミッ
タ領域８が形成され、ゲート電極１０はトレンチ１６に
ゲート酸化膜９を介して埋め込まれ、絶縁膜１５はゲー
ト電極１０の上部とｎ+ エミッタ領域８の表面を被覆す
る。第２ｐベース領域５の表面に抵抗体１４を形成し、
その上部にカソード電極１１を形成する。ｎ+ バッファ
層２の表面にｐ+ アノード層１が形成され、そのｐ+ ア
ノード層１の表面にアノード電極１２が設けられる。ラ
イフタイムキラーの導入はこの構造では第２実施例と同
じである。またｎ+ バッファ層２のない構造の場合のラ
イフタイムキラー５０の導入は第１実施例と同じであ
る。さらにカソード側から見た平面図は図２と同じであ
る。このトレンチ構造にすることで、ストライプ幅を２
０％縮小でき、さらにライフタイムキラーを局在化させ
ることで、オン電圧が小さくできる。６００Ｖ素子の場
合、０．９Ｖが０．８Ｖに２５００Ｖ素子の場合１．０
Ｖが０．９Ｖになった。
【００３１】前記実施例のすべてにおいて、抵抗体１４
は多結晶シリコンで形成される。またライフタイムキラ
ーとしてヘリュウム（Ｈｅ）を照射しても局在化でき
る。
は多結晶シリコンで形成される。またライフタイムキラ
ーとしてヘリュウム（Ｈｅ）を照射しても局在化でき
る。
【００３２】
【発明の効果】この発明により、６００Ｖクラスから２
５００Ｖ以上という広い耐圧領域において、ＥＳＴ、お
よびＩＧＢＴよりもトレードオフ特性の格段に良好な電
圧駆動型サイリスタが得られた。
５００Ｖ以上という広い耐圧領域において、ＥＳＴ、お
よびＩＧＢＴよりもトレードオフ特性の格段に良好な電
圧駆動型サイリスタが得られた。
【図１】第１実施例の要部構造断面図
【図２】第１実施例の素子のカソード側から見た平面図
【図３】第２実施例の要部構造断面図
【図４】６００Ｖ級の素子のターンオフ時間とオン電圧
の相関関係図
の相関関係図
【図５】２５００Ｖ級の素子のターンオフ時間とオン電
圧の相関関係図
圧の相関関係図
【図６】第３実施例の素子の平面図
【図７】第４実施例の素子の平面図
【図８】第５実施例の要部構造断面図
【図９】ＥＳＴ素子の要部構造断面図
１ ｐ+ アノード層 ２ ｎ+ バッファ層 ３ ｎベース層 ４ 第１ｐベース領域 ５ 第２ｐベース領域 ６ ｐ+ 領域 ７ ｎ+ ソース領域 ８ ｎ+ エミッタ領域 ９ ゲート酸化膜 １０ ゲート電極 １１ カソード電極 １２ アノード電極 １３ リンガラス（層間絶縁膜） １３１ リンガラス接触部 １３２ リンガラス接触部 １４ 抵抗体 １５ 絶縁膜 １６ トレンチ ３１ 接触孔 ３２ 接触孔 ３３ 接触孔 ４１ カソード電極接触部 ４２ 抵抗体接触部 ５０ ライフタイムキラー
Claims (11)
- 【請求項１】第一導電形ベース層と、第一導電形ベース
層の主面の表面層に選択的に分離形成された第一、第二
の第二導電形ベース領域と、第一の第二導電形ベース領
域の表面層に選択的に形成された第一導電形ソース領域
と、第二の第二導電形ベース領域の表面層に選択的に形
成された第一導電形エミッタ領域と、第一導電形のソー
ス領域およびエミッタ領域間に挟まれた第一の第二導電
形ベース領域の露出部、第一導電形ベース層の露出部、
第二の第二導電形ベース領域の露出部に絶縁膜を介して
形成されたゲート電極と、第一の第二導電形ベース領域
の露出部と第一導電形ソース領域とに共通に接触する第
一主電極と、第一主電極と第二の第二導電形ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電形ベース層の他面に形成された高濃度の第一導電
形バッファ層と、第一導電形バッファ層の表面層に形成
されたと第二導電形エミッタ層と、第二導電形エミッタ
層に接触する第二主電極とを有するものにおいて、第一
導電形ベース層内にライフタイムキラーを局在化させる
ことを特徴とする絶縁ゲート型サイリスタ。 - 【請求項２】第一導電形ベース層と、第一導電形ベース
層の主面の表面層に選択的に分離形成された第一、第二
の第二導電形ベース領域と、第一の第二導電形ベース領
域の表面層に選択的に形成された第一導電形ソース領域
と、第二の第二導電形ベース領域の表面層に選択的に形
成された第一導電形エミッタ領域と、第一導電形のソー
ス領域およびエミッタ領域間に挟まれた第一の第二導電
形ベース領域の露出部、第一導電形ベース層の露出部、
第二の第二導電形ベース領域の露出部に絶縁膜を介して
形成されたゲート電極と、第一の第二導電形ベース領域
の露出部と第一導電形ソース領域とに共通に接触する第
一主電極と、第一主電極と第二の第二導電形ベース領域
の露出部との間に介在して双方に接触する抵抗体と、第
一導電形ベース層の他面の表面層に形成された第二導電
形エミッタ層と、第二導電形エミッタ層に接触する第二
主電極とを有するものにおいて、第一導電形ベース層内
にライフタイムキラーを局在化させることを特徴とする
絶縁ゲート型サイリスタ。 - 【請求項３】第一導電形ソース領域の下方の一部もしく
は第一の第二導電形ベース領域の下方に接続して形成さ
れた高濃度の第二導電形領域を有することを特徴とする
請求項１または２に記載の絶縁ゲート型サイリスタ。 - 【請求項４】ライフタイムキラーを局在化させる場所
が、第一導電形ベース層と第一導電形バッファ層との接
合面から０ないし５０μｍとすることを特徴とする請求
項１に記載の絶縁ゲート型サイリスタ。 - 【請求項５】ライフタイムキラーを局在化させる場所
が、第一導電形ベース層と第二導電形エミッタ層との接
合面から０ないし５０μｍとすることを特徴とする請求
項２に記載の絶縁ゲート型サイリスタ。 - 【請求項６】ライフタイムキラーのドーズ量が１×１０
10ｃｍ-2ないし１×１０13ｃｍ-2であることを特徴とす
る請求項１または２に記載の絶縁ゲート型サイリスタ。 - 【請求項７】抵抗体と、第二の第二導電形ベース領域と
の接触面を囲んで第一の第二導電形ベース領域およびそ
の表面層に第一導電形ソース領域が形成され、前記接触
面上の抵抗体を囲んで層間絶縁膜を介してゲート電極が
設けられ、そのゲート電極を囲んで層間絶縁膜を介して
第一主電極が設けられたことを特徴とする請求項１また
は２に記載の絶縁ゲート型サイリスタ。 - 【請求項８】第一主電極と、第一の第二導電形ベース領
域および第一導電形ソース領域との接触面の平面形状
と、抵抗体と第二の第二導電形ベース領域との接触部の
平面形状とが多角形、円形、楕円形のいずれかであるこ
とを特徴とする請求項７に記載の絶縁ゲート型サイリス
タ。 - 【請求項９】第一主電極と第一の第二導電形ベース領域
および第一導電形ソース領域との接触部の平面形状がス
トライプ形であり、第二の第二導電形ベース領域および
抵抗体との接触部の平面形状と第二の第二導電形ベース
領域の平面形状が多角形、円形、楕円形のいずれかであ
ることを特徴とする請求項７に記載の絶縁ゲート型サイ
リスタ。 - 【請求項１０】第一および第二の第二導電形ベース領域
の間に表面に垂直に溝が掘られ、その溝の底面に第一導
電形ベース層が接し、第一導電形のソース領域およびエ
ミッタ領域はその溝の内面に沿って形成され、ゲート電
極はその溝の内面との間に絶縁膜を介して溝内に埋め込
まれたことを特徴とする請求項１ないし９のいずれかに
記載の絶縁ゲート型サイリスタ。 - 【請求項１１】抵抗体が多結晶シリコンからなることを
特徴とする請求項１ないし１０のいずれかに記載の絶縁
ゲート型サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7853495A JPH08274304A (ja) | 1995-04-04 | 1995-04-04 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7853495A JPH08274304A (ja) | 1995-04-04 | 1995-04-04 | 絶縁ゲート型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274304A true JPH08274304A (ja) | 1996-10-18 |
Family
ID=13664586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7853495A Pending JPH08274304A (ja) | 1995-04-04 | 1995-04-04 | 絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274304A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134861A (ja) * | 2009-12-24 | 2011-07-07 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| CN117650162A (zh) * | 2023-10-31 | 2024-03-05 | 海信家电集团股份有限公司 | 半导体装置和半导体装置的制造方法 |
-
1995
- 1995-04-04 JP JP7853495A patent/JPH08274304A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134861A (ja) * | 2009-12-24 | 2011-07-07 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| CN117650162A (zh) * | 2023-10-31 | 2024-03-05 | 海信家电集团股份有限公司 | 半导体装置和半导体装置的制造方法 |
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