JPS61183965A - サイリスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＧＴＯ（ゲート・ターンオフ・サイリスタ）
などのサイリスタの製造方法に関する。

（発明の技術的背景とその問題点〕 一般にＧＴＯは、ゲート電極に正または負のバイアスを
印加することによりターンオン及びターンオフを可能に
するため、転流回路が不要であり、またスイッチング時
間が短いので高周波で動作できる、といった利点を有す
る。−万ＧＴＯは、ターンオフ時の電力損失が一定の値
に達すると熱破壊を起こすため、流し得る７ノード電流
に限界があり、その値は高々２００ＯＡ程度であって通
常のサイリスタと比べて電流容量を大きくすることがで
きない、という欠点がある。その原因は、ＧＴＯをター
ンオフする際に局所的に電流集中が生じることにある。

こような現象を緩和するために通常、マルチ・エミッタ
構造即ちカソード領域を分割して複数の小さなＧＴＯ（
ＧＴＯエレメントと呼ぶ）を並列接続した構造とするこ
とが行われる。これにより電流集中箇所が分散されるた
め、ある程度電流容量を増大することができる。

しかし以上のような改善を行っても、各ＧＴＯエレメン
トにおいて上記した電流集中が生じるので、本質的な問
題解決にはならない。ターンオフ時に各Ｇ　Ｔ　Ｏ、ル
メント間のアノード電流のバランスが崩れ、ターンオフ
過程の最終時では一個ないし数個のＧＴＯエレメントに
電流集中が起り、これらが破壊してしまうのである。こ
の原因の一つは、現在のプロセス技術では直径４０＃以
上のウェーハ全面に均一な拡散を施し、かつ一様なライ
フタイムを実現することが困難なためである。

第２の原因は、各ＧＴＯエレメントのターンオフ破壊耐
量が十分でないためである。

この問題を解決するため従来、ＧＴＯのｎベース層のシ
ート抵抗を小さくし、ｎエミッタ層とｎベース層の間の
接合耐圧を大きくすることが提案されている（特開昭５
３−１１０３８６号公報）。

また、ｎベース層を低抵抗の均一不純物濃度層とするた
めにこれをエピタキシャル法で形成することも提案され
ている（特開昭５２−１０２６８７号公報）。

ところで、ｎベース層のシート抵抗を十分小さくするた
めには、その幅を３０ｕｍ程度以上にする必要がある。

また、ｎベース層に拡散形成するｎエミッタ層の幅は注
入効率を十分なものとするためには２０μｍ程度以上を
必要とする。そうすると、ｐ−ス層をエピタキシャル法
で形成するためにはエピタキシャル成長層として５０μ
ｍ以上の厚さを必要とすることになる。ところがエピタ
キシャル成長は１３００℃程度の高温で行うため、この
工程で基板のｎベース層に欠陥が形成され、これがライ
フタイムの低下をもたらし、ＧＴＯのオン電圧上昇をも
たらす。また４０μ７７１以上のエピタキシャル成長層
を形成すると、成長層内にも多数の欠陥が発生するため
、ｎベース層のライフタイムも低下し、これもＧＴＯの
オン電圧上昇の原因となる。

〔発明の目的〕

本発明は上記した点に鑑みなされたもので、ライフタイ
ムが十分高く、ターンオフ破壊耐量の高いサイリスタを
エピタキシャル法を用いることなく製造する方法を提供
することを目的とする。

〔発明の概要〕

本発明は、サイリスタを構成するためのＤｎｌ）ｎウェ
ーハを、二枚の半導体基板の直接接着技術により構成す
る。すなわち、鏡面研磨された高抵抗ベース層を有する
第１の半導体基板と、同じく鏡面研磨された低抵抗ベー
ス層を有する第２の半導体基板とを、実質的に異物の介
在しない清浄な雰囲気下で研摩面同士を接触させ、２０
０℃以上の温度で熱処理して接着し、この接着基板を用
いてｐｎｐｎウェー八を形へする。

（発明の効果〕 本発明によれば、低抵抗ベース層をエピタキシャル法で
厚く形成する場合のように長時間の高温熱工程を用いる
ことなく、容易にｐｎｐｎウェーハを得ることができる
。そして本発明によれば、ｎベース層、ｎベース層のラ
イフタイムを十分大きいものとすることができるため、
オン電圧が低く、ターンオフ破壊耐量の高いＧＴＯなと
のサイリスタを実現することができる。

〔発明の実施例〕

以下図面を参照して本発明の詳細な説明する。

第１図（ａ）〜（ｄ）は一実施例のＧＴＯ製造工程を示
す。第１図（ａ）に示すように、高抵抗ｎベース層とな
るｎ−型Ｓｉ基板１１（第１の半導体基板）と、低抵抗
ｎベース層となるｐ型Ｓｉ基板１３（第２の半導体基板
）を用意する。ｐ型Ｓｉ基板１３の不純物濃度は１０１
６〜１０１８／ｃＩ１１３程度とする。これらの基板の
互いに接着すべき表面は表面粗さ５００Å以下に鏡面研
磨されている。ｎ−型Ｓｉ基板１１の接着すべき面と反
対側の面には、ボロンまたはガリウムなどを拡散して厚
さ３０〜１５０μｍのｎエミッタ層１２が拡散形成され
ている。そしてこれらの基板は、表面状態によつＴはＨ
２Ｏ２＋Ｈ２ＳＯ４４ＨＦ→稀ＨＦによる前処理工程で
、脱脂及びスティンフィルム除去を行う。次に各基板を
清浄な水で数分程度水洗し、室温でスピンナ乾燥する。

この工程は基板の鏡面に吸着していると思われる水分は
そのまま残し、過剰な水分を除去するもので、吸着水分
の殆どが揮散する１００℃以上の加熱乾燥は避ける。

このような処理を経た基板１１．１３を、例えばクラス
１以下の清浄な雰囲気下に設置しそれぞれの鏡面研磨面
に異物が介在しない状態で、第１図（ｂ）に示すように
研磨面同士を接触させる。

そして密着した基板を２００℃以上、好ましくは１００
０〜１２００℃で熱処理して接着強度を高めた接着基板
を得る。接着界面１４は良好なｐｎ−接合特性を示す。

なお、ｎ−型Ｓｉ基板１の厚さは高抵抗ｎベース層の厚
さにより決まるので、例えば耐圧４．５ｋＶ素子では８
００μｍ程度とする。またｐ型Ｓｉ基板１３の厚さは、
上記接着作業の容易さを考慮して３００μｍ程度以上と
する。

このようにして形成した接着基板のｐ型基板１３側を研
磨してｐ型層厚みを５０Ｌｔ７ＦＬ程度に設定し、その
後第１図（Ｃ）に示すように、このｐ型基板１３側にリ
ンなどを拡散して２０μｍ程度のｎエミッタ層１５を形
成する。これにより、サイリスタの基本構成となるｐｎ
ｐｎウェー八が得へれる。

この後、公知の方法で第１図（ｄ）に示すようにエツチ
ングを行ってｎエミッタ層を複数個に分割し、カソード
電極１６．ゲート電極１７．アノード電極１８．保護膜
１９等を形成してＧＴＯが完成する。

第２図は、この実施例によるＧＴＯの不純物濃度分布を
示す。図から明らかなように、ｐ型Ｓｉ基板１３を用い
て得られたｎベース層は、不純物濃度分布が均一でかつ
低抵抗となっている。

この実施例によるＧＴＯでは、ｎベース層のシート抵抗
１００Ω／口以下が容易に得られ、ターンオフ破壊耐量
を十分大きくすることができる。

またエピタキシャル法によりｎベース層を形成する従来
の方法と比べて長時間の高温熱工程がないため、ｎベー
ス層、ｎベース層のライフタイムが大きくなる。実際に
本実施例の方法と、ｎベース層をエピタキシャル法によ
り形成する従来法による耐圧４．５ｋＶのＧＴＯを試作
して、特性評価を行った。その結果、最大ターンオフ電
流は、従来法によるものでは３０００Ａであるのに対し
、本実施例法によるものは４０００Ａであった。オン電
圧は従来法によるものが２．５Ｖであるのに対し、本実
施例によるものが２．０Ｖであった。

最大ターンオフ電流は、ＧＴＯがターンオフすることが
できる最大電流である。本実施例によるＧＴＯの最大タ
ーンオフ電流が大きいのは、ｎベース層の面内均一性が
優れていることと欠陥が少ないことによるものと考えら
れる。

以上のように本実施例によれば、ＧＴＯのターンオフ破
壊耐量を従来より３０％以上改善し、またオン電圧を低
くすることができる。

第３図（ａ）〜（Ｃ）は本発明の別の実施例のＧＴＯ製
造工程を示す。第３図（ａ）に示すように、表面が鏡面
研磨され、裏面にｎエミッタ層２２が拡散形成された高
抵抗ｎベース層となるｎ−型Ｓｉ基板２１（第１の半導
体基板）と、同じく表面が鏡面研磨され、その研磨面に
ｎベース層２４が拡散形成されたｐ−型Ｓｉ基板２３（
第２の半導体基板）を用意する。これらの基板に先の実
施例と同様の清浄化処理を施した後、第３図（ｂ）に示
すように先の実施例と同様の条件で研磨面同士を接着し
て一体化する。そしてｐ−型基板２３側を所定厚みにな
るように研磨して、第３図（Ｃ）に示すように不純物拡
散によりｎエミッタ層２６を形成する。こうして得られ
たｐｎｐｎウェー八を用へて先の実施例と同様にＧＴＯ
を形成する。

第４図はこの実施例のｐ−型Ｓｉ基板２３にｎベース層
２４を拡散形成した状態の不純物濃度分布を示している
。また第５図は、この実施例により得られたＧＴＯの不
純物濃度分布を示している。

これらの図からも明らかなように、この実施例では、ｎ
ベース層２４が拡散により形成されていて均一の不純物
濃度分布ではない点で、先の実施例と異なる。

この実施例によっても先の実施例と同様の効果が得られ
る。またこの実施例では、ｎエミッタ層２６とｎベース
層２４が互いに逆方向からの拡散により形成されている
ため、これらの間のｐｎ接合の逆耐圧Ｖｊが非常に大き
くなり、均−ｐベース層の場合に比べてターンオフ破壊
耐量を更に大きくすることができる。試作実験によれば
、Ｖｊを２倍程度に大きくすることにより、最大ターン
オフ電流を約２倍にすることができた。また、均−ｐベ
ース層の場合に比べて、接着基板形成後の研磨工程での
ｎベース層の幅のバラツキに対するｎベース層のシート
抵抗のバラツキが少なく、各ＧＴＯエレメント間の特性
のバラツキが大きく改善された。

第３図の実施例では、接着基板の研磨とその後のｎエミ
ッタ層２６の拡散形成により、ρ−型基板２３の部分が
残らないようにしているが、第６図に示すように、ｐ−
型基板２３が残るようにしてもよい。

また第７図は、第１図の実施例において、基板接着後に
熱拡散を行ってｎベース層からｎベース層へｐ型不純物
を拡散させた例を示している。このようにしてｎベース
層とｎベース層の接合付近の不純物濃度分布を制御する
ことも可能である。

以上の実施例は、低抵抗ｎベース層と高抵抗ｎベース層
の接合部を基板接着界面として選んだものであった。本
発明はこれに限られるものではない。例えば、高抵抗ｎ
ベース層のｐエミッタ層側に低抵抗ｎベース層（バッフ
ァ層）を設ける構造のＧＴＯがある。このような構造は
、逆阻止電圧を犠牲にして順阻止状態における空乏層の
伸びを制限してｎベース幅を小さくし、オン電圧の低減
を因ること、及びオン状態におけるｐエミッタ層からの
正孔の注入をｉｌｌ　御してターンオフ時間の短縮を図
ることを目的として採用される。このような構造を用い
る場合に、低抵抗ｎベース層と高抵抗ｎベース層の間を
基板接着界面として選ぶ場合も本発明は有効である。

第８図（ａ）〜（Ｃ）はその様な実施例のＧＴＯ製造工
程を示す。第８図（ａ）に示すように、表面が鏡面研磨
された低抵抗ｎベース層となるｎ型Ｓｉ基板３１（第１
の半導体基板）と、同じく表面が鏡面研磨された高抵抗
ｎベース層となるｎ−型Ｓｉ基板３２（第２の半導体基
板）とを用意する。ｎ−型Ｓｉ基板３２の接着すべき面
と反対側の面にはｎベース層３３が拡散形成されている
。これらの基板を先の実施例と同様にして、第８図（ｂ
）に示すように接着して一体化する。

そして必要に応じて研磨して厚みの制御を行った債、第
８図（Ｃ＞に示すようにｎエミッタ層３５及びｎエミッ
タ層３６を形成してｐｎｐｎウェーハを得る。この侵通
常の工程を経てＧＴＯを形成する。

第９図はこの実施例により得られるＧＴＯの不純物濃度
分布を示す。

この実施例によっても先の実施例と同様の効果が得られ
る。

第１０図は上記実施例において、低抵抗ｎベース層の部
分を均一濃度のｎ型基板ではなく、例えばｎ−型基板に
拡散によりｎ型層を形成した場合の例を第９図と対応さ
せて示したものである。また第１１図は更にその場合、
ｎ−型基板に低抵抗ｎベース層を拡散形成し、ｐエミッ
タ層を拡散形成した後にも、ｎ−型基板が残っている状
態を示している。

第１２図（ａ）〜（ｅ）は、３枚の基板接着によりｐｎ
ｐｎウェー八を形へするようにした実施例のＧＴＯ製造
工程を示す。第１２図（ａ＞に示すように、鏡面研磨さ
れた高抵抗ｎベース層となるｎ”型Ｓｉ基板４１と、同
じく鏡面研磨された低抵抗ｎベース層となるｎ型Ｓｉ基
板４２を用意する。これらの基板を先の各実施例と同様
の処理により、第１２図（ｂ）に示すように接着して一
体化する。そして各層の厚みが適当な値になるように必
要な研磨を行う。これとは別に、第１２図（Ｃ）に示す
ように、やはり鏡面研磨された低抵抗ｎベース層（バッ
ファ層）となるｎ型Ｓｉ基板４４を用意する。そしてこ
のｎ型Ｓｉ基板４４を、やはり同様の処理により先に接
着した基板と第１２図（ｄ）に示すように接着して一体
化する。

この後ｎ型Ｓｉ基板４４側を適当な厚みになるように研
磨した後、第１２図（ｅ）に示すように、　。

ｎエミッタ層４６．ｎエミッタ層４７を形成してｐｎｐ
ｎウェーハを得る。このｐｎｐｎウェー八を用へて先の
各実施例と同様にＧＴＯを形成する。

第１３図はこうして得られたＧＴＯの不純物濃度分布を
示す。即ちこの実施例の場合、二つの接着界面４３．４
５がある。

この実施例によっても、エピタキシャル法を利用した従
来の方法に比べて簡単な工程で優れた特性のＧＴＯを得
ることができる。

ところで、ＧＴＯのターンオフ・ゲインβと、ＧＴＯの
ｐｎｐｎ構造をｐｎｐ及びｎｐｎトランジスタで表現し
た時のそれぞれの電流増幅率αｎｐｎとαｐｎｐの関係
は、 零 β＝ａｎｐｎ　／　（αｎｐｎ　＋ａｏｎＯ−１）ネ である。ターンオフ・ゲインβを大きくするということ
はターンオフ時のゲート電流を小さくして大きい電流を
制御できることを意味する。このためには、上式におい
てαｎｐｎを大きくすることが必要となる。従来のＧＴ
Ｏ製造工程では、単一の基板を用い、エピタキシャル法
や拡散技術を利用してｐｎｐｎウェー八を形へし、その
後ターンオフ時のｎベース中のキャリアの減衰を促進す
るために金等の重金属を８００℃以上の高温で拡散する
ことが行われていた。この結果、ｎベース層のライフタ
イム低下と同時にｎベース層のライフタイムも低下して
しまい、αｎｐｎが低下するという欠点があった。

これに対して本発明の方法によれば、例えばｎベース層
にｎベース層を接着する前にｎベース層側に金等の重金
属を拡散する方法、あるいは電子線照射、放射線照射等
を行って、ｎベース層のライフタイム低下をもたらすこ
となくｎベース層のライフタイムを低下させることがで
き、αｎｐｎを大きく保ってターンオフ・ゲインβの大
きいＧＴＯを得ることが可能になる。この場合電子線等
の照射は、これによるタイムキラーが後の熱工程である
程度消滅しても十分な程度大量に照射しておくことが望
ましい。

なお以上においては専らＧＴＯについて説明したが、本
発明は一般のサイリスタは勿論、逆導通サイリスタ、光
サイリスタなどの各種サイリスタの製造に適用すること
ができる。

【図面の簡単な説明】

第１図（ａ）〜（ＣＩ＞は本発明の一実施例によるＧＴ
Ｏ製造工程を示す図、第２図はそのＧＴＯの不純物濃度
分布を示す図、第３図（ａ）〜（Ｃ）は他の実施例によ
るＧＴＯ製造工程を示す図、第４図はこの実施例におけ
る一方の基板の不純物濃度分布を示す図、第５図は同じ
く得られたＧＴＯの不純物濃度分布を示す図、第６図及
び第７図は第３図の実施例を変形した実施例によるＧＴ
Ｏの不純物濃度分布を示す図、第８図（ａ）〜（Ｃ）は
更に他の実施例によるＧＴＯ製造工程を示す図、第９図
はそのＧＴＯの不純物濃度分布を示す図、第１０図及び
第１１図は第８図の実施例を変形した実施例によるＧＴ
Ｏの不純物濃度分布を示す図、第１２図（ａ）〜（ｅ）
は更に他の実施例によるＧＴＯ製造工程を示す図、第１
３図はそのＧＴＯの不純物濃度分布を示す図である。 １１・・・ｎ−型Ｓｉ基板（高抵抗ｎベース層、第１の
半導体基板）、１２・・・ｎエミッタ層、１３・・・ｐ
型Ｓｉ基板（低抵抗ｐベース層、第２の半導体　゛基板
）、１４・・・接着界面、１５・・・ｎエミッタ層、１
６・・・カソード電極、１７・・・ゲート電極、１８・
・・７ノード電極、１９・・・保護膜、２１・・・ｎ−
型Ｓｉ基板（高抵抗ｎベース層、第１の半導体基板）、
２２・・・ｎエミッタ層、２３・・・ｐ−型Ｓｉ基板（
第２の半導体基板）、２４・・・低抵抗ｐベース層、２
５・・・接着界面、２６・・・ｎエミッタ層、３１・・
・ｎ型Ｓｉ基板（低抵抗ｎベース層、第１の半導体基板
）、３２・・・ｎ−型Ｓｉ基板（高抵抗ｎベース層、第
２の半導体基板）、３３・・・ｐベース層、３４・・・
接着界面、３５・・・ｎエミッタ層、３６・・・ｎエミ
ッタ層、４１・・・ｎ−型Ｓｉ基板（高抵抗ｎベース層
）、４２・・・ｐ型Ｓｉ基板（ｐベースｔ！ｉ）、４３
・・・接着界面、４４・・・ｎ型Ｓｉ基板（低抵抗ｎベ
ース層）、４５・・・接着界面、４６・・・ｎエミッタ
層、４７・・・ｎエミッタ層。 出願人代理人　弁理士　鈴江武彦 第１図 第　１　図 第２図 第３図 第４図 第５図 第６図 ｊＩ７図 第８図 第９図 第１０図 第１２図

Claims (5)

【特許請求の範囲】
1. （１）表面が鏡面研磨された高抵抗ベース層を有する第
   １の半導体基板と、表面が鏡面研磨された低抵抗ベース
   層を有する第２の半導体基板とを、実質的に異物の介在
   しない清浄な雰囲気下で研磨面同士を接触させて２００
   ℃以上の熱処理を行って接着し、この接着基板を用いて
   ｐｎｐｎウェーハを形成することを特徴とするサイリス
   タの製造方法。
2. （２）第１の半導体基板は高抵抗ｎベース層となるｎ＾
   −型Ｓｉ基板の接着すべき面と反対側の面にｐエミッタ
   層を形成したものであり、第２の半導体基板は低抵抗ｐ
   ベース層となるｐ型Ｓｉ基板である特許請求の範囲第１
   項記載のサイリスタの製造方法。
3. （３）第１の半導体基板は高抵抗ｎベース層となるｎ＾
   −型Ｓｉ基板の接着すべき面と反対側の面にｐエミッタ
   層を形成したものであり、第２の半導体基板はｐ＾−型
   Ｓｉ基板の接着すべき面に低抵抗ｐベース層が形成され
   たものである特許請求の範囲第１項記載のサイリスタの
   製造方法。
4. （４）第１の半導体基板は低抵抗ｎベース層となるｎ型
   Ｓｉ基板であり、第２の半導体基板は高抵抗ｎベース層
   となるｎ＾−型Ｓｉ基板の接着すべき面と反対側の面に
   ｐベース層が形成されたものである特許請求の範囲第１
   項記載のサイリスタの製造方法。
5. （５）第１の半導体基板は接着すべき面に低抵抗ｎベー
   ス層が形成されたｎ＾−型Ｓｉ基板であり、第２の半導
   体基板は高抵抗ｎベース層となるｎ＾−型Ｓｉ基板の接
   着すべき面と反対側の面にｐベース層が形成されたもの
   である特許請求の範囲第１項記載のサイリスタの製造方
   法。