KR20230117856A - 반도체 소자 및 이를 포함하는 3상 인버터 - Google Patents

반도체 소자 및 이를 포함하는 3상 인버터 Download PDF

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천대환
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정영균
박정희
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현대자동차주식회사
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Abstract

반도체 기판, 반도체 기판의 상면부에 위치하며, 서로 간격을 두고 배치되는 복수의 게이트 전극들, 복수의 게이트 전극들 각각에 중첩되도록 위치하는 복수의 에미터 전극들, 그리고 반도체 기판의 하면에 위치하는 컬렉터 전극을 포함하는, 반도체 소자를 제공한다.

Description

반도체 소자 및 이를 포함하는 3상 인버터{SEMICONDUCTOR DEVICE AND 3-PHASE INVERTER COMPRISING THE SAME}
본 개시는 반도체 소자, 보다 상세하게는 절연 게이트 바이폴라 트랜지스터(IGBT) 및 이를 포함하는 3상 인버터에 관한 것이다.
반도체 소자(MOSFET, JFET, MESFET, IGBT 등)는 게이트 단자의 제어를 통해 전류를 도통시킬 수 있는 3 단자 소자이며, 특히 스위칭을 위한 전력 반도체용 트랜지스터는 고전압과 대전류를 요구한다.
반도체 소자는 구조에 따라 상이한 전기적 특성을 지니며, 응용 분야에 따라 적절한 소자가 사용된다. 하지만 공통적으로 높은 전류 밀도, 낮은 턴-온 전압, 높은 항복 전압, 낮은 누설전류, 빠른 스위치 속도를 요구하며, 위 요구사항들을 동시에 만족하기 위해 다양한 구조가 제안되었다. 그러나, 위 전기적 특성들은 트레이드 오프(trade off) 관계를 가지며, 트레이드 오프 관계를 약화시켜 다른 특성을 유지시키면서 하나 이상의 특성을 개선시키기 위한 구조가 지속적으로 연구되고 있다.
특히, 3 상 인버터에 주로 사용되는 절연 게이트 바이폴라 트랜지스터(IGBT)의 경우, 고저항 영역인 N-형 에피(epi) 영역의 저항을 개선하기 위해 소수 캐리어(minority carrier)의 고준위 주입(high level injection)을 통한 전도도 변조(conductivity modulation) 효과를 이용하여 저항을 감소시킨다. 그러나, 고준위 주입에 이용되는 소수 캐리어의 주입 및 제거를 위한 스위칭 속도 감소가 일어나는 문제가 있다. 구체적으로, 3 상 인버터 내 절연 게이트 바이폴라 트랜지스터는 온(on)/오프(off) 동작을 반복하며 배터리의 DC 전력을 모터 구동에 적합한 AC 전력으로 변환한다.
또한, 턴온(Turn on) 동작시 오프(off) 상태의 공핍층 제거를 위하여 전자 주입 및 전도도 변조 효과를 위한 정공 주입 시간이 필요하고, 턴오프(Turn off) 동작시 온(on) 상태에서의 전도도 변조 효과를 일으키는 정공 제거 및 공핍층 형성을 위한 전자 제거 시간이 필요하다. 이때, 스위칭 동작(turn-on 또는 turn-off)에서, 전압 인가 후 캐리어 이동을 위한 시간 지연 발생으로 스위칭 속도가 저감되고, 캐리어 이동으로 인한 피크 전류 및 역전류 발생에 따라 스위칭 손실이 증가할 수 있다.
또한, 절연 게이트 바이폴라 트랜지스터는 온(on) 상태에서 저항을 감소시키기 위해 전도도 변조 현상을 이용하며, 온/오프 동작 사이에 전도도 변조 현상을 일으키는 소수 캐리어의 이동이 수반되어야 한다. 이러한 소수 캐리어의 이동은 온/오프를 전환하는 스위칭 동작(turn-on 또는 turn-off)의 스위칭 속도 저하 및 스위칭 손실을 야기한다.
일 측면은 스위칭 동작(turn-on 또는 turn-off)에서, 전압 인가 후 캐리어 이동을 위한 시간 지연을 줄여 스위칭 속도를 향상시키고, 캐리어 이동으로 인한 피크 전류 및 역전류 발생을 줄여 스위칭 손실을 감소시킬 수 있는 반도체 소자를 제공한다.
다른 측면은 반도체 소자를 포함하는 3상 인버터를 제공한다.
일 측면에 따르면, 반도체 기판, 반도체 기판의 상면부에 위치하며, 서로 간격을 두고 배치되는 복수의 게이트 전극들, 복수의 게이트 전극들 각각에 중첩되도록 위치하는 복수의 에미터 전극들, 그리고 반도체 기판의 하면에 위치하는 컬렉터 전극을 포함하는, 반도체 소자를 제공한다.
반도체 소자는 3 개의 게이트 전극들, 3 개의 에미터 전극들 및 1 개의 컬렉터 전극을 1 쌍으로 포함할 수 있다.
반도체 소자는, 반도체 기판의 상면부에 위치하며, 복수의 에미터 전극들과 연결된 복수의 제2 도전형 불순물 영역들을 포함할 수 있다.
제2 도전형 불순물 영역은 2 개가 1 쌍으로 에미터 전극 1 개와 연결될 수 있다.
반도체 소자는, 반도체 기판의 상면부에 위치하는 제1 도전형 웰(well) 영역을 포함하며, 복수의 제2 도전형 불순물 영역들은 제1 도전형 웰(well) 영역 내에 위치할 수 있다.
반도체 소자는 복수의 제1 도전형 웰 영역들을 포함하며, 1 쌍의 제2 도전형 불순물 영역들은 제1 도전형 웰 영역 내에 위치할 수 있다.
반도체 소자는 복수의 제1 도전형 웰 영역들을 포함하며, 서로 인접한 에미터 전극들과 각각 연결된 2 개의 제2 도전형 불순물 영역들은 제1 도전형 웰 영역 내에 위치할 수 있다.
반도체 소자는 복수의 제1 도전형 웰 영역들을 포함하며, 제2 도전형 불순물 영역은 각각 제1 도전형 웰 영역 내에 위치할 수 있다.
반도체 기판은, 상면으로 개구되는 복수의 트렌치들을 가지며, 게이트 전극은 트렌치 내에 위치할 수 있다.
트렌치는, 에미터 전극 1 개와 연결된 2 개의 제2 도전형 불순물 영역들 사이를 분할할 수 있다.
반도체 소자는, 반도체 기판과 컬렉터 전극 사이에 위치하는 컬렉터층을 더 포함할 수 있다.
반도체 소자는 절연 게이트 바이폴라 트랜지스터(IGBT)일 수 있다.
다른 측면에 따르면, 입력 전압을 변환하여 3상 전력을 공급하는 3상 인버터 회로에 있어서, 세 개의 게이트 전극 및 세 개의 에미터 전극을 포함하는 제1 반도체 소자; 및 세 개의 게이트 전극 및 세 개의 에미터 전극을 포함하는 제2 반도체 소자를 포함하고, 제1 반도체 소자의 컬렉터 전극과 제2 반도체 소자의 컬렉터 전극 사이에 입력 전압이 공급되고, 제1 반도체 소자의 세 개의 에미터 전극과 제2 반도체 소자의 세 개의 에미터 전극이 연결되는 세 개의 접점에 3상 부하가 연결되고, 제1 반도체 소자 및 제2 반도체 소작 각각에서, 세 개의 게이트 전극은 반도체 기판의 일면에 위치하며, 서로 간격을 두고 배치되고, 세 개의 에미터 전극은 세 개의 게이트 전극 각각에 중첩되도록 위치하며, 컬렉터 전극은 반도체 기판의 타면에 위치하는, 인버터를 제공한다.
일 측면에 따른 반도체 소자는 스위칭 동작(turn-on 또는 turn-off)에서, 전압 인가 후 캐리어 이동을 위한 시간 지연을 줄여 스위칭 속도를 향상시키고, 캐리어 이동으로 인한 피크 전류 및 역전류 발생을 줄여 스위칭 손실을 감소시킬 수 있다.
또한, 반도체 소자는 종래의 절연 게이트 바이폴라 트랜지스터 대비 칩 면적을 감소시킬 수 있고, 기존의 이온 주입 공정 및 에피 공정을 이용하여 제조될 수 있기 때문에 새로운 공정 기술의 개발을 요구하지 않는다.
도 1은 일 측면에 따른 반도체 소자의 단면도이다.
도 2는 다른 측면에 따른 반도체 소자의 단면도이다.
도 3은 또 다른 측면에 따른 반도체 소자의 단면도이다.
도 4는 또 다른 측면에 따른 반도체 소자의 단면도이다.
도 5는 종래 기술에 따른 반도체 소자의 턴온(turn-on) 상태에서 캐리어 이동 및 공핍층 변화를 나타내는 단면도이다.
도 6은 종래 기술에 따른 반도체 소자의 턴오프(turn-off) 상태에서 캐리어 이동 및 공핍층 변화를 나타내는 단면도이다.
도 7은 일 측면에 따른 반도체 소자의 스위칭(turn-on 또는 turn-off) 상태에서 캐리어 이동 및 공핍층 변화를 나타내는 단면도이다.
도 8은 일 실시예에 따른 반도체 소자를 이용한 3상 인버터를 나타낸 회로도이다.
도 9는 일 실시예에 따른 복수의 게이트 전압의 파형을 나타낸 파형도이다.
이후 설명하는 기술의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 구현되는 형태는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 할 수 있다. 다른 정의가 없다면 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 해당 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다. 명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 일 측면에 따른 반도체 소자(1000)의 단면을 도시한 도면이다. 도 1에서는 반도체 소자(1000)가 절연 게이트 바이폴라 트랜지스터(IGBT)인 경우에 대해서 도시하나, 반도체 소자(1000)는 전계 효과 트랜지스터(MOSFET) 등일 수도 있다.
도 1은 게이트 전극(1311, 1312, 1313)이 연장된 방향과 대체적으로 수직 방향으로 절단한 단면도이다. 일 예로, 게이트 전극(1311, 1312, 1313)이 연장된 방향은 Z 방향이고, Z 방향과 대체적으로 수직인 방향은 X 방향 및 Y 방향일 수 있다. 이하, 본 명세서에서, X 방향은 폭 방향으로 지칭하고, Y 방향은 높이 방향, Y 방향의 반대 방향은 깊이 방향으로 지칭할 수 있다. 또는, Y 방향은 상부 방향으로 지징하고, Y 방향의 반대 방향은 하부 방향으로 지칭할 수도 있다.
반도체 소자(1000)는 반도체 기판(1210), 복수의 게이트 전극들(1311, 1312, 1313), 복수의 에미터 전극들(1501, 1502, 1503), 그리고 컬렉터 전극(1600)을 포함한다.
반도체 기판(1210)은 N형 불순물이 저농도로 도핑된 기판일 수 있다. 일 예로, 반도체 기판(1210)은 실리콘 기판일 수 있다.
반도체 기판(1210)에서 N형 불순물의 도핑 농도는, 예를 들어 1013 내지 1016/cm3일 수 있다. 이러한 N형 불순물의 도핑 농도를 고려하면, 반도체 기판(1210)은 N-형 기판일 수 있다.
반도체 기판(1210)은 복수의 트렌치들을 가질 수 있다. 복수의 트렌치들은 반도체 기판(1210)의 상면으로 개구된다. 즉, 복수의 트렌치들은 도 1에서 Y 방향으로 개구된다.
반도체 기판(1210)은 상면부에 제1 도전형 웰(well) 영역(1221)을 포함할 수 있다. 제1 도전형 웰 영역(1221)은 트렌치의 측면에 위치할 수 있고, 트렌치에 의해 분할될 수 있다. 일 예로, 제1 도전형 웰 영역(1221)은 반도체 기판(1210)의 상부 방향(Y 방향) 표면에 위치할 수 있다.
제1 도전형 웰 영역(1221)은 P형 불순물이 도핑된 영역일 수 있다. 제1 도전형 웰 영역(1221)에서 P형 불순물의 도핑 농도는, 예를 들어 1015 내지 1019/cm3일 수 있다. 이러한 P형 불순물의 도핑 농도를 고려하면, 제1 도전형 웰 영역(1221)은 P0형 영역 또는 P+형 영역일 수 있다.
또한, 반도체 기판(1210)은 상면부에 복수의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)을 포함할 수 있다. 복수의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)은 제1 도전형 웰 영역(1221) 내에 위치하며, 예를 들어 적어도 일 측면이 제1 도전형 웰 영역(1221)에 의해 둘러싸일 수 있다. 또한, 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)은 트렌치의 측면에 위치할 수 있고, 트렌치에 의해 분할될 수 있다. 일 예로, 복수의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)은 제1 도전형 웰 영역(1221)의 상부 방향(Y 방향) 표면에 위치할 수 있다. 이에 따라, 트렌치의 측면에는 상부 방향(Y 방향)으로 반도체 기판(1210), 제1 도전형 웰 영역(1221), 및 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)이 순차적으로 위치할 수 있다.
제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)은 N형 불순물이 고농도로 도핑된 영역, 예를 들어 N+형 영역일 수 있다. 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)에서 N형 불순물의 도핑 농도는, 예를 들어 1018 내지 1021/cm3일 수 있다.
선택적으로, 반도체 소자(1000)는, 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)이 위치하지 않는, 제1 도전형 웰 영역(1221)의 상면부에는 제1 도전형 불순물 영역(도시하지 않음)을 더 포함할 수 있다. 일 예로, 제1 도전형 불순물 영역(도시하지 않음)은 P형 불순물이 도핑된 영역일 수 있다. 제1 도전형 불순물 영역(도시하지 않음)의 P형 불순물 농도는 1017 내지 1021/cm3일 수 있다. 이러한 P형 불순물의 도핑 농도를 고려하면, 제1 도전형 불순물 영역은 P+형 영역일 수 있다.
복수의 트렌치들 내부에는 복수의 게이트 전극들(1311, 1312, 1313)이 각각 위치한다. 게이트 전극(1311, 1312, 1313)은 제1 도전형 웰 영역(1221) 및 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)과 전기적으로 절연될 수 있다. 일 예로, 트렌치 내부에는 절연막(1271, 1272, 1273)이 위치하고, 절연막(1271, 1272, 1273) 위에 게이트 전극(1311, 1312, 1313)이 위치할 수 있다. 즉, 절연막(1271, 1272, 1273)은 트렌치와 게이트 전극(1311, 1312, 1313) 사이에 위치한다.
일 예로, 게이트 전극(1311, 1312, 1313)은 트렌치 내부를 채우는 제1 게이트 전극 영역과, 트렌치 외부로 돌출된 제2 게이트 전극 영역을 포함할 수 있다. 이때, 트렌치 외부로 돌출된 제2 게이트 전극 영역 위에도 절연막(1271, 1272, 1273)이 위치할 수 있다.
일 예로, 게이트 전극(1311, 1312, 1313)은 폴리실리콘(polysilicon) 또는 금속을 포함할 수 있다. 절연막(1271, 1272, 1273)은 SiO2, Si3N4, 또는 이들의 조합을 포함할 수 있다.
반도체 기판(1210) 위에는 복수의 에미터 전극들(1501, 1502, 1503)이 위치한다. 일 예로, 복수의 에미터 전극들(1501, 1502, 1503)은 복수의 게이트 전극들(1311, 1312, 1313) 각각에 중첩되도록 위치할 수 있다. 예를 들어, 반도체 소자(1000)는 3 개의 게이트 전극들(1311, 1312, 1313) 및 이에 중첩되도록 위치하는 3 개의 에미터 전극들(1501, 1502, 1503)을 1 쌍으로 포함할 수 있다.
복수의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)은 복수의 에미터 전극들(1501, 1502, 1503)과 연결될 수 있다. 이때, 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)은 2 개가 1 쌍으로 에미터 전극(1501, 1502, 1503) 1 개와 연결될 수 있다. 예를 들어, 1 쌍의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236) 중 어느 하나의 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)은 에미터 전극(1501, 1502, 1503)의 하면부 일단에 연결될 수 있고, 다른 하나의 제2 도전형 불순물 영역(1231, 1232, 1233, 1234, 1235, 1236)은 게이트 전극(1311, 1312, 1313)을 사이에 두고 에미터 전극(1501, 1502, 1503)의 하단부 타단에 연결될 수 있다. 이때, 트렌치는 1 쌍의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)을 사이를 분할할 수 있다.
에미터 전극(1501, 1502, 1503)은 절연막(1271, 1272, 1273)에 의해 게이트 전극(1311, 1312, 1313)과 절연될 수 있고, 예를 들어 트렌치 외부로 돌출된 제2 게이트 전극 영역 위에 위치하는 절연막(1271, 1272, 1273)에 의해 게이트 전극(1311, 1312, 1313)과 절연될 수 있다.
에미터 전극(1501, 1502, 1503)은 Cr, Pt, Pd, Au, Ni, Ag, Cu, Al, Mo, In, Ti, 다결정 Si, 이들의 산화물, 이들의 질화물, 또는 이들의 합금을 포함할 수 있다. 또한, 에미터 전극(1501, 1502, 1503)은 상이한 금속막을 적층한 다층 전극 구조, 예를 들어 Pt/Au, Pt/Al, Pd/Au, Pd/Al, 또는 Pt/Ti/Au 및 Pd/Ti/Au를 포함할 수 있다.
컬렉터 전극(1600)은 반도체 기판(1210)의 하면에 위치한다.
일 예로, 반도체 소자(1000)는 1 개의 컬렉터 전극(1600)을 포함할 수 있다. 즉, 반도체 소자(1000)는 컬렉터 전극(1600)을 복수의 에미터 전극들(1501, 1502, 1503) 각각에 대응되도록 복수개로 포함하지 않을 수 있다. 예를 들어, 반도체 소자(1000)는 3 개의 게이트 전극들(1311, 1312, 1313), 3 개의 에미터 전극들(1501, 1502, 1503) 및 1 개의 컬렉터 전극(1600)을 1 쌍으로 포함할 수 있다.
컬렉터 전극(1600)은 Cr, Pt, Pd, Au, Ni, Ag, Cu, Al, Mo, In, Ti, 다결정 Si, 이들의 산화물, 이들의 질화물, 또는 이들의 합금을 포함할 수 있다. 또한, 컬렉터 전극(1600)은 상이한 금속막을 적층한 다층 전극 구조, 예를 들어 Ti/Au 또는 Ti/Al을 포함할 수 있다.
선택적으로, 반도체 소자(1000)는 반도체 기판(1210)과 컬렉터 전극(1600) 사이에 위치하는 컬렉터층(1240)을 더 포함할 수 있다.
일 예로, 컬렉터층(1240)은 실리콘을 포함할 수 있다. 컬렉터층(1240)은 P형 불순물이 도핑된 층일 수 있다. 컬렉터층(1240)의 P형 불순물 농도는 1017 내지 1021/cm3일 수 있다. 이에 따라, 컬렉터층(1240)은 P+형 층일 수 있다. 예를 들어, 컬렉터층(1240)의 두께는, 0 ㎛ 내지 5 ㎛일 수 있다.
도 2는 다른 측면에 따른 반도체 소자(1000)의 단면도이다.
본 측면에 따른 반도체 소자(1000)는 상기한 반도체 소자(1000)와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명한다.
도 1에서는 1 개의 제1 도전형 웰 영역(1221) 내에 복수의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)이 위치하는 것으로 도시한다.
반면, 도 2에서는 반도체 소자(1000)가 복수의 제1 도전형 웰 영역들(1221, 1222, 1223)을 포함하며, 1 개의 제1 도전형 웰 영역(1221, 1222, 1223) 내에 1 쌍의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)이 위치한다. 예를 들어, 도 2에서 1 쌍의 제2 도전형 불순물 영역들(1231, 1232)은 하나의 에미터 전극(1501)과 연결되며, 이러한 1 쌍의 제2 도전형 불순물 영역들(1231, 1232)은 하나의 제1 도전형 웰 영역(1221) 내에 위치한다. 이때, 1 쌍의 제2 도전형 불순물 영역들(1231, 1232) 사이에는 트렌치가 위치할 수 있고, 트렌치는 제1 도전형 웰 영역(1221)을 분할할 수 있다.
도 3은 또 다른 측면에 따른 반도체 소자(1000)의 단면도이다.
본 측면에 따른 반도체 소자(1000)는 상기한 반도체 소자(1000)와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명한다.
도 1에서는 반도체 기판(1210)이 트렌치를 포함하고, 트렌치 내에 게이트 전극(1311, 1312, 1313)이 위치하는 것으로 도시한다.
반면, 도 3에서는 반도체 기판(1210)이 트렌치를 포함하지 않으며, 게이트 전극(1311, 1312, 1313)은 반도체 기판(1210) 위에 위치한다. 이때, 게이트 전극(1311, 1312, 1313)은 제1 도전형 웰 영역(1221, 1222, 1223, 1224) 및/또는 1 쌍의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)과 중첩되도록 위치할 수 있다.
또한, 도 1에서는 1 개의 제1 도전형 웰 영역(1221) 내에 복수의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)이 위치하는 것으로 도시한다.
반면, 도 3에서는 반도체 소자(1000)가 복수의 제1 도전형 웰 영역들(1221, 1222, 1223, 1224)을 포함하며, 1 개의 제1 도전형 웰 영역(1221, 1222, 1223, 1224) 내에 서로 인접한 에미터 전극들(1501, 1502, 1503)과 각각 연결된 2 개의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)이 위치한다. 예를 들어, 도 3에서 2 개의 제2 도전형 불순물 영역들(1232, 1233)은 서로 인접한 제1 에미터 전극(1501) 및 제2 에미터 전극(1502)과 각각 연결되며, 이러한 2 개의 제2 도전형 불순물 영역들(1232, 1233)은 하나의 제1 도전형 웰 영역(1222) 내에 위치한다.
도 4는 또 다른 측면에 따른 반도체 소자(1000)의 단면도이다.
본 측면에 따른 반도체 소자(1000)는 상기한 반도체 소자(1000)와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명한다.
도 3에서는 1 개의 제1 도전형 웰 영역(1221, 1222, 1223, 1224) 내에 서로 인접한 에미터 전극들(1501, 1502, 1503)과 각각 연결된 2 개의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236)이 위치하는 것으로 도시한다.
반면, 도 4에서는 반도체 소자(1000)가 복수의 제1 도전형 웰 영역들(1221, 1222, 1223, 1224, 1225, 1226)을 포함하며, 복수의 제2 도전형 불순물 영역들(1231, 1232, 1233, 1234, 1235, 1236) 각각이 복수의 제1 도전형 웰 영역들(1221, 1222, 1223, 1224, 1225, 1226) 내에 위치한다. 예를 들어, 도 4에서 1 개의 제2 도전형 불순물 영역(1232)은 1 개의 제1 도전형 웰 영역(1222) 내에 위치한다.
도 5는 종래 기술에 따른 반도체 소자(1000')의 턴온(turn-on) 상태에서 캐리어 이동 및 공핍층 변화를 나타내는 단면도이고, 도 6은 종래 기술에 따른 반도체 소자(1000')의 턴오프(turn-off) 상태에서 캐리어 이동 및 공핍층 변화를 나타내는 단면도이다. 도 7은 일 측면에 따른 반도체 소자(1000)의 스위칭(turn-on 또는 turn-off) 상태에서 캐리어 이동 및 공핍층 변화를 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 종래 기술에 따른 반도체 소자(1000')는 복수의 에미터 전극들을 포함하지 않고, 1 개의 컬렉터 전극(1600')에 대응하는 1 개의 에미터 전극(1501')만을 포함한다.
이 경우, 턴오프(Turn-off) 동작시, 게이트 전극(1311', 1312', 1313')의 인가 전압이 문턱 전압 이하로 감소되면, 전도도 변조 현상을 일으키는 정공(h)은 에미터 전극(1501')의 (-) 전압 방향으로 제거되고, 전류 도통을 발생시키는 전자(e)는 컬렉터 전극(1600')의 (+) 전압 방향으로 제거되어 공핍층을 형성한다. 이에 따라, 반도체 기판(1210') 내에 형성된 초과 캐리어의 이탈을 위해 에미터 전극(1501') 및 컬렉터 전극(1600')을 통해 캐리어가 빠져나가고, 이탈하는 캐리어의 이동은 반도체 소자(1000') 외부에서 지연되는 전류로 작용하여 전류 테일(tail) 현상이 발생할 수 있다.
또한, 턴온(Turn-on) 동작시, 게이트 전극(1311', 1312', 1313')의 인가 전압이 문턱 전압 이상으로 증가되면, 에미터 전극(1501')에서 채널을 통해 전자가 주입되어 공핍층이 제거되고, 컬렉터 전극(1600')의 컬렉터층(1240')으로 부터 정공이 주입되어 전도도 변조 현상이 발생한다. 이에 따라, 반도체 기판(1210') 내에 초과 캐리어(excess carrier) 형성을 위해 에미터 전극(1501') 및 컬렉터 전극(1600')을 통해 캐리어 주입되고, 주입되는 캐리어의 이동은 반도체 소자(1000') 외부에서 추가 전류로 작용하여 전류 피크(peak) 현상이 발생할 수 있다.
반면, 도 7을 참조하면, 일 측면에 따른 반도체 소자(1000)의 경우, 턴온(turn-on) 및 턴오프(turn-off)가 동시에 동작 가능하다. 예를 들어, 제1 게이트 전극(1501)에 오프 레벨의 전압이 공급되어 제1 게이트 전극(1501) 영역은 턴오프(turn-off) 동작하고, 동시에 제2 게이트 전극(1502)에 온 레벨의 전압이 공급되어 제2 게이트 전극(1502) 영역은 턴온(turn-on) 동작한다. 그러면, 캐리어(정공 및 전자)가 턴오프(turn-off)되는 제1 게이트 전극(1501) 영역에서 턴온(turn-on)되는 제2 게이트 전극(1502) 영역으로 이동될 수 있다. 이에 따라, 턴오프(turn-off)되는 게이트 전극 영역에 존재하는 초과 캐리어가 턴온(turn-on)되는 게이트 전극 영역으로 이동하여 반도체 소자(1000) 외부로 이동하는 캐리어의 흐름이 발생하지 않는다. 즉, 반도체 소자(1000) 내 턴온(turn-on)되는 게이트 전극 영역과 턴오프(turn-off)되는 게이트 전극 영역 사이의 캐리어 이동으로 반도체 소자(1000) 외부에서는 추가적인 전류가 나타나지 않아 전류 피크(peak) 및 전류 테일(tail) 현상이 발생하지 않을 수 있다.
도 8은 일 실시예에 따른 반도체 소자를 이용한 3상 인버터를 나타낸 회로도이다.
도 8에 도시된 바와 같이, 3상 인버터(1)는 입력 전압(Vin)을 변환하여 3상 모터(2)에 적합한 3상 교류 전력을 공급한다. 3상 인버터(1)는 반도체 소자(1000)와 동일한 구조를 가지는 두 개의 반도체 소자(11, 12)를 포함한다. 3상 인버터(1)는 두 개의 반도체 소자(11, 12)의 스위칭 동작을 제어하기 위한 복수의 게이트 전압(VG1-VG6)을 생성하는 게이트 구동 회로(13)를 더 포함할 수 있다.
반도체 소자(11)의 세 개의 게이트 전극에는 세 개의 게이트 전압(VG1, VG2, VG3)이 공급된다. 반도체 소자(11)는 세 개의 게이트 전압(VG1, VG2, VG3)에 따라 세 개의 게이트 전극 영역에 대응되는 세 개의 에미터 전극(111, 112, 113)에 전류가 흐를 수 있다.
반도체 소자(12)의 세 개의 게이트 전극에는 세 개의 게이트 전압(VG4, VG5, VG6)이 공급된다. 반도체 소자(12)는 세 개의 게이트 전압(VG4, VG5, VG6)에 따라 세 개의 게이트 전극 영역에 대응되는 세 개의 에미터 전극(121, 122, 123)에 전류가 흐를 수 있다.
반도체 소자(11)의 세 개의 에미터 전극(111, 112, 113)은 반도체 소자(12)의 세 개의 에미터 전극(121, 122, 123)에 대응하여 세 개의 접점(NU, NV, NW)에서 연결되어 있다. 반도체 소자(11)의 컬렉터 전극과 반도체 소자(12)의 컬렉터 전극 사이에 입력 전압(Vin)이 공급된다.
세 개의 접점(NU, NV, NW) 각각은 3상 모터(2)의 세 개의 단자(21, 22, 23)에 세 개의 배선(L1, L2, L3)을 통해 연결되어 있다.
도 9는 일 실시예에 따른 복수의 게이트 전압의 파형을 나타낸 파형도이다.
세 개의 게이트 전압(VG1, VG2, VG3)은 인접한 두 게이트 전압(VG1/VG2, VG2/VG3) 간에 120도의 위상차(P1, P2)를 가지는 구형파이다. 세 개의 게이트 전압(VG4, VG5, VG6)은 세 개의 게이트 전압(VG1, VG2, VG3)의 위상이 반전된 위상을 갖는다. 도 9에 도시된 구형파에서 로우 레벨은 오프 레벨이고, 하이 레벨은 온 레벨이다.
도 9에 도시된 바와 같이, 게이트 전압(VG1)의 온 레벨에 의해 반도체 소자(11)의 제1 게이트 전극 영역이 턴 온 되어 에미터 전극(111)을 통해 전류가 흐를 수 있다. 게이트 전압(VG2)의 온 레벨에 의해 반도체 소자(11)의 제2 게이트 전극 영역이 턴 온 되어 에미터 전극(112)을 통해 전류가 흐를 수 있다. 게이트 전압(VG3)의 온 레벨에 의해 반도체 소자(11)의 제3 게이트 전극 영역이 턴 온 되어 에미터 전극(113)을 통해 전류가 흐를 수 있다.
게이트 전압(VG4)의 온 레벨에 의해 반도체 소자(12)의 제4 게이트 전극 영역이 턴 온 되어 에미터 전극(121)을 통해 전류가 흐를 수 있다. 게이트 전압(VG5)의 온 레벨에 의해 반도체 소자(12)의 제5 게이트 전극 영역이 턴 온 되어 에미터 전극(122)을 통해 전류가 흐를 수 있다. 게이트 전압(VG6)의 온 레벨에 의해 반도체 소자(12)의 제6 게이트 전극 영역이 턴 온 되어 에미터 전극(123)을 통해 전류가 흐를 수 있다.
도 9에 도시된 복수의 게이트 전압(VG1-VG6)에 따라, 세 개의 접점(NU, NV, NW)에 연결된 3상 모터(2)에 3상 전력이 공급될 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
1000: 반도체 소자
1210: 반도체 기판
1221, 1222, 1223, 1224, 1225, 1226: 제1 도전형 웰 영역
1231, 1232, 1233, 1234, 1235, 1236: 제2 도전형 불순물 영역
1240: 컬렉터층
1271, 1272, 1273: 절연막
1311, 1312, 1313: 게이트 전극
1501, 1502, 1503: 에미터 전극
1600: 컬렉터 전극

Claims (13)

  1. 반도체 기판,
    상기 반도체 기판의 상면부에 위치하며, 서로 간격을 두고 배치되는 복수의 게이트 전극들,
    상기 복수의 게이트 전극들 각각에 중첩되도록 위치하는 복수의 에미터 전극들, 그리고
    상기 반도체 기판의 하면에 위치하는 컬렉터 전극을 포함하는,
    반도체 소자.
  2. 제1항에서,
    상기 반도체 소자는 3 개의 게이트 전극들, 3 개의 에미터 전극들 및 1 개의 컬렉터 전극을 1 쌍으로 포함하는, 반도체 소자.
  3. 제1항에서,
    상기 반도체 소자는, 상기 반도체 기판의 상면부에 위치하며, 상기 복수의 에미터 전극들과 연결된 복수의 제2 도전형 불순물 영역들을 포함하는, 반도체 소자.
  4. 제3항에서,
    상기 제2 도전형 불순물 영역은 2 개가 1 쌍으로 상기 에미터 전극 1 개와 연결된, 반도체 소자.
  5. 제3항에서,
    상기 반도체 소자는, 상기 반도체 기판의 상면부에 위치하는 제1 도전형 웰(well) 영역을 포함하며,
    상기 복수의 제2 도전형 불순물 영역들은 상기 제1 도전형 웰(well) 영역 내에 위치하는, 반도체 소자.
  6. 제4항에서,
    상기 반도체 소자는 복수의 제1 도전형 웰 영역들을 포함하며,
    상기 1 쌍의 제2 도전형 불순물 영역들은 상기 제1 도전형 웰 영역 내에 위치하는, 반도체 소자.
  7. 제4항에서,
    상기 반도체 소자는 복수의 제1 도전형 웰 영역들을 포함하며,
    서로 인접한 에미터 전극들과 각각 연결된 2 개의 제2 도전형 불순물 영역들은 상기 제1 도전형 웰 영역 내에 위치하는, 반도체 소자.
  8. 제3항에서,
    상기 반도체 소자는 복수의 제1 도전형 웰 영역들을 포함하며,
    상기 제2 도전형 불순물 영역은 각각 제1 도전형 웰 영역 내에 위치하는, 반도체 소자.
  9. 제1항에서,
    상기 반도체 기판은, 상기 상면으로 개구되는 복수의 트렌치들을 가지며,
    상기 게이트 전극은 상기 트렌치 내에 위치하는,
    반도체 소자.
  10. 제9항에서,
    상기 트렌치는, 상기 에미터 전극 1 개와 연결된 2 개의 제2 도전형 불순물 영역들 사이를 분할하는, 반도체 소자.
  11. 제1항에서,
    상기 반도체 소자는, 상기 반도체 기판과 상기 컬렉터 전극 사이에 위치하는 컬렉터층을 더 포함하는, 반도체 소자.
  12. 제1항에서,
    상기 반도체 소자는 절연 게이트 바이폴라 트랜지스터(IGBT)인, 반도체 소자.
  13. 입력 전압을 변환하여 3상 전력을 공급하는 3상 인버터 회로에 있어서,
    세 개의 게이트 전극 및 세 개의 에미터 전극을 포함하는 제1 반도체 소자; 및
    세 개의 게이트 전극 및 세 개의 에미터 전극을 포함하는 제2 반도체 소자를 포함하고,
    상기 제1 반도체 소자의 컬렉터 전극과 상기 제2 반도체 소자의 컬렉터 전극 사이에 상기 입력 전압이 공급되고, 상기 제1 반도체 소자의 세 개의 에미터 전극과 상기 제2 반도체 소자의 세 개의 에미터 전극이 연결되는 세 개의 접점에 3상 부하가 연결되고,
    상기 제1 반도체 소자 및 상기 제2 반도체 소작 각각에서,
    상기 세 개의 게이트 전극은 반도체 기판의 일면에 위치하며, 서로 간격을 두고 배치되고, 상기 세 개의 에미터 전극은 상기 세 개의 게이트 전극 각각에 중첩되도록 위치하며, 상기 컬렉터 전극은 상기 반도체 기판의 타면에 위치하는, 인버터.

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