JP2010147083A - ゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置 - Google Patents

Abstract

【課題】オフゲート電流によるサージ電圧によるアノードとゲートとの間の故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置を提供する。
【解決手段】このＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧をツェナーダイオード構造部６によって抑制できる。また、ｎ型ＳｉＣ基板１とｎ型ＳｉＣバッファ層２とｐ型ＳｉＣバッファ層３とｐ型ＳｉＣドリフト層４とｎ型ＳｉＣベース層５およびｐ型ＳｉＣアノード層７とｐ型ＳｉＣコンタクト層８が構成するＧＴＯ素子自体にツェナーダイオード構造部６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。
【選択図】図１Ａ

Description

この発明は、ゲートターンオフサイリスタ(ＧＴＯ)装置およびバイポーラトランジスタ装置に関し、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野において、例えばインバータ等の電力制御装置等に組み込まれて使用されるＳｉＣ ＧＴＯ装置およびバイポーラトランジスタ装置に関する。

スイッチング用素子の一つである炭化珪素(ＳｉＣ)ＧＴＯは、オン状態からオフ状態(すなわち、通電状態から遮断状態)に移行する際、回路の浮遊インダクタンスとオフゲート電流の時間変化によって、アノード端子とゲート端子との間にサージ電圧が発生する。このサージ電圧(過電圧)がアノードとゲートとの間の耐電圧値を超えると、アノードとゲートとの間で絶縁破壊が起って故障してしまう。

そこで、従来、図８に示すように、ＳｉＣ ＧＴＯ１０１を搭載したパッケージ１０２のアノード端子１０３とゲート端子１０４との間にＳｉ製のツェナーダイオード１０５を接続することで、アノード端子１０３とゲート端子１０４との間のサージ電圧を抑制している。また、図９に示すように、ＳｉＣ ＧＴＯ２０１を搭載したパッケージ２０２にＳｉＣ製のツェナーダイオード２０５を組み込み、このＳｉＣ製ツェナーダイオード２０５をアノード端子２０３とゲート端子２０４との間に接続したＳｉＣ ＧＴＯ装置も提案されている。

図８、図９に示すＳｉＣ ＧＴＯ装置では、アノードとカソードとの間に生じるサージ電圧Ｖｓは、ツェナーダイオードの動作電圧をＶｚとし、ツェナーダイオードとＳｉＣ ＧＴＯとの間のインダクタンスをＬとし、オフゲート電流をｉとすると、次式(１)で表される。
Ｖｓ＝(Ｖｚ＋Ｌ×(ｄｉ/ｄｔ)) … (１)

上記インダクタンスＬは、ツェナーダイオードとＳｉＣ ＧＴＯとの間の配線が長いほど大きくなる。よって、サージ電圧Ｖｓを抑制するためには、ツェナーダイオードとＳｉＣ ＧＴＯとの間の配線を短くする必要がある。

ところで、Ｓｉ半導体素子の使用可能温度は、１５０℃以下である。一方、ＳｉＣ半導体素子は、１５０℃を超える高温領域でも安定に動作することが特長である。

したがって、図８のＳｉＣ ＧＴＯ装置では、ＳｉＣ ＧＴＯ１０１の高温動作特性を活かすために、ＳｉＣ ＧＴＯ１０１を搭載したパッケージ１０２からＳｉ製ツェナーダイオード１０５を離して配置する必要がある。このため、Ｓｉ製ツェナーダイオード１０５を用いたＳｉＣ ＧＴＯ装置では、パッケージ周りの小型化が難しく、また、上記配線に起因するインダクタンスＬを低減することが難しい。

一方、図９のＳｉＣ ＧＴＯ装置では、ＳｉＣ製のツェナーダイオード２０５を採用しているので、このＳｉＣ製ツェナーダイオード２０５をＳｉＣ ＧＴＯ２０１と搭載しているパッケージ２０２に組み込むことが可能である。よって、上記配線の短縮が可能となり、上記配線に起因するインダクタンスＬを低減することが可能になる。

しかし、図９のＳｉＣ ＧＴＯ装置では、パッケージ２０２にＳｉＣ ＧＴＯ２０１だけでなくＳｉＣ製ツェナーダイオード２０５も組み込むことになるので、パッケージ面積の増大を招き、パッケージの小型化が困難になる。なお、バイポーラトランジスタ装置においても上述したＧＴＯ装置と同様にサージ電圧による課題がある。
特開２００４−２９７９１４号公報

そこで、この発明の課題は、サージ電圧による故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置およびバイポーラトランジスタ装置を提供することにある。

上記課題を解決するため、この発明のゲートターンオフサイリスタ装置は、第１導電型の第１の半導体層と、
上記第１の半導体層上に形成された第２導電型の第２の半導体層と、
上記第２の半導体層上に形成された第１導電型の第３の半導体層と、
上記第３の半導体層上に形成された第２導電型の第４の半導体層と、
上記第１の半導体層に形成された第１電極と、
上記第３の半導体層に形成されたゲート電極と、
上記第４の半導体層に形成された第２電極と、
上記第３の半導体層と上記第４の半導体層との間に形成されたツェナーダイオード構造部とを備え、
上記ツェナーダイオード構造部は、
上記第１導電型の第３の半導体層上に形成された第１導電型の接合層と、
上記第１導電型の接合層上に形成された第２導電型の接合層とを有していることを特徴としている。

この発明のゲートターンオフサイリスタ装置によれば、上記第３の半導体層と上記第４の半導体層との間に形成されたツェナーダイオード構造部を備える。よって、この発明によれば、オフゲート電流によって発生する第２電極とゲート電極との間のサージ電圧を、上記ツェナーダイオード構造部によって抑制できる。また、この発明では、上記第１〜第４の半導体層で構成されるＧＴＯ素子自体にツェナーダイオード構造部が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。

したがって、この発明によれば、オフゲート電流によるサージ電圧による第２電極とゲートとの間の故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置を実現できる。

また、一実施形態のゲートターンオフサイリスタ装置では、上記第１,第２,第３,第４の半導体層は、炭化珪素半導体で作製され、
上記ツェナーダイオード構造部は、炭化珪素半導体で作製されている。

この実施形態によれば、１５０℃を超える高温領域でも安定に動作することができる。

また、一実施形態のゲートターンオフサイリスタ装置では、上記第１導電型の接合層は、上記第１導電型の第３の半導体層上にストライプ状またはアイランド状に形成されている。

この実施形態のゲートターンオフサイリスタ装置によれば、ストライプ状またはアイランド状の第１導電型の接合層を有したツェナーダイオード構造部によって、オフゲート電流によって発生するサージ電圧を抑制できると共にＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。

また、一実施形態のゲートターンオフサイリスタ装置では、上記第３の半導体層上に、上記第２導電型の接合層と上記第４の半導体層とを含むメサ形状部が形成され、
上記メサ形状部は、上記第１導電型の接合層の全体を覆っている。

この実施形態のゲートターンオフサイリスタ装置によれば、ツェナーダイオード構造部によって、オフゲート電流によるサージ電圧を抑制できると共に小型化を図れる。

また、一実施形態のゲートターンオフサイリスタ装置では、上記第３の半導体層上に、上記第２導電型の接合層と上記第４の半導体層とを含むメサ形状部が形成され、
上記第１導電型の接合層は、上記メサ形状部よりも上記ゲート電極側に突出している。

この実施形態のゲートターンオフサイリスタ装置によれば、オフゲート電流によるサージ電圧を抑制できると共に小型化を図れる。

また、一実施形態のバイポーラトランジスタ装置では、第１導電型の第１の半導体層と、
上記第１の半導体層上に形成された第２導電型の第２の半導体層と、
上記第２の半導体層上に形成された第１導電型の第３の半導体層と、
上記第２の半導体層と上記第３の半導体層との間に形成されたツェナーダイオード構造部とを備え、
上記ツェナーダイオード構造部は、
上記第２導電型の第２の半導体層上に形成された第２導電型の接合層と、
上記第２導電型の接合層上に形成された第１導電型の接合層とを有している。

この実施形態のバイポーラトランジスタ装置によれば、第２の半導体層と第３の半導体層との間のサージ電圧を、上記ツェナーダイオード構造部によって抑制できる。また、この実施形態では、上記第１〜第３の半導体層で構成されるバイポーラトランジスタ素子自体にツェナーダイオード構造部が組み込まれているので、バイポーラトランジスタ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。

この発明のゲートターンオフサイリスタ装置によれば、第１〜第４の半導体層で構成されるＧＴＯ素子自体に組み込まれているツェナーダイオード構造部が、オフゲート電流によって発生する第２電極とゲート電極との間のサージ電圧を抑制する。よって、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れ、小型で信頼性の高いゲートターンオフサイリスタ装置を実現できる。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１Ａに、この発明のゲートターンオフサイリスタ装置の第１実施形態としてのＳｉＣ ＧＴＯ装置の断面を示す。この第１実施形態は、ｎ型ＳｉＣ基板１と、このｎ型ＳｉＣ基板１上に順に形成されたｎ型ＳｉＣバッファ層２と、ｐ型ＳｉＣバッファ層３と、ｐ型ＳｉＣドリフト層４と、ｎ型ＳｉＣベース層５と、ｎ型ＳｉＣ接合層６Ａと、ｐ型ＳｉＣ接合層６Ｂと、ｐ型ＳｉＣアノード層７と、ｐ型ＳｉＣコンタクト層８とを備える。上記ｎ型ＳｉＣ接合層６Ａと、ｐ型ＳｉＣ接合層６Ｂと、ｐ型ＳｉＣアノード層７と、ｐ型ＳｉＣコンタクト層８とがメサ形状部１９を構成している。

上記ｎ型ＳｉＣ基板１は、厚さが５μｍでドナー密度が４×１０^１６ｃｍ^−３のＳｉＣ半導体層で構成され、上記ｎ型ＳｉＣバッファ層２は、厚さが３.０μｍでドナー密度が５×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成されている。また、上記ｐ型ＳｉＣバッファ層３は、厚さが２.５μｍでアクセプタ密度が７×１０^１６ｃｍ^−３のＳｉＣ半導体層で構成されている。また、上記ｐ型ＳｉＣドリフト層４は、厚さが７５μｍでアクセプタ密度が２×１０^１４ｃｍ^−３のＳｉＣ半導体層で構成されている。また、上記ｎ型ＳｉＣベース層５は、厚さが２.５μｍでドナー密度が１×１０^１７ｃｍ^−３のＳｉＣ半導体層で構成されている。

また、上記ｎ型ＳｉＣ接合層６Ａは、厚さが０.５μｍでドナー密度が１×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成され、上記ｐ型ＳｉＣ接合層６Ｂは、厚さが０.１μｍでアクセプタ密度が２×１０^１９ｃｍ^−３のＳｉＣ半導体層で構成されている。また、上記ｐ型ＳｉＣアノード層７は、厚さが２.０μｍでアクセプタ密度が８×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成され、上記ｐ型ＳｉＣコンタクト層８は、厚さが０.５μｍでアクセプタ密度が５×１０^２０ｃｍ^−３のＳｉＣ半導体層で構成されている。

上記ｎ型ＳｉＣ基板１とｎ型ＳｉＣバッファ層２とが第１導電型の第１の半導体層を構成し、上記ｐ型ＳｉＣバッファ層３とｐ型ＳｉＣドリフト層４とが第２導電型の第２の半導体層を構成し、上記ｎ型ＳｉＣベース層５が第１導電型の第３の半導体層を構成している。また、上記ｎ型ＳｉＣ接合層６Ａとｐ型ＳｉＣ接合層６Ｂとがツェナーダイオード構造部６を構成している。また、上記ｐ型ＳｉＣアノード層７とｐ型ＳｉＣコンタクト層８とが第２導電型の第４の半導体層を構成している。そして、この第１〜第４の半導体層でＧＴＯ素子が構成されている。

また、上記ｎ型ＳｉＣ基板１の下面には、ＳｉＣカソードコンタクト９が形成され、上記ｎ型ＳｉＣベース層５の上面には、ＳｉＣゲートコンタクト１０が形成され、上記ｐ型ＳｉＣコンタクト層８の上面にはＳｉＣアノードコンタクト１１が形成されている。

また、上記ｎ型ＳｉＣベース層５の上面には、上記ＳｉＣゲートコンタクト１０に隣接して上記ｎ型ＳｉＣベース層５の上面から上記ツェナーダイオード構造部６の側面、上記ｐ型ＳｉＣアノード層７とｐ型ＳｉＣコンタクト層８の側面を覆い、さらに、上記ｐ型ＳｉＣコンタクト層８の上面を覆って上記アノードコンタクト１１に隣接するまで延びている厚さ３００ｎｍのＳｉＯ_２絶縁膜１５が形成されている。

また、図１Ａに示すように、上記ＳｉＣアノードコンタクト層１１上に第２電極としてのアノード電極１２が形成され、上記ＳｉＣゲートコンタクト１０上にゲート電極１３が形成され、上記カソードコンタクト９に第１電極としてのカソード電極１４が形成されている。

また、この第１実施形態のＳｉＣ ＧＴＯ装置では、図１Ｂに示すパッケージ１７に、図１Ａに示す半導体積層構造からなるＳｉＣ ＧＴＯ素子１８を収容している。このパッケージ１７は、アノード端子２０とゲート端子２１を有し、このアノード端子２０はリードワイヤ２２で上記アノード電極１２に接続され、上記ゲート端子２１はリードワイヤ２３で上記ゲート電極１３に接続されている。

この第１実施形態のＳｉＣ ＧＴＯ装置は、アノード端子２０とカソード電極１４との間に順方向電圧を印加すると共に、アノード端子２０とゲート端子２１との間に順方向電圧を印加することで、ターンオンする。また、このＳｉＣ ＧＴＯ装置は、ターンオンしている状態において、アノード端子２０とゲート端子２１との間に逆方向電圧を印加することで、ターンオフする。

ここで、図４に、この第１実施形態のアノード・カソード間順方向特性のシミュレーション結果を示す。図４において、横軸はアノード・カソード間の順方向電圧(Ｖ)を表し、縦軸はアノード・カソード間の順方向電流密度(Ａ/ｃｍ２)を表す。図４において、Ｋ１はアノード・ゲート間順方向電流Ｉｇ＝２Ａである場合のアノード・カソード間順方向特性であり、Ｋ２はアノード・ゲート間順方向電流Ｉｇ＝２.５Ａである場合のアノード・カソード間順方向特性である。また、Ｋ３はアノード・ゲート間順方向電流Ｉｇ＝５Ａである場合のアノード・カソード間順方向特性であり、Ｋ４はアノード・ゲート間順方向電流Ｉｇ＝１０Ａである場合のアノード・カソード間順方向特性であり、Ｋ５はアノード・ゲート間順方向電流Ｉｇ＝２０Ａである場合のアノード・カソード間順方向特性である。

次に、図７の特性Ｃ１に、この第１実施形態のアノード・ゲート間逆方向特性のシミュレーション結果を示す。図７において、横軸はアノード・ゲート間の逆方向電圧(Ｖ)を表し、縦軸はアノード・ゲート間逆方向電流密度(Ａ/ｃｍ^２)を表す。なお、縦軸において、１Ｅ−１２,１Ｅ−１１,１Ｅ−１０,１Ｅ−０９…はそれぞれ、１×１０^−１２,１×１０^−１１,１×１０^−１０,１×１０^−９,…を表す。

一方、図７の特性Ｃ４は、この第１実施形態の比較例のアノード・ゲート間逆方向特性のシミュレーション結果を示す。この比較例は、図１０に示すように、図１Ａにおいてツェナーダイオード構造部６を取り去ると共にｐ型ＳｉＣアノード層７に替えてｐ型ＳｉＣアノード層９７を備えたＳｉＣ ＧＴＯ装置である。

なお、図１１に、この比較例のアノード・カソード間順方向特性のシミュレーション結果を示す。図１１において、横軸はアノード・カソード間の順方向電圧(Ｖ)を表し、縦軸はアノード・カソード間の順方向電流密度(Ａ/ｃｍ^２)を表す。図１１において、Ｋ４１はアノード・ゲート間順方向電流Ｉｇ＝２Ａである場合のアノード・カソード間順方向特性であり、Ｋ４２はアノード・ゲート間順方向電流Ｉｇ＝１０Ａである場合のアノード・カソード間順方向特性であり、Ｋ４３はアノード・ゲート間順方向電流Ｉｇ＝２０Ａである場合のアノード・カソード間順方向特性である。

図７の特性Ｃ１と特性Ｃ４を比較すれば、この第１実施形態のＳｉＣ ＧＴＯ装置によれば、ツェナーダイオード構造部６のなだれ降伏によって、上記比較例のＳｉＣ ＧＴＯ装置に比べて、アノード・ゲート間の逆方向電圧を大幅(約７０Ｖ)に低減できることが分る。

したがって、この第１実施形態のＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧を、上記ツェナーダイオード構造部６によって抑制できる。また、この実施形態では、上記第１〜第４の半導体層で構成されるＧＴＯ素子自体にツェナーダイオード構造部６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。したがって、この実施形態によれば、オフゲート電流によるサージ電圧によるアノード電極１２とゲート電極１３との間の故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置を実現できる。

尚、上記実施形態において、ｐ型ＳｉＣバッファ層３を取り除いて、ｎ型ＳｉＣバッファ層２上に、順に、ｐ型ＳｉＣドリフト層４の極性を逆にしたｎ型ＳｉＣ層、ｎ型ＳｉＣベース層５の極性を逆にしたｐ型ＳｉＣベース層、ｎ型ＳｉＣ接合層６Ａの極性を逆にしたｐ型ＳｉＣ接合層、ｐ型ＳｉＣ接合層６Ｂの極性を逆にしたｎ型ＳｉＣ接合層、ｐ型ＳｉＣアノード層７の極性を逆にしたｎ型ＳｉＣ層、ｐ型ＳｉＣコンタクト層８の極性を逆にしたｎ型ＳｉＣコンタクト層を形成したｎｐｎバイポーラトランジスタ装置としてもよい。この場合、第２導電型の第２の半導体層をなすｐ型ＳｉＣベース層上にｐ型ＳｉＣ接合層とｎ型ＳｉＣ接合層からなるツェナーダイオード構造部を有したｎｐｎバイポーラトランジスタ装置となる。なお、ｎｐｎバイポーラトランジスタ装置に替えてｐｎｐバイポーラトランジスタ装置でも本発明を適用できる。

(第２の実施の形態)
次に、図２に、この発明のゲートターンオフサイリスタ装置の第２実施形態としてのＳｉＣ ＧＴＯ装置の断面を示す。この第２実施形態は、図１に示すツェナーダイオード構造部６に替えて、図２に示すツェナーダイオード構造部２６を備える点が、前述の第１実施形態と異なる。よって、前述の第１実施形態と同様の部分には同じ符号を付して前述の第１実施形態と異なる点を主に説明する。

図２に示すように、この第２実施形態では、ツェナーダイオード構造部２６は、ｎ型ＳｉＣベース層５に形成された複数のストライプ状のｎ型ＳｉＣ層２６Ａ-１からなるｎ型ＳｉＣ接合層２６Ａと、このストライプ状のｎ型ＳｉＣ接合層２６Ａ上に形成された平板状のｐ型ＳｉＣ接合層２６Ｂとで構成されている。上記ｎ型ＳｉＣ接合層２６Ａは、ドナー密度が１×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成され、上記ｐ型ＳｉＣ接合層２６Ｂは、厚さが０.１μｍでアクセプタ密度が２×１０^１９ｃｍ^−３のＳｉＣ半導体層で構成されている。

各ストライプ状のｎ型ＳｉＣ層２６Ａ‐１は、幅寸法が１μｍ、深さ寸法が０.５μｍである。ここで、深さ寸法とは、各半導体層の積層方向の寸法であり、幅寸法とは、上記深さ方向に直交する図２において左右方向の寸法である。上記複数のストライプ状のｎ型ＳｉＣ層２６Ａ‐１は、上記幅方向に、１μｍのピッチで配列されている。この第２実施形態では、上記複数のストライプ状のｎ型ＳｉＣ層２６Ａ‐１からなるｎ型ＳｉＣ接合層２６Ａは、全体がメサ形状部１９に覆われている。なお、この実施形態では、ｎ型ＳｉＣ層２６Ａ‐１をストライプ状に形成したがアイランド状に形成してもよい。

ここで、図５に、この第２実施形態のアノード・カソード間順方向特性のシミュレーション結果を示す。図５において、横軸はアノード・カソード間の順方向電圧(Ｖ)を表し、縦軸はアノード・カソード間の順方向電流密度(Ａ/ｃｍ^２)を表す。図５において、Ｋ２１はアノード・ゲート間順方向電流Ｉｇ＝２Ａである場合のアノード・カソード間順方向特性であり、Ｋ２２はアノード・ゲート間順方向電流Ｉｇ＝１０Ａである場合のアノード・カソード間順方向特性である。また、Ｋ２３はアノード・ゲート間順方向電流Ｉｇ＝２０Ａである場合のアノード・カソード間順方向特性である。

次に、図７の特性Ｃ２に、この第２実施形態のアノード・ゲート間逆方向特性のシミュレーション結果を示す。図７において、横軸はアノード・ゲート間の逆方向電圧(Ｖ)を表し、縦軸はアノード・ゲート間逆方向電流密度(Ａ/ｃｍ^２)を表す。図７の特性Ｃ２と上記比較例の特性Ｃ４を比較すれば、この第２実施形態のＳｉＣ ＧＴＯ装置によれば、ツェナーダイオード構造部２６のなだれ降伏によって、上記比較例のＳｉＣ ＧＴＯ装置に比べて、アノード・ゲート間の逆方向電圧を大幅(約６０Ｖ)に低減できることが分る。

したがって、この第２実施形態のＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧を、上記ツェナーダイオード構造部２６によって抑制できる。また、この実施形態では、上記第１〜第４の半導体層で構成されるＧＴＯ素子自体にツェナーダイオード構造部２６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。

尚、上記実施形態において、ｐ型ＳｉＣバッファ層３を取り除いて、ｎ型ＳｉＣバッファ層２上に、順に、ｐ型ＳｉＣドリフト層４の極性を逆にしたｎ型ＳｉＣ層、ｎ型ＳｉＣベース層５の極性を逆にしたｐ型ＳｉＣベース層、ｎ型ＳｉＣ接合層２６Ａの極性を逆にしたｐ型ＳｉＣ接合層、ｐ型ＳｉＣ接合層２６Ｂの極性を逆にしたｎ型ＳｉＣ接合層、ｐ型ＳｉＣアノード層７の極性を逆にしたｎ型ＳｉＣ層、ｐ型ＳｉＣコンタクト層８の極性を逆にしたｎ型ＳｉＣコンタクト層を形成したｎｐｎバイポーラトランジスタ装置としてもよい。この場合、第２導電型の第２の半導体層をなすｐ型ＳｉＣベース層上にｐ型ＳｉＣ接合層とｎ型ＳｉＣ接合層からなるツェナーダイオード構造部を有したｎｐｎバイポーラトランジスタ装置となる。なお、ｎｐｎバイポーラトランジスタ装置に替えてｐｎｐバイポーラトランジスタ装置でも本発明を適用できる。

(第３の実施の形態)
次に、図３に、この発明のゲートターンオフサイリスタ装置の第３実施形態としてのＳｉＣ ＧＴＯ装置の断面を示す。この第３実施形態は、図１に示すツェナーダイオード構造部６に替えて、図３に示すツェナーダイオード構造部３６を備える点が、前述の第１実施形態と異なる。よって、前述の第１実施形態と同様の部分には同じ符号を付して前述の第１実施形態と異なる点を主に説明する。

図３に示すように、この第３実施形態では、ツェナーダイオード構造部３６は、ｎ型ＳｉＣベース層５に形成された複数のストライプ状のｎ型ＳｉＣ層３６Ａ-１からなるｎ型ＳｉＣ接合層３６Ａと、このストライプ状のｎ型ＳｉＣ接合層３６Ａ上に形成された平板状のｐ型ＳｉＣ接合層３６Ｂとで構成されている。上記ｎ型ＳｉＣ接合層３６Ａは、ドナー密度が１×１０^１８ｃｍ^−３のＳｉＣ半導体層で構成され、上記ｐ型ＳｉＣ接合層３６Ｂは、厚さが０.１μｍでアクセプタ密度が２×１０^１９ｃｍ^−３のＳｉＣ半導体層で構成されている。なお、この実施形態では、ｎ型ＳｉＣ層３６Ａ‐１をストライプ状に形成したがアイランド状に形成してもよい。

各ストライプ状のｎ型ＳｉＣ層３６Ａ‐１は、幅寸法が１μｍ、深さ寸法が０.５μｍである。ここで、深さ寸法とは、各半導体層の積層方向の寸法であり、幅寸法とは、上記深さ方向に直交する図３において左右方向の寸法である。上記複数のストライプ状のｎ型ＳｉＣ層３６Ａ‐１は、上記幅方向に、１μｍのピッチで配列されている。この第３実施形態では、上記複数のストライプ状のｎ型ＳｉＣ層３６Ａ‐１からなるｎ型ＳｉＣ接合層３６Ａは、その一部分をなすｎ型ＳｉＣ層３６Ａ‐１がメサ形状部１９よりもゲート電極１３側にはみ出している。

ここで、図６に、この第３実施形態のアノード・カソード間順方向特性のシミュレーション結果を示す。図６において、横軸はアノード・カソード間の順方向電圧(Ｖ)を表し、縦軸はアノード・カソード間の順方向電流密度(Ａ/ｃｍ^２)を表す。図６において、Ｋ３１はアノード・ゲート間順方向電流Ｉｇ＝２Ａである場合のアノード・カソード間順方向特性であり、Ｋ３２はアノード・ゲート間順方向電流Ｉｇ＝１０Ａである場合のアノード・カソード間順方向特性である。また、Ｋ３３はアノード・ゲート間順方向電流Ｉｇ＝２０Ａである場合のアノード・カソード間順方向特性である。

次に、図７の特性Ｃ３に、この第３実施形態のアノード・ゲート間逆方向特性のシミュレーション結果を示す。図７において、横軸はアノード・ゲート間の逆方向電圧(Ｖ)を表し、縦軸はアノード・ゲート間逆方向電流密度(Ａ/ｃｍ^２)を表す。図７の特性Ｃ３と上記比較例の特性Ｃ４を比較すれば、この第３施形態のＳｉＣ ＧＴＯ装置によれば、ツェナーダイオード構造部３６のなだれ降伏によって、上記比較例のＳｉＣ ＧＴＯ装置に比べて、アノード・ゲート間の逆方向電圧を大幅(約１００Ｖ)に低減できることが分る。

したがって、この第３実施形態のＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧を、上記ツェナーダイオード構造部３６によって抑制できる。また、この実施形態では、上記第１〜第４の半導体層で構成されるＧＴＯ素子自体にツェナーダイオード構造部３６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて小型化を図れる。

尚、上記実施形態において、ｐ型ＳｉＣバッファ層３を取り除いて、ｎ型ＳｉＣバッファ層２上に、順に、ｐ型ＳｉＣドリフト層４の極性を逆にしたｎ型ＳｉＣ層、ｎ型ＳｉＣベース層５の極性を逆にしたｐ型ＳｉＣベース層、ｎ型ＳｉＣ接合層３６Ａの極性を逆にしたｐ型ＳｉＣ接合層、ｐ型ＳｉＣ接合層３６Ｂの極性を逆にしたｎ型ＳｉＣ接合層、ｐ型ＳｉＣアノード層７の極性を逆にしたｎ型ＳｉＣ層、ｐ型ＳｉＣコンタクト層８の極性を逆にしたｎ型ＳｉＣコンタクト層を形成したｎｐｎバイポーラトランジスタ装置としてもよい。この場合、第２導電型の第２の半導体層をなすｐ型ＳｉＣベース層上にｐ型ＳｉＣ接合層とｎ型ＳｉＣ接合層からなるツェナーダイオード構造部を有したｎｐｎバイポーラトランジスタ装置となる。なお、ｎｐｎバイポーラトランジスタ装置に替えてｐｎｐバイポーラトランジスタ装置でも本発明を適用できる。

なお、上記実施形態では、第１半導体層(ＳｉＣ基板１,ＳｉＣバッファ層２)および第３の半導体層(ＳｉＣベース層５)をｎ型とし、第２の半導体層(ＳｉＣバッファ層３,ＳｉＣドリフト層４)および第４の半導体層(ＳｉＣアノード層７とＳｉＣコンタクト層８)をｐ型としたが、逆に、第１半導体層および第３の半導体層をｐ型とし、第２の半導体層および第４の半導体層をｎ型としてもよい。この場合、第４の半導体層上にカソードコンタクト,カソード電極が形成され、上記第１の半導体層の下面にアノードコンタクト,アノード電極が形成され、ツェナーダイオード構造部は、ｐ型の第３の半導体層上に形成されたｐ型の接合層とこのｐ型の接合層上に形成されたｎ型の接合層とで構成される。また、上記実施形態では、ゲートターンオフサイリスタ装置がＳｉＣ ＧＴＯ装置である場合を説明したが、ＳｉＣ ＧＴＯ装置以外のＧａＮ ＧＴＯ装置、Ｓｉ ＧＴＯ装置等であっても本発明を適用できる。

この発明のゲートターンオフサイリスタ装置の第１実施形態のＳｉＣ ＧＴＯ装置の断面図である。 上記第１実施形態のパッケージ周辺構造を示す模式図である。 この発明のゲートターンオフサイリスタ装置の第２実施形態のＳｉＣ ＧＴＯ装置の断面図である。 この発明のゲートターンオフサイリスタ装置の第３実施形態のＳｉＣ ＧＴＯ装置の断面図である。 上記第１実施形態のアノード・カソード間順方向特性のシミュレーション結果を示す特性図である。 上記第２実施形態のアノード・カソード間順方向特性のシミュレーション結果を示す特性図である。 上記第２実施形態のアノード・カソード間順方向特性のシミュレーション結果を示す特性図である。 上記第１〜第３実施形態および比較例のアノード・ゲート間逆方向特性のシミュレーション結果を示す特性図である。 従来のＳｉＣ ＧＴＯ装置のパッケージ１０２の周辺構造を示す模式図である。 もう１つの従来のＳｉＣ ＧＴＯ装置のパッケージ２０２の周辺構造を示す模式図である。 比較例のＳｉＣ ＧＴＯ装置の断面図である。 上記比較例のアノード・カソード間順方向特性のシミュレーション結果を示す特性図である。

符号の説明

１ ｎ型ＳｉＣ基板
２ ｎ型ＳｉＣバッファ層
３ ｐ型ＳｉＣバッファ層
４ ｐ型ＳｉＣドリフト層
５ ｎ型ＳｉＣベース層
６、２６、３６ ツェナーダイオード構造部
６Ａ、２６Ａ、３６Ａ ｎ型ＳｉＣ接合層
６Ｂ、２６Ｂ、３６Ｂ ｐ型ＳｉＣ接合層
７、９７ ｐ型ＳｉＣアノード層
８ ｐ型ＳｉＣコンタクト層
９ ＳｉＣカソードコンタクト
１０ ＳｉＣゲートコンタクト
１１ ＳｉＣアノードコンタクト
１２ アノード電極
１３ ゲート電極
１４ カソード電極
１８ ＳｉＣ ＧＴＯ素子１８
１９ メサ形状部
２０ アノード端子
２１ ゲート端子
２２、２３ リードワイヤ

Claims (6)

1. 第１導電型の第１の半導体層と、
   上記第１の半導体層上に形成された第２導電型の第２の半導体層と、
   上記第２の半導体層上に形成された第１導電型の第３の半導体層と、
   上記第３の半導体層上に形成された第２導電型の第４の半導体層と、
   上記第１の半導体層に形成された第１電極と、
   上記第３の半導体層に形成されたゲート電極と、
   上記第４の半導体層に形成された第２電極と、
   上記第３の半導体層と上記第４の半導体層との間に形成されたツェナーダイオード構造部とを備え、
   上記ツェナーダイオード構造部は、
   上記第１導電型の第３の半導体層上に形成された第１導電型の接合層と、
   上記第１導電型の接合層上に形成された第２導電型の接合層とを有していることを特徴とするゲートターンオフサイリスタ装置。
2. 請求項１に記載のゲートターンオフサイリスタ装置において、
   上記第１,第２,第３,第４の半導体層は、炭化珪素半導体で作製され、
   上記ツェナーダイオード構造部は、炭化珪素半導体で作製されていることを特徴とするゲートターンオフサイリスタ装置。
3. 請求項１または２に記載のゲートターンオフサイリスタ装置において、
   上記第１導電型の接合層は、
   上記第１導電型の第３の半導体層上にストライプ状またはアイランド状に形成されていることを特徴とするゲートターンオフサイリスタ装置。
4. 請求項３に記載のゲートターンオフサイリスタ装置において、
   上記第３の半導体層上に、上記第２導電型の接合層と上記第４の半導体層とを含むメサ形状部が形成され、
   上記メサ形状部は、上記第１導電型の接合層の全体を覆っていることを特徴とするゲートターンオフサイリスタ装置。
5. 請求項３に記載のゲートターンオフサイリスタ装置において、
   上記第３の半導体層上に、上記第２導電型の接合層と上記第４の半導体層とを含むメサ形状部が形成され、
   上記第１導電型の接合層は、上記メサ形状部よりも上記ゲート電極側に突出していることを特徴とするゲートターンオフサイリスタ装置。
6. 第１導電型の第１の半導体層と、
   上記第１の半導体層上に形成された第２導電型の第２の半導体層と、
   上記第２の半導体層上に形成された第１導電型の第３の半導体層と、
   上記第２の半導体層と上記第３の半導体層との間に形成されたツェナーダイオード構造部とを備え、
   上記ツェナーダイオード構造部は、
   上記第２導電型の第２の半導体層上に形成された第２導電型の接合層と、
   上記第２導電型の接合層上に形成された第１導電型の接合層とを有していることを特徴とするバイポーラトランジスタ装置。

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