KR20010107919A - 수직 구조의 파워 반도체 소자 - Google Patents

수직 구조의 파워 반도체 소자 Download PDF

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Abstract

본 발명은 소스 전극(6)과 드레인 전극(11) 사이에 차단 전압이 인가될 때, 인가된 상기 차단 전압에 의해 형성된 전계 강도가 임계값에 도달하기 전에, 반도체 바디(1)내에 형성된 공간전하 영역이 배면(3)까지 확장되는 방식으로 바디-구역(4)과 금속화 배면(11) 사이의 pn-접합 하부의 층 두께(W)가 선택되는 수직 구조의 파워 반도체 소자에 관한 것이다.

Description

수직 구조의 파워 반도체 소자{VERTICALLY STRUCTURED SEMICONDUCTOR POWER MODULE}
파워 반도체 소자에서는 최소 면적에서 가능한 한 많은 전류를 이동시켜야 한다. 따라서 채널 폭/채널 길이의 비 내지는 채널 폭/채널 면적의 비를 최적화하기 위해 파워 반도체 소자가 병렬 연결된 다수의 셀로 구성되며, 상기 셀에서는 전류 경로가 각각 수직 방향으로, 즉 반도체 바디의 한 쪽 주 표면으로부터 다른 쪽 주 표면으로 연장된다. 그에 따라 각각의 개별 셀들의 하부에 놓인 전체 반도체 재료가 상기 다른 쪽 주 표면상에 놓인 배면 단자까지 활성 영역으로서 작용한다.
하기에서는 파워 반도체 소자로서 n-채널-파워 MOS 전계 효과 트랜지스터가 사용되는 것을 전제로 한다. 상기 파워 반도체 소자의 경우 반도체 바디의 한 쪽 주 표면, 즉 칩 상부면 위에는 소스 단자 및 게이트 단자가 위치하고, 반도체 바디의 다른 쪽 주 표면, 즉 칩 하부면 위에는 드레인 단자가 위치한다.
그러나 하기의 개념은 IGBT(절연 게이트를 가진 바이폴라 트랜지스터) 등과 같이 다른 파워 반도체 소자에도 별 문제없이 적용될 수 있다.
파워 반도체 소자에서는 근접하는 p형 및 n형 영역이 이동하는 전하 캐리어에 의해 서로 비워짐에 따라 공간 전하 영역이 형성됨으로써, 상기 파워 반도체 소자에 인가되는 전압이 수용된다. n-채널-파워 MOS 전계 효과 트랜지스터에서는 p형 웰내에 생성되는 고착성 전하의 "영상 전하(image charge)"가 대부분 에피택시에 의해 형성되는 인접한 수직 n형 층내에 배치된다. 전계의 최대값은 항상 p형 웰과 반도체 바디 사이의 pn-접합에서 나타난다. 상기 전계가 재료 특성에 따른 임계 전계 강도(Ec)를 초과하는 경우, 즉 자류 전하 캐리어 쌍의 발생을 위한 증배 효과가 야기됨에 따라 차단 전류가 급격히 상승하는 경우, 전기적 항복 상태에 도달된다. 공지된 바와 같이 전하는 각 전계의 근원이기 때문에 상기 임계 전계 강도(Ec)에는 제 1 맥스웰 방정식에 따라 등가의 항복 표면 전하(Qc)가 할당된다. 실리콘에는 예컨대 Ec= 2.0 ... 3.0 × 105V/cm 및 Qc= 1.3 - 1.9 × 1012전하캐리어 cm-2가 적용된다. 이 때 Qc의 정확한 값은 도펀트의 농도에 따라 좌우된다.
반도체 바디의 더 깊은 곳에 위치한 영역내 셀 필드에서 이루어지는, 파워 반도체 소자내 전압 감소는 그의 에지 부분에 대해서도 규정되어야 하며, 이 때 수평 방향으로의 곡선이 추구된다. 이를 달성하기 위해 통상 비용이 높은, 표면에 배치된 등전위 구조가 사용된다.
파워 반도체 소자의 항복 특성은 정역학적 측정으로 평가될 수 있다. 그러나 고유의 항복과 함께 스위칭 특성도 철저히 검사되는 "애벌란시 테스트"가 더 신빙성이 있다. 한 번의 테스트동안 SOA-표면이라고도 일컬어지는 안전한 작동면의 상이한 영역들이 통과된다. 상기와 같은 측정의 목적은 사용자를 위해 "최악의 경우"를 시뮬레이팅하는 것이다. 상이한 요구에 부합하기 위해서는 파워 반도체 소자가 특히 다음과 같은 조건들을 충족해야 한다.
(a) 전하 캐리어 증배에 의해 야기된 전기적 항복시 외부 회로로부터 공급된 높은 전류가 흐른다. 그러나 파워 반도체 소자가 파괴되지 않도록 하기 위해서는 너무 높은 전류 밀도가 발생하지 않아야 한다. 즉, 항복 전류는 반도체 바디 또는 칩에 걸쳐서 가능한 한 동일하게 분포되어야 한다. 그러나 이러한 요구는 고유의 셀 필드가 상기 항복 전류의 대부분을 전달하는 경우에만 충족된다. 즉, 파워 반도체 소자가 셀 필드보다 낮은 전압에서 에지 구조로 분할되면, 대부분의 경우 반도체 바디 내지는 칩에 돌이킬 수 없는 열적 손상이 야기된다. 따라서 에지 영역과 셀 필드간의 차단 전압차는 프로세스 변동이 항복 영역을 에지 영역쪽으로 이동시킬 정도로 설정되어야 한다. 일반적으로 에지 영역의 전압 세기가 셀 필드의 전압 세기보다 높아야 한다는 의견도 있다.
(b) 프로세스 변동의 결과, 전기적 항복이 전체 반도체 바디 내지는 칩에 걸쳐서 결코 균일하게 적용되지 않는다. 오히려 항복은 "가장 약한" 셀에 의해 규정된다. 셀 필드에 걸쳐서 균일화를 이루기 위해, 상기와 같이 가장 약한 셀에서의 전압은 증가하는 항복 전류와 함께 더 상승되어야 한다. 왜냐하면 그로 인해 다른 셀들도 항복 영역내로 이르고, 상기 항복 영역은 다시 전압에 있어 "이동된다". 이러한 방식으로 "애벌란시 전류"가 셀 필드에 걸쳐서 균일하게 분포된다. 종래의 파워 반도체 소자에서는 정-차동 전류/전압 특성을 보증하기 위해 대부분 반도체 재료를 예열하는 것으로 충분하다. 또한 예컨대 이동 전하 캐리어가 항복 전류로부터 백그라운드 도핑의 작용에 있어서 평가되는 다이내믹한 도핑 효과가 상기 방식의 특성을 가능하게 할 수 있다.
전기적 항복의 경우 파워 반도체 소자는 항상 정-차동 전류/전압 특성을 가져야 한다.
(c) MOS-트랜지스터에는 공지된 바와 같이 모든 셀내에 소스 구역, 바디 구역 및 항복 영역내에 형성된 홀을 위해 기생 바이폴라 트랜지스터로서 작용할 수 있는 드레인 구역으로 이루어진 "3 계층 시스템"이 존재한다. 상기 바이폴라 트랜지스터의 베이스는 p형 웰에 의해 형성된다. 상기 베이스에서 정공 전류에 의해 전압이 약 0.7 V의 범위내에서 강하하면, 상기 바이폴라 트랜지스터가 도통되고, 파워 반도체 소자가 파괴될 때까지 추가의 제어 방법이 없이도 더욱 많은 전류가 공급된다. 이러한 특성은 결국 바이폴라 트랜지스터의 온도/저항의 부특성 곡선에 의해서 야기된다. 상기와 같은 효과는 구조적 배치에 의해 저지될 수 있다. : 매우 효과적인 방법은 표면에서의 횡전류를 막는 것, 즉 전기적 항복 영역을 가능한 한 깊게, 그리고 각 셀 하부의 중심으로 옮기는 것이다. 다르게 말하자면, 가능한 범위에서 기생 바이폴라 효과를 방지하는 것이다.
본 발명은,
- 제 1 주 표면 및 상기 제 1 주 표면의 반대편에 놓인 제 2 주 표면을 포함하는, 임의의 도전형을 갖는 반도체 바디,
- 상기 제 1 주 표면내에 삽입되고, 상기 임의 도전형에 대립되는 도전형을 갖는 다른 반도체 바디의 바디-구역,
- 상기 바디-구역내에 제공되고, 임의의 도전형을 갖는 한 영역,
- 임의의 도전형을 갖는 상기 구역 및 상기 바디-구역에 접촉하는 제 1 전극,
- 상기 제 2 주 표면상에 제공되는 제 2 전극, 및
- 상기 바디-구역의 상부에 배치되고, 절연층에 의해 상기 바디-구역으로부터 분리되는 게이트 전극을 포함하는 수직 구조의 파워 반도체 소자에 관한 것이다.
도 1은 본 발명에 따라 수직으로 설계된 파워 반도체 소자의 개략도.
도 2는 상기 파워 반도체 소자의 제 2 주 표면의 영역을 확대한 도면.
도 3은 본 발명에 따른 파워 반도체 소자의 에지 종단부 아래의 등전위선의 파형.
도 4는 보상 모듈의 개략적 단면도.
도 5는 보상 모듈용 에지 종단부.
본 발명의 목적은 셀 필드내에서 전기적 항복 영역이 확실하게 나타나는 것을 간단한 방법으로 보증하는 수직 구조의 파워 반도체 소자를 제공하는 것이다.
상기 목적은 도입부에 언급한 방식의 수직 구조의 파워 반도체 소자에 있어서, 본 발명에 따라 반도체 바디의 층 두께가 한 쪽으로는 상기 반도체 바디와 다른 도전형을 갖는 구역 사이의 pn-접합과, 다른 한 쪽으로는 제 2 주 표면 사이로 선택됨에 따라, 제 1 전극과 제 2 전극 사이에 최대로 허용된 또는 그보다 약간 불충분한 차단 전압이 인가될 때 반도체 바디내에 발생한 공간 전하 영역이 제 2 주 표면까지 확장되거나, 상기 제 2 주 표면에 직접 접촉된 후, 인가된 차단 전압에 의해 발생한 전계 강도가 임계값에 도달함으로써 달성된다.
상기와 같이 반도체 바디의 층 두께의 치수가 pn-접합과 제 2 주 표면 사이로 규정하는 것은 하기의 사상을 근거로 한다. :
파워 반도체 소자가 스위칭 오프된 상태에서 예컨대 소스와 드레인 사이에 인가된 전압이 단계적으로 상승하면, p형 웰 및 드레인 구역 사이의 pn-접합으로부터 시작된 공간 전하 영역이 드레인 구역의 n형 영역으로 계속 확대된다. 공간 전하 영역이 결정 파괴된 또는 비정질의 자기 도전 영역까지 확대되면, 상기 영역으로부터 전자-정공-쌍이 제거되고, 이 때 전위 차이에 따라 정공이 공간 전하 영역을 통해 제 1 주 표면 내지는 전면쪽으로 배출되고, 전자는 제 2 주 표면 내지는 반도체 바디의 배면쪽으로 배출된다. 이러한 효과는 차단 전류를 증가시키고, 실제로 "기생 소자"로서 간주된다. 물론 전압 변동이 적은 차단 전류가 매우 급격히 증가되면, 공간 전하 영역이 거의 전면에 걸쳐 결정이 파괴된 영역에 도달됨에 따라 상기 공간 전하 영역이 항복 영역으로서 사용될 수 있다. 이제 본 발명에 의해 상기 효과가 확실히 이용된다.
반도체 바디의 층 두께, 즉 칩 두께는 공간 전하 영역이 금속화된 제 2 주 표면까지 확장된 후, 반도체 바디의 영역내에서 임계 전계 강도(Ec)에 도달하도록 선택된다. 그러나 임계 전계 강도에 도달시 공간 전하 영역이 제 2 주 표면에 직접 접촉되거나, 또는 임계값을 겨우 초과한 경우 상기 제 2 주 표면에 닿는 것 자체로 충분하다. 그러면 상기 제 2 주 표면에 제공되는 제 2 전극의 금속층으로부터 반도체 바디의 영역내로 정공이 검출됨으로써, "펀치-스루"를 위한 조건이 주어진다. 상기 정공에 속한 전자들은 제 2 주 표면의 금속층으로부터 외부 와이어링을 통해, 소스 및 드레인에 차단 전압을 인가하는 전압원에 도달한다.
이러한 펀치-스루-항복에 의해 파워 반도체 소자의 차단 전압이 더 낮아진다. 그러나 적절하게 설정되면 애벌란시 특성을 최적화할 수 있는 다음과 같은 수많은 장점들이 제공된다.
(a) 파워 반도체 소자의 제 2 주 표면 내지는 배면에서, 즉 표면 근처의 기생 바이폴라 트랜지스터로부터 "먼 거리"까지 항복이 확실하게 실행 및 규정된다. 상기 항복 영역내에 형성된 정공은 전위차를 따르기 때문에, 상기 정공은 제 1 주 표면에 대해 수직으로, 즉 칩 전면에 대해 수직으로 흐른다. 제 1 주 표면 근처에는 p형 웰에 의해 전계가 변형됨에 따라 상기 전계의 "깔때기(funnel) 효과"가 제 1 주 표면에 제공되는 접촉 정공의 방향으로 나타난다. 따라서 표면 근처의 수평으로 흐르는 전류가 제 1 주 표면의 영역내에서 실제로 완전히 차단된다. 따라서 일반 파워 반도체 소자에서 기생 바이폴라 효과에 대해 취해져야 하는 예방 조치가 생략될 수 있다.
(b) 표면에 배치된 자기저항 소자를 사용하여 공간 전하 영역이 통상 반도체 바디의 에지에서 제 1 주 표면 내지는 전면쪽으로 형성되고, 늦어도 상기 주 표면상에 제공되는 전면 산화막내 소위 "채널 스토퍼"에 이른다. 그러나 펀치-스루-효과를 이용하면 항복 영역이 자동적으로 셀 필드 하부에 고정된다. 왜냐하면 상기 셀 필드 하부에서는 공간 전하 영역이 더 깊은 곳까지 도달됨으로써, 반도체 바디의 에지 하부 영역 앞의 전압이 더 낮을 때 상기 공간 전하 영역이 먼저 제 2 주 표면의 금속층에 닿기 때문이다.
(c) 항복 전압의 크기는 우선, 기존의 파워 반도체 소자의 경우와 같이 재료에 따른 임계 전계 강도(Ec)로부터가 아닌, 기하학적 변수로부터 "반도체 바디의 층두께" 내지는 "칩 두께"를 제공한다. 이는 특히 일반적으로 포물선 모양으로 반도체 영역내 전하 균형에 따라, 즉 프로세스 변동에 따라 좌우되는 항복 전압을 갖는 소위 보상 소자에 유리하다. 여기서는 펀치-스루 효과를 이용함으로써 항복 영역이 "고정되며", 이로써 소위 보상 포물선이 완만해짐에 따라 항복 영역과 재료의 상관성이 균일화된다.
본 발명에 따른 수직 구조의 파워 반도체 소자는 비교적 간단하게 제조될 수 있다.
소위 제 1 주 표면의 전면을 프로세싱한 후, 먼저 개별 칩 내지는 반도체 바디로 구성된 웨이퍼를, 의도한 파워 반도체 소자의 설계에 따라 배면에 대한 공간 전하 영역의 관통을 허용하는 웨이퍼 두께까지 얇게 만든다. 이를 위해 선행 기술에 공지된 바와 같이(T. Laska, M. Matschitsch, K. Scholtz : "Ultrathin wafer technology for a new 600 V IGBT", ISRSD, 1997, 361-364 p.) 박판 기술이 사용된다.
웨이퍼를 얇게 만드는 기술은 추가 비용이 들기는 하지만, 이는 "상쇄"될 수 있다. : 얇지 않은 웨이퍼를 사용할 때에는 차단시 전압 감소를 위해 사용되는, 높은 옴값의 반도체 영역 하부에 하이-도핑된 기판이 배치되어야 한다. 상기 기판은 전기적 기능을 수행하지 못한다. 상기 기판은 말하자면 도통된 상태에서 스위치 온 저항에 가능한 한 도움을 덜 주고, 경우에 따라 전계 스톱 구역으로서 사용되는 지지 재료로서의 역할을 한다. 그러나 상기와 같은 웨이퍼는 전압 수용층이 높은 비용의 에피택시 프로세스를 통해 지지 재료상에 디포짓되기 때문에 가격이 비싸다. 박판 기술에서는 비용이 덜 드는 기판 웨이퍼와 함께 작동될 수 있는 낮은 옴값의 지지 재료가 더 이상 필요하지 않다.
제 2 주 표면 영역, 즉 공간 전하 영역-항복이 실행되고, 그 때문에 비교적 낮게 도핑되어야 하는 배면 영역, 소위 항복 영역과 함께, 금속층과의 원활한 접촉을 위해 제공되는, 즉 낮은 옴값을 갖는 영역도 정해져야 한다.
항복 영역을 위한 도핑 농도는 반도체 바디의 도핑, 즉 기판의 도핑에 의해 제공되고, 또는 전면에 걸친 배면 주입을 통해서도 변동된다. 파워 반도체 소자의 차단 전압을 상승시키기 위해 약한 전계 스톱층을 삽입하는 것이 경우에 따라 유리할 수 있다(DE 197 31 495 C2 비교).
낮은 옴값의 단자 영역을 정하기 위해 제 2 주 표면이 구조화되어야 한다. 이는 예컨대 이온 주입에 의해 포토 레지스트 마스크 위로 실행된다. "단자 영역/관통 영역"의 면적비를 적절하게 조정함으로써 펀치-스루-항복 영역내에서의 정공 주입이 제어되고, 그에 따라 항복 영역내에서의 전류/전압 특성이 제어된다. 따라서 제 2 주 표면 위의 항복 영역의 균일화 특성이 의도한 대로 영향을 받고, 전류/전압 특성곡선에서 음의 차동 특성이 시작되는 지점, 소위 "스냅-백(snap-back)-포인트"가 최적화된다.
위에 설명한 바와 같이, 공간 전하 영역이 펀치-스루-항복 영역에서 제 2 주 표면의 금속층에 직접 인접한다는 것은 박판 기술이 사용되어야 한다는 것을 의미한다. 그러나 대안으로는 공간 전하 영역을 금속층 대신 제 2 주 표면의 p형 층 위로 관통되게 하는 방법도 있다. 그럼으로써 상기 p형 층이 정공 주입기로서 작용한다. 상기 방법을 이용하면 더 두꺼운 반도체 바디 내지는 디스크에 적합하게 p형 층이 형성될 수 있다. 그러나 상기 방법은 비워지지 않은 도통 상태에서 p형 층이 콜렉터로서 작용함에 따라 파워 반도체 소자가 IGBT와 유사하게 동작한다는 단점이 있다. 다시 말해, MOS-트랜지스터에 대한 일반적인 특성값이 큰 영향을 받을 수 있다.
하기에 본 발명이 도면에 따라 더 자세히 설명된다.
이미 전술한 바와 같이 본 발명은 수직 구조를 갖는 n-채널-MOS-파워 트랜지스터를 참고로 기술된다. 그러나 본 발명이 여기에만 제한되는 것은 아니다. 도전형이 바뀌어도 물론 동일한 방식으로 p-채널-MOS-트랜지스터가 제조될 수 있다. 또한 본 발명은 예컨대 IGBT와 같은 다른 모듈에도 사용될 수 있다.
도 1은 제 1 주 표면(2) 및 제 2 주 표면(3)을 갖는 n-형 반도체 바디를 나타낸다. 제 1 주 표면(2)인 전면의 영역내에는 n+형 소스-구역(5)을 포함하는 p형 웰- 또는 바디-구역(4)이 설치된다. 상기 소스-구역(5)에는 소스-금속층(6)이 제공되고, 상기 소스-금속층(6)은 산화규소로 이루어진 절연층(7) 위에서 연장되며, 상기 절연층(7)내로는 바디-구역(4)의 상부 영역의 게이트 전극(8)이 삽입된다.
상기 제 2 주 표면(3)의 영역내에는 예컨대 알루미늄으로 이루어진 배면 금속층(11)과 전기적으로 잘 접촉되는 n+형 단자 영역(9)이 제공되며, 상기 배면 금속층(11)은 드레인 전극(D)으로서 반도체 바디(1)의 제 2 주 표면(3) 내지는 배면 위에 디포짓된다. 경우에 따라 상기 배면 영역내에 n형 층(10)이 하나 더 배치될 수 있다.
도 2는 도 1의 파워 반도체 소자의 배면을 확대된 척도로 나타낸 것이다. 도 2에서는 특히 단자 영역(9) 및 관통 영역(12)을 볼 수 있으며, 상기 영역들의 면적비에 의해 펀치-스루-항복 영역내에서의 정공 주입이 결정됨으로써 상기 항복 영역내에서의 전류/전압 특성의 제어가 허용된다.
반도체 바디(1)의 층 두께(W)가 한 쪽으로는 상기 반도체 바디(1)와 바디-구역(4) 사이의 pn-접합과, 다른 한 쪽으로는 제 2 주 표면(3) 사이로 선택됨에 따라, 소스-금속배선(6)과 드레인 전극(D) 사이에 차단 전압이 인가될 때 반도체 바디내에 발생한 공간 전하 영역이 제 2 주 표면(3)까지 확장된 후, 인가된 차단 전압에 의해 발생한 전계 강도가 임계값(Ec)에 도달한다.
상기 전계 강도의 임계값(Ec)은 맥스웰의 방정식,
(1)
에 의해 전하 밀도(p)와 결합함으로써, 임계 브레이크다운 전하(qc)에 관한 다음 관계식이 성립된다.
(2)
본 발명에 따르면 층 두께는 전계 강도가 임계값(Ec)을 취하기 전에 공간 전하 영역이 제 2 주 표면(3)에 도달하도록 선택되어야 한다. 다르게 말하면, 방정식(2)의 적분값이 예컨대 최대 0.9 qc에 도달함으로써 본 발명에 따른 수직 구조의 파워 반도체 소자가 다음 관계식을 성립해야 한다.
(3)
도 3은 P+형 구역(15), 소스-자기저항 소자(16), 및 자기저항 소자(26)가 제공된, n+-도핑된 채널-스토퍼(13)를 포함하는 파워 반도체 소자의 립(lip)을 나타낸 것이다. 반도체 바디(1)는 전술한 실시예에서와 같이 n-형이다. 또한 도 3에서는 등전위선(14)의 파형을 볼 수 있다.
도 3에 도시된 바와 같이, 본 발명에 따른 파워 반도체 소자에서는 셀 필드 하부에 항복 영역이 고정되는데, 공간 전하 영역(등전위선(14)과 비교)이 더 깊은 곳까지 도달함에 따라 낮은 전압에서 이미 제 2 주 표면(3)상의 금속층까지 확장된 후, 상기 제 2 주 표면(3)이 에지의 하부 영역에 적용되기 때문이다.
도 4는 n+형 기판(20)에 n형 에피택셜층(21)이 제공된 보상 모듈을 개략적으로 나타낸 것으로서, 상기 n형 에피택셜층(21)내에는 p형 웰(22), p+형 바디-구역(23) 및 n+형 소스-구역(25)이 존재한다. 또한 "보상"을 위해 예컨대 이온 주입과 함께 다수의 에피택시에 의해 제조되는 p형 "컬럼"(24)이 제공된다.
상기 파워 반도체 소자의 경우 소스-금속층(6) 하부의 활성 영역에 수직 연장되는 p형 영역 및 n형 영역, 소위 "칼럼"들이 차례로 배치된다. 그로 인해 도통된 상태에서 소스 단자 내지는 금속층(6)으로부터 드레인 단자 내지는 n+형 기판(20)으로 가는, 단속되지 않은 낮은 옴값의 도전 경로가 제공된다.
2 개의 전하 영역 또는 "칼럼"이 각각 수평 방향으로 볼 때 채널 표면 전하의 일부분만을 포함해도 되기 때문에, 수평 표면 전하가 임계 전하(qc)보다 더 작다. 차단시에는 차례로 놓인 p형 영역 및 n형 영역이 서로 비워짐으로써 파워 반도체 소자의 전압이 수용된다. 다르게 말하면, 한 영역의 전하 캐리어가 대립적으로 하전된 영역의 전하 캐리어를 전기적으로 "보상한다". 이는 개별 평면내에서 전압이 낮을 때 특히 수평 방향의 전계를 야기한다.
소스와 드레인 사이의 전압이 상승함에 따라, 차례로 배치된 2 개의 "칼럼" 중 적어도 하나의 전하 캐리어가 완전히 공핍될 때까지 증가된 체적 부분이 수평으로 비워지게 된다. 그러면 수평 전계(Eh)가 최대값(EBh)에 도달한다. 전압이 추가로 상승되면 n+형 기판(20) 또는 더 깊이 배치된 완전 평면 에피택셜층 또는 p형 웰(22)이 비워지기 시작함에 따라, 이제 수직 전계(EBv)가 형성된다.
상기 수직 전계가 다음 식(4)이 적용되는 값(EBv)에 도달하면 항복에 도달된다.
(4)
개별 셀들의 치수가 적절하면 칼럼이 하이 도핑될 때, 즉 스위칭 저항(Ron)이 낮을 때 수평 전계(EBh)가 비교적 낮은 값을 취함에 따라 수직 전계(EBv)가 Ec의 크기 이내의 값을 갖는다. 이는 상기 방식의 보상 소자가 낮은 스위칭 저항(Ron)에도 불구하고 높은 전압을 차단시킬 수 있다는 것을 의미한다.
또한 칼럼 내 도핑 비율이 적절하게 설정되면 보상 소자는 차단 전압과 스위칭 저항 사이에 일차 종속이 존재하도록 형성된다.
본 발명을 보상 소자에 적용함으로써 다음과 같은 장점에 대한 가능성이 열리게 된다.
펀치-스루-항복 영역은 셀 필드내에 형성되고, 에지에는 형성되지 않기 때문에 셀 필드보다 에지가 더 많은 전압을 차단해야 한다는 요구가 생략된다. 따라서 셀 필드의 구조가 에지까지 변하지 않고 계속 이어진다. 즉, 기존의 일반 보상 소자의 경우에서와 같이 개별 에피택셜층내 주입 개구가 셀 필드와 가장자리 사이에서 더 이상 구별될 필요가 없다.
즉, 본 발명의 바람직한 적용 분야는 예컨대 n형 반도체 바디(1)내에 수직 연장된 칼럼 방식의 p형 보상 영역(27, "칼럼"(24)에 상응함)이 매립되는 보상 소자이다. 본 문서에는 자기저항 소자(28) 및 채널-스토퍼-자기저항 소자(26)를 갖는 에지 구조가 도 5에 도시되어있다.
또한 본 발명에서는 제 2 주 표면 내지는 배면의 영역내 항복 영역에서 반도체 영역내로 정공만 주입되는 경우도 바람직하다. 그러나 상기 정공들은 종래의 필드 항복 영역에서 정공들과 함께 반도체 바디내에 형성된 전극보다 훨씬 더 약한 증배 능력을 나타낸다.

Claims (11)

  1. - 제 1 주 표면(2) 및 상기 제 1 주 표면(2)의 반대편에 놓인 제 2 주 표면(3)을 포함하는, 임의의 도전형의 반도체 바디(1),
    - 상기 제 1 주 표면(2)내에 삽입된, 상기 임의의 도전형에 반대인 다른 도전형을 갖는 바디-구역(4),
    - 상기 바디-구역(4)내에 제공된 임의의 도전형의 구역(5),
    - 임의의 도전형을 갖는 상기 구역(5) 및 바디-구역(4)에 접촉되는 제 1 전극(6),
    - 상기 제 2 주 표면(3)상에 제공된 제 2 전극(11), 및
    - 상기 바디-구역(4)의 상부에 배치되고, 절연층(7)에 의해 상기 바디-구역(4)으로부터 분리되는 게이트 전극(8)을 포함하는 수직 구조의 파워 반도체 소자에 있어서,
    -상기 반도체 바디(1)의 층 두께가 한 쪽으로는 상기 반도체 바디(1)와 도전형이 다른 바디-구역(4) 사이의 pn-접합과, 다른 한 쪽으로는 제 2 주 표면(3) 사이에서 선택됨에 따라, 제 1 전극(6)과 제 2 전극(11) 사이에 최대로 허용되는 또는 그보다 약간 초과하는 차단 전압이 인가될 때 반도체 바디(1)내에 발생한 공간 전하 영역이 제 2 주 표면(3)까지 확장되거나, 상기 제 2 주 표면(3)에 직접 접촉된 후, 인가된 차단 전압에 의해 발생한 전계 강도가 임계값(Ec)에 도달하는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  2. 수직 구조의 파워 반도체 소자에 있어서,
    pn-접합과 제 2 주 표면(3) 사이의 한 방향(z)으로 흐르는 특정 전하 밀도(p)를 갖는 상기 반도체 바디(1)의 층 두께(W)에 대해서 다음 관계식이 적용되고,
    상기 관계식에서 qc는 맥스웰의 방정식,
    에 의해 제 1 및 제 2 전극(6, 11) 사이에 인가된 전계(Ez)와 결합되는, 반도체 바디(1)내 임계 전하량을 의미하는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  3. 제 1항 또는 2항에 있어서,
    상기 반도체 바디(1)가 제 2 주 표면(3)에 임의의 도전형을 갖는 하이 도핑된 단자 영역(9)을 포함하는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  4. 제 3항에 있어서,
    상기 제 2 주 표면(3)의 영역 내에 임의의 도전형을 갖는 구역(10)을 포함하는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  5. 제 3항 또는 4항에 있어서,
    상기 단자 영역(9)과 그 사이에 제공된 관통 영역(12)간의 면적비에 의해 개구내 전류/전압 특성이 제어될 수 있는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  6. 제 1항 내지 5항 중 어느 한 항에 있어서,
    채널 스토퍼(13, 26)가 제공된 립(lip)을 포함하는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  7. 제 6항에 있어서,
    소스 자기저항 소자(16)를 포함하는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  8. 제 1항 내지 7항 중 어느 한 항에 있어서,
    상기 반도체 바디(21) 내 바디-구역(23)의 하부에 다른 도전형을 갖는 보상 영역(24)이 제공되는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  9. 제 8항에 있어서,
    다른 도전형을 갖는 상기 영역(24)이 다수의 에피택시 단계 및 주입 단계를통해 형성되는 것을 특징으로 하는 수직 구조의 반도체 소자.
  10. 제 9항에 있어서,
    다른 도전형을 갖는 상기 영역(24)이 제 1 및 제 2 주 표면(2, 3) 사이에서 동일한 주입 개구에 의해 수평으로 형성되는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
  11. 제 1항 내지 10항 중 어느 한 항에 있어서,
    상기 반도체 바디(1)가 특히 그의 에지 부분에 다른 도전형의 수직 보상 영역(27)을 갖는 것을 특징으로 하는 수직 구조의 파워 반도체 소자.
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