JPH04234173A - 縦型電界効果トランジスタの保護ダイオード - Google Patents
縦型電界効果トランジスタの保護ダイオードInfo
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- 230000005669 field effect Effects 0.000 title claims description 5
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は縦型ＭＯＳ電界効果トラ
ンジスタ（以下、ＭＯＳＦＥＴという）の静電耐圧の向
上に関する。
ンジスタ（以下、ＭＯＳＦＥＴという）の静電耐圧の向
上に関する。
【０００２】
【従来の技術】従来、縦型ＭＯＳＦＥＴは図８および図
９に示すようにＮ−型半導体基板２に酸化膜４’約６０
００〜１００００オングストローム成長させ、フォトリ
ソグラフィ技術を用いて酸化膜に窓を開け、Ｐウェル３
を形成する。その後ゲート酸化膜４を３００〜２０００
オングストローム成長させ、その上にポリシリコン膜５
を約６０００オングストローム成長させる。フォトリソ
グラフィ技術を用いてポリシリコン膜１０を所定の形状
にしてゲート５とし、ベースイオン注入をドーズ６〜１
４×１０１３ｃｍ−２で行い、Ｐ型ベース６及びＰ型領
域９を形成する。その後、所定の部分をカバーし、素子
部ＢにソースＮ＋領域７、バックゲートＰ＋領域８を、
また、ポリシリコン膜１０の保護ダイオード部ＣにＮ＋
を形成する。なお、１１はソース電極、１２はゲート電
極、１３はドレイン電極である。
９に示すようにＮ−型半導体基板２に酸化膜４’約６０
００〜１００００オングストローム成長させ、フォトリ
ソグラフィ技術を用いて酸化膜に窓を開け、Ｐウェル３
を形成する。その後ゲート酸化膜４を３００〜２０００
オングストローム成長させ、その上にポリシリコン膜５
を約６０００オングストローム成長させる。フォトリソ
グラフィ技術を用いてポリシリコン膜１０を所定の形状
にしてゲート５とし、ベースイオン注入をドーズ６〜１
４×１０１３ｃｍ−２で行い、Ｐ型ベース６及びＰ型領
域９を形成する。その後、所定の部分をカバーし、素子
部ＢにソースＮ＋領域７、バックゲートＰ＋領域８を、
また、ポリシリコン膜１０の保護ダイオード部ＣにＮ＋
を形成する。なお、１１はソース電極、１２はゲート電
極、１３はドレイン電極である。
【０００３】図１０はポリシリコンダイオードを３段に
した場合であり、図９の構造に対応する部分は同一番号
を付してある。
した場合であり、図９の構造に対応する部分は同一番号
を付してある。
【０００４】縦型ＭＯＳ電界効果トランジスタの静電耐
圧を向上させるため、図１１と図１２に示すようにゲー
ト電極１２とソース電極１１間に保護ダイオード部Ｃを
形成している。ところが酸化膜４’のポリシリコン膜１
０に保護ダイオードＣを形成しているため、接合面積が
小さくなり、図１３に示すように、内部抵抗Ｒ３が大き
くなり、ブレイク・ダウン後の波形の傾きが小さくなる
（プロットＡ１）。その結果、１２とソース１１との間
の電圧が上昇し、ゲート１２が破壊がしやすくなる。
圧を向上させるため、図１１と図１２に示すようにゲー
ト電極１２とソース電極１１間に保護ダイオード部Ｃを
形成している。ところが酸化膜４’のポリシリコン膜１
０に保護ダイオードＣを形成しているため、接合面積が
小さくなり、図１３に示すように、内部抵抗Ｒ３が大き
くなり、ブレイク・ダウン後の波形の傾きが小さくなる
（プロットＡ１）。その結果、１２とソース１１との間
の電圧が上昇し、ゲート１２が破壊がしやすくなる。
【０００５】また図１４に示すような回路で考えるとダ
イオードの内部抵抗Ｒ３が大きくなると、図１５に示さ
れているようにゲートの突入電圧が大きくなり、静電耐
圧が小さくなってしまう。したがって図８に示すように
、ゲートボンディングパッドを正方形（長方形）にして
は、接合周囲長が短く、ダイオードの内部抵抗Ｒ３が大
きくなるので、内部抵抗Ｒ３を小さくするには、接合面
積（周囲長）を大きくすればよい。ところが、これはゲ
ート・ボンディング・パッドを大きくすることにつなが
る。
イオードの内部抵抗Ｒ３が大きくなると、図１５に示さ
れているようにゲートの突入電圧が大きくなり、静電耐
圧が小さくなってしまう。したがって図８に示すように
、ゲートボンディングパッドを正方形（長方形）にして
は、接合周囲長が短く、ダイオードの内部抵抗Ｒ３が大
きくなるので、内部抵抗Ｒ３を小さくするには、接合面
積（周囲長）を大きくすればよい。ところが、これはゲ
ート・ボンディング・パッドを大きくすることにつなが
る。
【０００６】
【発明が解決しようとする課題】従来、静電耐圧を向上
させるには、保護ダイオードＣの内部抵抗Ｒ３を小さく
する必要があり、一方、内部抵抗Ｒ３を小さくするには
、ゲートボンディングパッドを大きくする必要がある。 したがって、従来例では静電耐圧の向上を図ろうとする
と、ゲートボンディングパッドが大型になるという問題
点があった。
させるには、保護ダイオードＣの内部抵抗Ｒ３を小さく
する必要があり、一方、内部抵抗Ｒ３を小さくするには
、ゲートボンディングパッドを大きくする必要がある。 したがって、従来例では静電耐圧の向上を図ろうとする
と、ゲートボンディングパッドが大型になるという問題
点があった。
【０００７】
【課題を解決するための手段】本発明の要旨は、半導体
基板に二重拡散された第１導電型領域と第２導電型領域
を含み上記半導体基板表面に形成された絶縁膜上に被着
したポリシリコン層の一部に形成されたゲート電極を有
する縦型電界効果トランジスタに付随して設けられた保
護ダイオードにして、上記保護ダイオードは上記ポリシ
リコン層の残部に形成されたアノード領域とカソード領
域を有し、アノード領域とカソード領域とのＰＮ接合を
波状または鋸歯状にしたことである。
基板に二重拡散された第１導電型領域と第２導電型領域
を含み上記半導体基板表面に形成された絶縁膜上に被着
したポリシリコン層の一部に形成されたゲート電極を有
する縦型電界効果トランジスタに付随して設けられた保
護ダイオードにして、上記保護ダイオードは上記ポリシ
リコン層の残部に形成されたアノード領域とカソード領
域を有し、アノード領域とカソード領域とのＰＮ接合を
波状または鋸歯状にしたことである。
【０００８】
【発明の作用】上記構成によれば、アノード領域とカソ
ード領域との接合面積が、増加するので、保護ダイオー
ドの内部抵抗が低下する。
ード領域との接合面積が、増加するので、保護ダイオー
ドの内部抵抗が低下する。
【０００９】
【実施例】図１と図２は本発明の第１実施例を示す平面
図と断面図である。Ｎ−型半導体基板２上に酸化膜４’
を６０００〜１００００オングストローム成長し、フォ
トリソグラフィ技術を用いて酸化膜４’に窓を明け、Ｐ
ウェル３を形成する。その後、ゲート酸化膜４を３００
〜２０００オングストローム成長させ、その上にポリシ
リコン膜１０（５）を約６０００オングストローム成長
させるフォトリソグラフィ技術を用いてポリシリコン膜
１０を所定の形状にし、ベース・イオン注入をドーズ６
〜１４×１０１３ｃｍ−２で行い、Ｐ型ベース６及びＰ
型領域９を形成する。
図と断面図である。Ｎ−型半導体基板２上に酸化膜４’
を６０００〜１００００オングストローム成長し、フォ
トリソグラフィ技術を用いて酸化膜４’に窓を明け、Ｐ
ウェル３を形成する。その後、ゲート酸化膜４を３００
〜２０００オングストローム成長させ、その上にポリシ
リコン膜１０（５）を約６０００オングストローム成長
させるフォトリソグラフィ技術を用いてポリシリコン膜
１０を所定の形状にし、ベース・イオン注入をドーズ６
〜１４×１０１３ｃｍ−２で行い、Ｐ型ベース６及びＰ
型領域９を形成する。
【００１０】その後、所定の部分をカバーし、素子部Ｂ
にＮ＋型ソース領域７と、Ｐ＋型のバックゲート８とを
形成し、ポリシリコンダイオード部Ｃに、Ｎ＋領域１０
を形成する。
にＮ＋型ソース領域７と、Ｐ＋型のバックゲート８とを
形成し、ポリシリコンダイオード部Ｃに、Ｎ＋領域１０
を形成する。
【００１１】従来、ゲートボンディングパッドは図８に
示すように正方形（長方形）になっており、エミッタ周
囲長が短かったが、本実施例では図１に示すように鋸歯
状に形成されている。したがって、周囲長は図３に示す
ように従来例（図４）に比べ１０√２ａ／１０ａ＝√２
倍のエミッタ周囲長となる。したがってポリシリコンダ
イオードの内部抵抗を小さくすることができる。
示すように正方形（長方形）になっており、エミッタ周
囲長が短かったが、本実施例では図１に示すように鋸歯
状に形成されている。したがって、周囲長は図３に示す
ように従来例（図４）に比べ１０√２ａ／１０ａ＝√２
倍のエミッタ周囲長となる。したがってポリシリコンダ
イオードの内部抵抗を小さくすることができる。
【００１２】図５は本発明の第２実施例を示す平面図で
ある。第２実施例ではポリシリコンの保護ダイオード部
Ｃの接合を波形にした例である。従来例（図７）に比べ
、図６に示すように３πａ／６ａ＝π／２倍の接合長に
なり、保護ダイオードの内部抵抗を小さくすることがで
きる。
ある。第２実施例ではポリシリコンの保護ダイオード部
Ｃの接合を波形にした例である。従来例（図７）に比べ
、図６に示すように３πａ／６ａ＝π／２倍の接合長に
なり、保護ダイオードの内部抵抗を小さくすることがで
きる。
【００１３】上記実施例はいずれもＮチャンネル型につ
いて示したが、Ｐチャンネル型についても同様に構成で
きることはいうまでもない。
いて示したが、Ｐチャンネル型についても同様に構成で
きることはいうまでもない。
【００１４】
【発明の効果】以上説明したように本発明は保護ダイオ
ードを形成する際にアノードとカソードとの接合形状を
波形もしくは鋸刃状にすることにより、保護ダイオード
のエミッタ周囲長を長くすることができ、ゲートボンデ
ィングパッドを大型化することなしに、静電耐圧を向上
できるという効果がある。
ードを形成する際にアノードとカソードとの接合形状を
波形もしくは鋸刃状にすることにより、保護ダイオード
のエミッタ周囲長を長くすることができ、ゲートボンデ
ィングパッドを大型化することなしに、静電耐圧を向上
できるという効果がある。
【図１】本発明の第１実施例を示す平面図である。
【図２】第１実施例の断面図である。
【図３】第１実施例の接合長を示す図である。
【図４】従来例の接合長を示す図である。
【図５】第２実施例の平面図である。
【図６】第２実施例の接合長を示す図である。
【図７】従来例の接合長を示す図である。
【図８】従来例の平面図である。
【図９】従来例の断面図である。
【図１０】他の従来例の断面図である。
【図１１】従来例の等価回路図である。
【図１２】他の従来例の等価回路図である。
【図１３】保護ダイオードの特性図である。
【図１４】保護ダイオードを含む回路図である。
【図１５】保護ダイオードの内部抵抗依存性を示すグラ
フである。
フである。
１ Ｎ＋型半導体基板
２ Ｎ−型半導体基板
３ Ｐウェル
４ ゲート酸化膜
４’ 酸化膜
５ ポリシリコンゲート
７ ソース領域
８ バックゲート領域
９ ポリシリコンダイオード領域
１０ ポリシリコンダイオードＮ＋領域１１ ソー
ス電極 １２ ゲート電極 １３ ドレイン電極 Ｂ 素子部 Ｃ 保護ダイオード部
ス電極 １２ ゲート電極 １３ ドレイン電極 Ｂ 素子部 Ｃ 保護ダイオード部
Claims (1)
- 【請求項１】 半導体基板に二重拡散された第１導電
型領域と第２導電型領域を含み上記半導体基板表面に形
成された絶縁膜上に被着したポリシリコン層の一部に形
成されたゲート電極を有する縦型電界効果トランジスタ
に付随して設けられた保護ダイオードにして、上記保護
ダイオードは上記ポリシリコン層の残部に形成されたア
ノード領域とカソード領域を有し、アノード領域とカソ
ード領域とのＰＮ接合を波状または鋸歯状にしたことを
特徴とする保護ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417513A JPH04234173A (ja) | 1990-12-28 | 1990-12-28 | 縦型電界効果トランジスタの保護ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417513A JPH04234173A (ja) | 1990-12-28 | 1990-12-28 | 縦型電界効果トランジスタの保護ダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234173A true JPH04234173A (ja) | 1992-08-21 |
Family
ID=18525604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417513A Pending JPH04234173A (ja) | 1990-12-28 | 1990-12-28 | 縦型電界効果トランジスタの保護ダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04234173A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| US6831327B2 (en) * | 1999-08-19 | 2004-12-14 | Infineon Technologies Ag | Vertically structured power semiconductor component |
| JP2005347293A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2011023922A1 (en) * | 2009-08-28 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Improved pn junctions and methods |
-
1990
- 1990-12-28 JP JP2417513A patent/JPH04234173A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| US6831327B2 (en) * | 1999-08-19 | 2004-12-14 | Infineon Technologies Ag | Vertically structured power semiconductor component |
| JP2005347293A (ja) * | 2004-05-31 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2011023922A1 (en) * | 2009-08-28 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Improved pn junctions and methods |
| US9331211B2 (en) | 2009-08-28 | 2016-05-03 | X-Fab Semiconductor Foundries Ag | PN junctions and methods |
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