JPS62299060A - 相補型ｍｉｓ集積回路 - Google Patents
相補型ｍｉｓ集積回路Info
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- JPS62299060A JPS62299060A JP61142072A JP14207286A JPS62299060A JP S62299060 A JPS62299060 A JP S62299060A JP 61142072 A JP61142072 A JP 61142072A JP 14207286 A JP14207286 A JP 14207286A JP S62299060 A JPS62299060 A JP S62299060A
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- 230000000295 complement effect Effects 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は相補型ＭＩＳ集積回路特に高耐ソフトエラー性
及び高耐圧性のＭＩＳ集積回路に関するものである。
及び高耐圧性のＭＩＳ集積回路に関するものである。
従来の技術
近年Ｂ ｉ −ＣＭＯＳ集積回路技術が進歩し、その特
徴を生かした超高速、低消費電力、高集積度のＳＲＡＭ
が出現している。従来のＢ ｉ −ＣＭＯＳ集積回路の
構造および製造方法の一例を第２図（ａ）〜第２図（ｄ
）に示す。
徴を生かした超高速、低消費電力、高集積度のＳＲＡＭ
が出現している。従来のＢ ｉ −ＣＭＯＳ集積回路の
構造および製造方法の一例を第２図（ａ）〜第２図（ｄ
）に示す。
第２図（ａ）に示すようにＰ型基板１５中に、埋込コレ
クタ領域１６ａおよび０ＭＯ３領域下のＮ型埋込層１６
ｂと、バイポーラ素子分離のためのＰ型埋込層１７を形
成した後、第２図（ｂ）に示すようにＮ型エピタキシャ
ル層１８を成長させ、Ｎチャンネル型ＭＯＳトランジス
タのＰ型ウェル領域１９ａとバイポーラ素子分離領域１
９ｂとをＰ型ウェル層で形成する。次に第２図（Ｃ）に
示すように分離酸化膜２０を形成し、ゲート酸化膜２１
とポリシリコンゲート電極２２を形成した後、第２図（
ｄ） Ｋ示すようにＰ型ンース・ドレイン領域２３、Ｐ
型ベース領域２４を形成し、Ｎ型ソース・ドレイン領域
２５．Ｎ型エミｙり領域２６．Ｎ型コレクタコンタクト
領域２７を形成する。
クタ領域１６ａおよび０ＭＯ３領域下のＮ型埋込層１６
ｂと、バイポーラ素子分離のためのＰ型埋込層１７を形
成した後、第２図（ｂ）に示すようにＮ型エピタキシャ
ル層１８を成長させ、Ｎチャンネル型ＭＯＳトランジス
タのＰ型ウェル領域１９ａとバイポーラ素子分離領域１
９ｂとをＰ型ウェル層で形成する。次に第２図（Ｃ）に
示すように分離酸化膜２０を形成し、ゲート酸化膜２１
とポリシリコンゲート電極２２を形成した後、第２図（
ｄ） Ｋ示すようにＰ型ンース・ドレイン領域２３、Ｐ
型ベース領域２４を形成し、Ｎ型ソース・ドレイン領域
２５．Ｎ型エミｙり領域２６．Ｎ型コレクタコンタクト
領域２７を形成する。
第２図（ｄ）に示されているように、α線によるソフト
エラ一対策として、Ｎチャンネル型ＭＯＳトランジスタ
が形成されるＰ型ウェル領域は、Ｎ型埋込層とＮ型エピ
タキシャル層によって囲まれた島になっている。
エラ一対策として、Ｎチャンネル型ＭＯＳトランジスタ
が形成されるＰ型ウェル領域は、Ｎ型埋込層とＮ型エピ
タキシャル層によって囲まれた島になっている。
■
発明が解決しようと一幕一る問題点
しかし従来の構造では、Ｎチャンネル型ＭＯＳトランジ
スタのソース・ドレイン領域とエピタキシャル層間のパ
ンチスルー耐圧の制限から、Ｐ型ウェル層をある程度深
くする必要がある。しだがってエピタキシャル層も厚く
する必要があり、バイポーラトランジスタの高速化に反
する。
スタのソース・ドレイン領域とエピタキシャル層間のパ
ンチスルー耐圧の制限から、Ｐ型ウェル層をある程度深
くする必要がある。しだがってエピタキシャル層も厚く
する必要があり、バイポーラトランジスタの高速化に反
する。
問題点を解決するための手段
前記問題点を解決するために本発明は、−導電型の半導
体基板中に前記半導体基板と逆導電型の互に分離した第
１と第２の埋込層とを有し、前記第１の埋込層中に前記
半導体基板と同導電型の第３の埋込層を有し、前記半導
体基板及び前記第１゜第２．第３の埋込層上に前記半導
体基板と逆導電型のエピタキシャル層を有し、前記第３
の埋込層に接して前記エピタキシャル層内に前記第３の
埋込層と同導電型のウェル領域を有し、前記第１の埋込
層と前記第２の埋込層との中間の前記エピタキシャル層
表面に分離酸化膜を有し、前記ウェル領域の表面の中央
部に第１のゲート酸化膜と第１のゲート電極との積層を
有し、前記第１のゲート酸化膜の両側の前記ウェル領域
内の表面に接して前記ウェルと逆導電型のドレイン及び
ソース領域を有し、前記第２の埋込層上の前記エピタキ
シャル層領域の表面中央部に第２のゲート酸化膜と第２
のゲート電極との積層を有し、前記第２のゲート酸化膜
の両側の前記エピタキシャル層領域内の表面に接して前
記エピタキシャル層と逆導電型のドレイン及びソース領
域を有する事を特徴とする相補型ＭＩＳ集積回路を提供
する。
体基板中に前記半導体基板と逆導電型の互に分離した第
１と第２の埋込層とを有し、前記第１の埋込層中に前記
半導体基板と同導電型の第３の埋込層を有し、前記半導
体基板及び前記第１゜第２．第３の埋込層上に前記半導
体基板と逆導電型のエピタキシャル層を有し、前記第３
の埋込層に接して前記エピタキシャル層内に前記第３の
埋込層と同導電型のウェル領域を有し、前記第１の埋込
層と前記第２の埋込層との中間の前記エピタキシャル層
表面に分離酸化膜を有し、前記ウェル領域の表面の中央
部に第１のゲート酸化膜と第１のゲート電極との積層を
有し、前記第１のゲート酸化膜の両側の前記ウェル領域
内の表面に接して前記ウェルと逆導電型のドレイン及び
ソース領域を有し、前記第２の埋込層上の前記エピタキ
シャル層領域の表面中央部に第２のゲート酸化膜と第２
のゲート電極との積層を有し、前記第２のゲート酸化膜
の両側の前記エピタキシャル層領域内の表面に接して前
記エピタキシャル層と逆導電型のドレイン及びソース領
域を有する事を特徴とする相補型ＭＩＳ集積回路を提供
する。
作 用
本発明の相補型ＭＩＳ集積回路では、α線によるソフト
エラーに対し強い構造を有しながら、エピタキシャル層
を薄くすることが可能である。
エラーに対し強い構造を有しながら、エピタキシャル層
を薄くすることが可能である。
実施例
第１図（、）〜第１図（ｄ）は本発明の相補型ＭＩＳ集
積回路の構造と製造方法の一例を示している。
積回路の構造と製造方法の一例を示している。
第１図（ａ）に示すように、まずＰ型基板１中のＮチャ
ンネル型ＭＯ３トランジスタを形成する領域に比較的抵
抗が高く接合の深い第１Ｎ型埋込層２と、Ｐチャンネル
型ＭＯ８）ランジスタを形成する領域およびバイポーラ
トランジスタの埋込コレクタ領域に第１Ｎ型埋込層より
も抵抗が低く接合の浅い第２Ｎ型埋込層３を形成する。
ンネル型ＭＯ３トランジスタを形成する領域に比較的抵
抗が高く接合の深い第１Ｎ型埋込層２と、Ｐチャンネル
型ＭＯ８）ランジスタを形成する領域およびバイポーラ
トランジスタの埋込コレクタ領域に第１Ｎ型埋込層より
も抵抗が低く接合の浅い第２Ｎ型埋込層３を形成する。
次に第１Ｎ型埋込層２中とバイポーラ素子分離領域にＰ
型埋込層４を形成する。第１図［有］）に示すように、
さらにＮ型エピタキシャル層５を成長した後、Ｐ型ウェ
ル層６を形成することにより、Ｐ型埋込層４と合わして
、Ｎチャンネル型ＭＯＳトランジスタのウェル領域と、
バイポーラ素子分離領域を形成する。第１図（Ｃ）に示
すようにその後分離酸化膜７を形成し、ゲート酸化膜８
およびポリシリコンゲート電極９を形成した後、Ｐ型ソ
ース・ドレイン領域１０．Ｐ型ベース領ｊｉｔＨ１，Ｎ
Ｗソース拳トドレイン領域１２Ｎ型エミッタ領域１３．
Ｎ型コレクタコンタクト領域１４を形成する。
型埋込層４を形成する。第１図［有］）に示すように、
さらにＮ型エピタキシャル層５を成長した後、Ｐ型ウェ
ル層６を形成することにより、Ｐ型埋込層４と合わして
、Ｎチャンネル型ＭＯＳトランジスタのウェル領域と、
バイポーラ素子分離領域を形成する。第１図（Ｃ）に示
すようにその後分離酸化膜７を形成し、ゲート酸化膜８
およびポリシリコンゲート電極９を形成した後、Ｐ型ソ
ース・ドレイン領域１０．Ｐ型ベース領ｊｉｔＨ１，Ｎ
Ｗソース拳トドレイン領域１２Ｎ型エミッタ領域１３．
Ｎ型コレクタコンタクト領域１４を形成する。
発明の効果
以上のような本発明の相補型ＭＩＳ集積回路では、α線
によるソフトエラーに対し強い構造を有しながら、Ｎチ
ャンネル型ＭＯＳトランジスタの耐圧の低下なしに、エ
ピタキシャル層を薄くすることが可能であり、超高速の
バイポーラトランジスタを搭載できる。
によるソフトエラーに対し強い構造を有しながら、Ｎチ
ャンネル型ＭＯＳトランジスタの耐圧の低下なしに、エ
ピタキシャル層を薄くすることが可能であり、超高速の
バイポーラトランジスタを搭載できる。
第１図は本発明の相補型ＭＩＳ集積回路の工程断面図、
第２図は従来例の相補型ＭＩＳ集積回路の工程断面図で
ある。 １．１６・・・・・・Ｐ型基板、２・・・・・・第１Ｎ
型埋込層、３・・・・・第２Ｎ型埋込層、４，１７・・
・・・・Ｐ型埋込層、６．１８−・・・Ｎ型エピタキシ
ャル層、６・・・・・・Ｐ型ウェル領域、７．２０・・
・・・・分離酸化膜、８，２１・・・・・・ゲート酸化
膜、９．２２・・・・・ポリシリコンゲート、１０．２
３・・・・・・Ｐ型ソース・ドレイン領域、１１．２４
・・・・・Ｐ型ベース領域、１２．２５・・−・・Ｎ型
ソース・ドレイン領域、１３．２６・・・・・・Ｎ型エ
ミッタ領域、１４．２７・・・・・・Ｎ型コレクタコン
タクト領域、１６ａ・・・・・・埋込コレクタ領域、１
６ｂ・・・・Ｎ型埋込層、１９ａ・・・・・・Ｐ型ウェ
ル領域、１９ｂ・・・・バイポーラ素子分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
第２図は従来例の相補型ＭＩＳ集積回路の工程断面図で
ある。 １．１６・・・・・・Ｐ型基板、２・・・・・・第１Ｎ
型埋込層、３・・・・・第２Ｎ型埋込層、４，１７・・
・・・・Ｐ型埋込層、６．１８−・・・Ｎ型エピタキシ
ャル層、６・・・・・・Ｐ型ウェル領域、７．２０・・
・・・・分離酸化膜、８，２１・・・・・・ゲート酸化
膜、９．２２・・・・・ポリシリコンゲート、１０．２
３・・・・・・Ｐ型ソース・ドレイン領域、１１．２４
・・・・・Ｐ型ベース領域、１２．２５・・−・・Ｎ型
ソース・ドレイン領域、１３．２６・・・・・・Ｎ型エ
ミッタ領域、１４．２７・・・・・・Ｎ型コレクタコン
タクト領域、１６ａ・・・・・・埋込コレクタ領域、１
６ｂ・・・・Ｎ型埋込層、１９ａ・・・・・・Ｐ型ウェ
ル領域、１９ｂ・・・・バイポーラ素子分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 一導電型の半導体基板中に前記半導体基板と逆導電型の
互に分離した第１と第２の埋込層とを有し、前記第１の
埋込層中に前記半導体基板と同導電型の第３の埋込層を
有し、前記半導体基板及び前記第１，第２，第３の埋込
層上に前記半導体基板と逆導電型のエピタキシャル層を
有し、前記第３の埋込層に接して前記エピタキシャル層
内に前記第３の埋込層と同導電型のウェル領域を有し、
前記第１の埋込層と前記第２の埋込層との中間の前記エ
ピタキシャル層表面に分離酸化膜を有し、前記ウェル領
域の表面の中央部に第１のゲート酸化膜と第１のゲート
電極との積層を有し、前記第１のゲート酸化膜の両側の
前記ウェル領域内の表面に接して前記ウェルと逆導電型
のドレイン及びソース領域を有し、前記第２の埋込層上
の前記エピタキシャル層領域の表面中央部に第２のゲー
ト酸化膜と第２のゲート電極との積層を有し、前記第２
のゲート酸化膜の両側の前記エピタキシャル層領域内の
表面に接して前記エピタキシャル層と逆導電型のドレイ
ン及びソース領域を有する事を特徴とする相補型ＭＩＳ
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142072A JPH0797609B2 (ja) | 1986-06-18 | 1986-06-18 | 相補型ｍｉｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142072A JPH0797609B2 (ja) | 1986-06-18 | 1986-06-18 | 相補型ｍｉｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62299060A true JPS62299060A (ja) | 1987-12-26 |
| JPH0797609B2 JPH0797609B2 (ja) | 1995-10-18 |
Family
ID=15306778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142072A Expired - Fee Related JPH0797609B2 (ja) | 1986-06-18 | 1986-06-18 | 相補型ｍｉｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797609B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1986
- 1986-06-18 JP JP61142072A patent/JPH0797609B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797609B2 (ja) | 1995-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |