JPH09266303A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09266303A JPH09266303A JP8074524A JP7452496A JPH09266303A JP H09266303 A JPH09266303 A JP H09266303A JP 8074524 A JP8074524 A JP 8074524A JP 7452496 A JP7452496 A JP 7452496A JP H09266303 A JPH09266303 A JP H09266303A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 インテリジェント・パワー・デバイス（ＩＰ
Ｄ）、特に自己分離型のＩＰＤに用いられるＭＯＳコン
デンサの下部電極領域を工程数を増大させることなく形
成する。 【解決手段】 ＩＰＤの構成要素のひとつであるパワー
ＭＯＳＦＥＴ１のｐボディ１５１形成と同時に、このｐ
ボディ１５１とは別に隣接した２つのｐボディ１５５を
さらに形成し、この２つのｐボディ１５５の横方向の拡
散が重なり合った部分をＭＯＳコンデンサ３の下部電極
とする。すなわち、この下部電極とその上のゲート酸化
膜１７２と、さらにその上のポリシリコンゲート電極１
８２からなる上部電極とにより、ＭＯＳコンデンサ３を
構成する。
Ｄ）、特に自己分離型のＩＰＤに用いられるＭＯＳコン
デンサの下部電極領域を工程数を増大させることなく形
成する。 【解決手段】 ＩＰＤの構成要素のひとつであるパワー
ＭＯＳＦＥＴ１のｐボディ１５１形成と同時に、このｐ
ボディ１５１とは別に隣接した２つのｐボディ１５５を
さらに形成し、この２つのｐボディ１５５の横方向の拡
散が重なり合った部分をＭＯＳコンデンサ３の下部電極
とする。すなわち、この下部電極とその上のゲート酸化
膜１７２と、さらにその上のポリシリコンゲート電極１
８２からなる上部電極とにより、ＭＯＳコンデンサ３を
構成する。
Description
【０００１】
【発明の属する技術分野】本発明は高耐圧パワー素子と
制御回路素子とをモノリシックに集積するパワーＩＣに
関するものである。
制御回路素子とをモノリシックに集積するパワーＩＣに
関するものである。
【０００２】
【従来の技術】パワーＩＣの開発は近年とみに活発化し
ている。絶縁分離技術に関しては特にｐｎ接合分離や誘
電体分離技術の開発が多様化し、またデバイス技術に関
してはＢｉ・ＭＯＳ複合化によるデバイスの高性能化
や、高精度アナログＣＭＯＳも含めたマルチデバイスの
集積による高機能化が着実に進められている。また、各
種回路が集積されインテリジェント化が一段と進む一
方、低電圧制御回路部と高電圧出力回路部の電位差を解
消するレベルシフト回路技術の開発も活発である。ま
た、これらの要素技術を結集した多種多様なインテリジ
ェントパワーデバイス（以下ＩＰＤという）の開発例が
報告され、実用化が加速されている。ＩＰＤは、図３に
示すように要求性能や構造が大きく異なる素子を１チッ
プに搭載したパワーＩＣである。図３はｐｎ接合分離を
用いたパワーＩＣであり、ｎ+ 基板１１の上のｐ層１２
の内部にｎウェル１４１，１４２，１４３が形成され、
それぞれのｎウェルの内部にパワーＭＯＳＦＥＴ１、ｎ
ｐｎバイポーラトランジスタ２、ＭＯＳコンデンサ３が
形成されている。図３に示すようなＩＰＤを作る場合、
多種類の素子を同時に形成するため、製品のコスト面か
ら考えてプロセスを極力共通化することが重要になる。
ている。絶縁分離技術に関しては特にｐｎ接合分離や誘
電体分離技術の開発が多様化し、またデバイス技術に関
してはＢｉ・ＭＯＳ複合化によるデバイスの高性能化
や、高精度アナログＣＭＯＳも含めたマルチデバイスの
集積による高機能化が着実に進められている。また、各
種回路が集積されインテリジェント化が一段と進む一
方、低電圧制御回路部と高電圧出力回路部の電位差を解
消するレベルシフト回路技術の開発も活発である。ま
た、これらの要素技術を結集した多種多様なインテリジ
ェントパワーデバイス（以下ＩＰＤという）の開発例が
報告され、実用化が加速されている。ＩＰＤは、図３に
示すように要求性能や構造が大きく異なる素子を１チッ
プに搭載したパワーＩＣである。図３はｐｎ接合分離を
用いたパワーＩＣであり、ｎ+ 基板１１の上のｐ層１２
の内部にｎウェル１４１，１４２，１４３が形成され、
それぞれのｎウェルの内部にパワーＭＯＳＦＥＴ１、ｎ
ｐｎバイポーラトランジスタ２、ＭＯＳコンデンサ３が
形成されている。図３に示すようなＩＰＤを作る場合、
多種類の素子を同時に形成するため、製品のコスト面か
ら考えてプロセスを極力共通化することが重要になる。
【０００３】図４に図３に示した構造における、ＭＯＳ
コンデンサ３部分の断面図を示す。この場合、ＭＯＳコ
ンデンサ３を形成するゲート酸化膜１７２は、チップ上
のパワートランジスタ１のゲート酸化膜１７１や図示を
省略した半導体基板１１の他の領域に形成されたＣＭＯ
Ｓ等他のデバイスのゲート酸化膜の形成と同時に形成さ
れており、ＭＯＳコンデンサ３の上部電極１８２はパワ
ーＭＯＳＦＥＴ１のゲート電極１８１となるポリシリコ
ン層と同時に形成されている。また、下部電極１３９の
ｎ+ 領域はｎｐｎバイポーラトランジスタ２のコレクタ
抵抗を低減させるためのｎ+ 埋め込み層１３２の取り出
し領域となるディープｎ+ 領域１３８の形成と同時に形
成されている。しかし、図３に示したｐｎ接合分離技術
では、寄生ｐｎｐｎ素子に起因したラッチアップ発生の
危険性や、分離耐圧の上昇に伴う分離領域の増大といっ
た問題がある。また埋込酸化膜等による絶縁分離技術に
おいてはＵ溝形成や、Ｕ溝中への酸化膜の形成や、エッ
チバック等の平坦化の工程が必要で、工程が増大すると
いう欠点がある。
コンデンサ３部分の断面図を示す。この場合、ＭＯＳコ
ンデンサ３を形成するゲート酸化膜１７２は、チップ上
のパワートランジスタ１のゲート酸化膜１７１や図示を
省略した半導体基板１１の他の領域に形成されたＣＭＯ
Ｓ等他のデバイスのゲート酸化膜の形成と同時に形成さ
れており、ＭＯＳコンデンサ３の上部電極１８２はパワ
ーＭＯＳＦＥＴ１のゲート電極１８１となるポリシリコ
ン層と同時に形成されている。また、下部電極１３９の
ｎ+ 領域はｎｐｎバイポーラトランジスタ２のコレクタ
抵抗を低減させるためのｎ+ 埋め込み層１３２の取り出
し領域となるディープｎ+ 領域１３８の形成と同時に形
成されている。しかし、図３に示したｐｎ接合分離技術
では、寄生ｐｎｐｎ素子に起因したラッチアップ発生の
危険性や、分離耐圧の上昇に伴う分離領域の増大といっ
た問題がある。また埋込酸化膜等による絶縁分離技術に
おいてはＵ溝形成や、Ｕ溝中への酸化膜の形成や、エッ
チバック等の平坦化の工程が必要で、工程が増大すると
いう欠点がある。
【０００４】図５は、従来のＩＰＤの他の例を示す。図
５の場合は図３の場合と異なりウェハの分離構造は自己
分離となり、何ら特別の素子分離領域の形式を必要とし
ない。すなわちパワーＭＯＳＦＥＴ１のドレイン領域と
なるｎ+ 基板１１の上に形成されたｎ層３１の上部にパ
ワーＭＯＳＦＥＴ１のｐボディ１５１、ｎチャンネルＭ
ＯＳＦＥＴ４のｐウェル１５３、およびＭＯＳコンデン
サの下部電極となるｐ領域１５４が形成されているが、
素子分離用の拡散領域の形成や埋込絶縁膜の形成をしな
くてもよく、構造が簡単で、製造が容易という特徴があ
る。
５の場合は図３の場合と異なりウェハの分離構造は自己
分離となり、何ら特別の素子分離領域の形式を必要とし
ない。すなわちパワーＭＯＳＦＥＴ１のドレイン領域と
なるｎ+ 基板１１の上に形成されたｎ層３１の上部にパ
ワーＭＯＳＦＥＴ１のｐボディ１５１、ｎチャンネルＭ
ＯＳＦＥＴ４のｐウェル１５３、およびＭＯＳコンデン
サの下部電極となるｐ領域１５４が形成されているが、
素子分離用の拡散領域の形成や埋込絶縁膜の形成をしな
くてもよく、構造が簡単で、製造が容易という特徴があ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示したＩＰＤの構造では素子分離領域が不要である特徴
を有するものの、図３の例の様にＭＯＳコンデンサ３の
下部電極１５４にｎ型拡散層は使用できないため、ｐ型
拡散層１５４を使用せざるを得ない。ｐ型拡散層１５４
の代りにｎ型拡散層を用いると出力トランジスタである
パワーＭＯＳＦＥＴ１のｎ+ ドレイン領域１１と共通に
なってしまうため不都合であるからである。
示したＩＰＤの構造では素子分離領域が不要である特徴
を有するものの、図３の例の様にＭＯＳコンデンサ３の
下部電極１５４にｎ型拡散層は使用できないため、ｐ型
拡散層１５４を使用せざるを得ない。ｐ型拡散層１５４
の代りにｎ型拡散層を用いると出力トランジスタである
パワーＭＯＳＦＥＴ１のｎ+ ドレイン領域１１と共通に
なってしまうため不都合であるからである。
【０００６】このｐ型拡散層１５４を他の拡散層の形成
と同時に形成しようとする場合、たとえば、ｎチャンネ
ルＭＯＳＦＥＴ４を形成するためのｐウェル１５３を使
用することが考えられるが、ｐウェルの場合、比較的不
純物密度が低いため上部電極に−１Ｖ程度印加される
と、下部電極表面に反転層が形成されてしまい、容量が
変化してしまう不具合が生じる。また、パワーＭＯＳＦ
ＥＴ１のｐボディ１５１の拡散はポリシリコンゲートの
パターニング後に形成するため共通の工程としては使用
ができない。したがって、この構造ではＭＯＳコンデン
サ下部電極専用のｐ型拡散層１５４の形成工程が独立に
必要となってしまうため、製造工程が増大するという問
題がある。
と同時に形成しようとする場合、たとえば、ｎチャンネ
ルＭＯＳＦＥＴ４を形成するためのｐウェル１５３を使
用することが考えられるが、ｐウェルの場合、比較的不
純物密度が低いため上部電極に−１Ｖ程度印加される
と、下部電極表面に反転層が形成されてしまい、容量が
変化してしまう不具合が生じる。また、パワーＭＯＳＦ
ＥＴ１のｐボディ１５１の拡散はポリシリコンゲートの
パターニング後に形成するため共通の工程としては使用
ができない。したがって、この構造ではＭＯＳコンデン
サ下部電極専用のｐ型拡散層１５４の形成工程が独立に
必要となってしまうため、製造工程が増大するという問
題がある。
【０００７】上記問題を鑑み、本発明の目的は、図５の
ような自己分離型のＩＰＤであっても、何ら特別の工程
を追加することなく、簡単に同一半導体基板上にＭＯＳ
コンデンサを形成することが可能である半導体装置を提
供することである。
ような自己分離型のＩＰＤであっても、何ら特別の工程
を追加することなく、簡単に同一半導体基板上にＭＯＳ
コンデンサを形成することが可能である半導体装置を提
供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体装置の第１の特徴は図１に示
すように、第１導電型半導体基板３１と、半導体基板３
１の下部に形成された第１導電型の第１主電極領域１１
と、半導体基板３１の上部の一部に形成された第２導電
型ボディ領域１５１と、第２導電型ボディ領域１５１の
上部表面に形成された第１導電型の第２主電極領域１６
１を少なくとも具備するパワーＭＯＳＦＥＴ１と、半導
体基板３１の上部の他の一部に形成されたＭＯＳコンデ
ンサ３とから少なく共構成される自己分離型のパワーＩ
Ｃであって、ＭＯＳコンデンサ３は、パワーＭＯＳＦＥ
Ｔ１の第２導電型ボディ領域１５１の形成と同時に、互
いに隣接して形成された２つの第２導電型拡散領域１５
５の横方向拡散の重なり領域を下部電極とすることであ
る。
め、この発明による半導体装置の第１の特徴は図１に示
すように、第１導電型半導体基板３１と、半導体基板３
１の下部に形成された第１導電型の第１主電極領域１１
と、半導体基板３１の上部の一部に形成された第２導電
型ボディ領域１５１と、第２導電型ボディ領域１５１の
上部表面に形成された第１導電型の第２主電極領域１６
１を少なくとも具備するパワーＭＯＳＦＥＴ１と、半導
体基板３１の上部の他の一部に形成されたＭＯＳコンデ
ンサ３とから少なく共構成される自己分離型のパワーＩ
Ｃであって、ＭＯＳコンデンサ３は、パワーＭＯＳＦＥ
Ｔ１の第２導電型ボディ領域１５１の形成と同時に、互
いに隣接して形成された２つの第２導電型拡散領域１５
５の横方向拡散の重なり領域を下部電極とすることであ
る。
【０００９】ここで第１導電型とは、たとえばｎ型であ
り、第２導電型とは第１導電型と異なる導電型、すなわ
ちｐ型をいうが、ｐとｎとを逆にしてもよいことはもち
ろんである。図１に示す構造はｎ型半導体基板３１上に
ｐ型ボディ領域（ｐボディ領域）１５１、ｐ型拡散領域
１５５が形成された場合の一例である。また図１におい
てパワーＭＯＳＦＥＴの第１主電極領域１１とはドレイ
ン領域、第２主電極領域１６１とはソース領域を意味す
るが、ドレイン領域とソース領域とを逆にしてもよい。
また、半導体基板３１はＣＺ法やＦＺ法で形成された比
抵抗５０Ω−ｃｍ〜１０００Ω−ｃｍ程度、厚さ１５０
〜６００μｍの半導体ウェハ（シリコンウェハ）でもよ
く、また比抵抗５０Ω−ｃｍ〜１０００Ω−ｃｍ程度、
厚さ３０〜１５０μｍ程度のエピタキシャル基板でもよ
い。
り、第２導電型とは第１導電型と異なる導電型、すなわ
ちｐ型をいうが、ｐとｎとを逆にしてもよいことはもち
ろんである。図１に示す構造はｎ型半導体基板３１上に
ｐ型ボディ領域（ｐボディ領域）１５１、ｐ型拡散領域
１５５が形成された場合の一例である。また図１におい
てパワーＭＯＳＦＥＴの第１主電極領域１１とはドレイ
ン領域、第２主電極領域１６１とはソース領域を意味す
るが、ドレイン領域とソース領域とを逆にしてもよい。
また、半導体基板３１はＣＺ法やＦＺ法で形成された比
抵抗５０Ω−ｃｍ〜１０００Ω−ｃｍ程度、厚さ１５０
〜６００μｍの半導体ウェハ（シリコンウェハ）でもよ
く、また比抵抗５０Ω−ｃｍ〜１０００Ω−ｃｍ程度、
厚さ３０〜１５０μｍ程度のエピタキシャル基板でもよ
い。
【００１０】本発明の第２の特徴は図１に示すようにパ
ワーＭＯＳＦＥＴ１と、ＭＯＳコンデンサ３とが第１導
電型半導体基板３１上に少なく共集積化されたパワーＩ
Ｃであって、パワーＭＯＳＦＥＴ１は、半導体基板３１
の下部に形成された第１導電型半導体領域１１を第１の
主電極領域とし、半導体基板３１の上部の一部に形成さ
れた２つの第２導電型ボディ領域１５１と、このボディ
領域１５１の上部表面に形成された、第１導電型の第２
の主電極領域１６１と、この２つのボディ領域１５１の
間の半導体基板３１の上部に形成された第１のゲート酸
化膜１７１と、この第１のゲート酸化膜１７１の上部に
形成された第１のポリシリコンゲート電極１８１とを少
なくとも具備し、ＭＯＳコンデンサ３は、パワーＭＯＳ
ＦＥＴ１のボディ領域１５１の形成と同時に、互いに隣
接して形成された２つの第２導電型拡散領域１５５の横
方向拡散の重なり領域を下部電極とし、この下部電極
と、下部電極の上部に形成された第２のゲート酸化膜１
７２と、第２のゲート酸化膜１７２の上部の第２ポリシ
リコンゲート電極１８２を少なくとも具備し、パワーＭ
ＯＳＦＥＴ１のボディ領域１５１およびＭＯＳコンデン
サの第２導電型拡散領域１５５は、第１および第２のポ
リシリコンゲート電極１８１，１８２の開口部により、
自己整合的に形成された領域である半導体装置であるこ
とである。前述した第１の特徴と同様に、半導体基板３
１はＣＺ，ＦＺ基板でもよくエピタキシャル基板でもよ
い。
ワーＭＯＳＦＥＴ１と、ＭＯＳコンデンサ３とが第１導
電型半導体基板３１上に少なく共集積化されたパワーＩ
Ｃであって、パワーＭＯＳＦＥＴ１は、半導体基板３１
の下部に形成された第１導電型半導体領域１１を第１の
主電極領域とし、半導体基板３１の上部の一部に形成さ
れた２つの第２導電型ボディ領域１５１と、このボディ
領域１５１の上部表面に形成された、第１導電型の第２
の主電極領域１６１と、この２つのボディ領域１５１の
間の半導体基板３１の上部に形成された第１のゲート酸
化膜１７１と、この第１のゲート酸化膜１７１の上部に
形成された第１のポリシリコンゲート電極１８１とを少
なくとも具備し、ＭＯＳコンデンサ３は、パワーＭＯＳ
ＦＥＴ１のボディ領域１５１の形成と同時に、互いに隣
接して形成された２つの第２導電型拡散領域１５５の横
方向拡散の重なり領域を下部電極とし、この下部電極
と、下部電極の上部に形成された第２のゲート酸化膜１
７２と、第２のゲート酸化膜１７２の上部の第２ポリシ
リコンゲート電極１８２を少なくとも具備し、パワーＭ
ＯＳＦＥＴ１のボディ領域１５１およびＭＯＳコンデン
サの第２導電型拡散領域１５５は、第１および第２のポ
リシリコンゲート電極１８１，１８２の開口部により、
自己整合的に形成された領域である半導体装置であるこ
とである。前述した第１の特徴と同様に、半導体基板３
１はＣＺ，ＦＺ基板でもよくエピタキシャル基板でもよ
い。
【００１１】本発明の第３の特徴は、図２に示すよう
に、前述した第２の特徴におけるパワーＩＣが、さらに
半導体基板３１上に形成された第１の第２導電型ウェル
領域１５３と、そのウェル領域１５３の内部に形成され
たソース領域１６３およびドレイン領域１６４とを少な
く共有するＭＯＳトランジスタ４を具備し、ＭＯＳコン
デンサ３の第２導電型拡散領域１５５は、ＭＯＳトラン
ジスタ４の第１の第２導電型ウェル領域１５３の形成と
同時に形成された第２の第２導電型ウェル領域１５６の
内側に形成されていることである。第１導電型をｎ型と
すれば第２導電型ウェル領域１５３，１５６はｐ型ウェ
ル領域（ｐウェル領域）ということになり、ＭＯＳトラ
ンジスタ４はｎチャンネルＭＯＳＦＥＴということにな
るが、ｐ型とｎ型とを全く逆にしてもよい。
に、前述した第２の特徴におけるパワーＩＣが、さらに
半導体基板３１上に形成された第１の第２導電型ウェル
領域１５３と、そのウェル領域１５３の内部に形成され
たソース領域１６３およびドレイン領域１６４とを少な
く共有するＭＯＳトランジスタ４を具備し、ＭＯＳコン
デンサ３の第２導電型拡散領域１５５は、ＭＯＳトラン
ジスタ４の第１の第２導電型ウェル領域１５３の形成と
同時に形成された第２の第２導電型ウェル領域１５６の
内側に形成されていることである。第１導電型をｎ型と
すれば第２導電型ウェル領域１５３，１５６はｐ型ウェ
ル領域（ｐウェル領域）ということになり、ＭＯＳトラ
ンジスタ４はｎチャンネルＭＯＳＦＥＴということにな
るが、ｐ型とｎ型とを全く逆にしてもよい。
【００１２】本発明の第４の特徴は図１および図２に示
すように一導電型拡散領域１５５からなる下部電極と、
この拡散領域１５５上部の絶縁膜１７２と、絶縁膜１７
２の上部の拡散領域１５５と同一導電型の不純物を少な
く共含むポリシリコン膜からなる上部電極１８２からな
るコンデンサ部３を有するパワーＩＣであって、コンデ
ンサ部３の下部電極となる領域は、ポリシリコン膜１８
２をマスクとしてポリシリコン膜１８２の両側から自己
整合的に、かつ互いに隣接して形成された２つの拡散領
域１５５の横方向拡散領域の重なり領域であることであ
る。図１、および図２においては一導電型拡散領域１５
５はｐ型拡散領域１５５であるが、このｐ型拡散領域１
５５はパワーＩＣを構成する他の回路素子、たとえばパ
ワーＭＯＳＦＥＴ１のｐボディ領域１５１をポリシリコ
ン膜１８１をマスクとして自己整合的に形成する時に、
同時に、ポリシリコン膜１８２をマスクとして自己整合
的に形成することができる。すなわち、コンデンサの上
部電極のポリシリコン膜１８２へのｐ型ドーピングと、
下部電極１５５へのｐ型ドーピングが同時に、かつパワ
ーＭＯＳＦＥＴの工程を特別に増加させることなくでき
る。なお、ポリシリコン膜１８２はｐ型不純物を少なく
共含んでいればよいのであって、その後の工程でより高
濃度のｎ型不純物をドーピングすることによって全体と
してはｎ+ 型ドープドポリシリコン膜１８２となっても
よく、最初からｎ+ にドーピングされたポリシリコン
に、それよりも低濃度のｐ型不純物をドーピングしたも
のであってもよい。また最終的にはｐ+ のドーピングを
さらに行ってもよい。つまり最終的なポリシリコン膜１
８２の導電型はｎでもｐでも良く、ｎにするかｐにする
かはパワーＩＣ全体の設計によって決めればよい。
すように一導電型拡散領域１５５からなる下部電極と、
この拡散領域１５５上部の絶縁膜１７２と、絶縁膜１７
２の上部の拡散領域１５５と同一導電型の不純物を少な
く共含むポリシリコン膜からなる上部電極１８２からな
るコンデンサ部３を有するパワーＩＣであって、コンデ
ンサ部３の下部電極となる領域は、ポリシリコン膜１８
２をマスクとしてポリシリコン膜１８２の両側から自己
整合的に、かつ互いに隣接して形成された２つの拡散領
域１５５の横方向拡散領域の重なり領域であることであ
る。図１、および図２においては一導電型拡散領域１５
５はｐ型拡散領域１５５であるが、このｐ型拡散領域１
５５はパワーＩＣを構成する他の回路素子、たとえばパ
ワーＭＯＳＦＥＴ１のｐボディ領域１５１をポリシリコ
ン膜１８１をマスクとして自己整合的に形成する時に、
同時に、ポリシリコン膜１８２をマスクとして自己整合
的に形成することができる。すなわち、コンデンサの上
部電極のポリシリコン膜１８２へのｐ型ドーピングと、
下部電極１５５へのｐ型ドーピングが同時に、かつパワ
ーＭＯＳＦＥＴの工程を特別に増加させることなくでき
る。なお、ポリシリコン膜１８２はｐ型不純物を少なく
共含んでいればよいのであって、その後の工程でより高
濃度のｎ型不純物をドーピングすることによって全体と
してはｎ+ 型ドープドポリシリコン膜１８２となっても
よく、最初からｎ+ にドーピングされたポリシリコン
に、それよりも低濃度のｐ型不純物をドーピングしたも
のであってもよい。また最終的にはｐ+ のドーピングを
さらに行ってもよい。つまり最終的なポリシリコン膜１
８２の導電型はｎでもｐでも良く、ｎにするかｐにする
かはパワーＩＣ全体の設計によって決めればよい。
【００１３】本発明の第５の特徴は図２に示すように、
コンデンサ部３の下部電極となる拡散領域１５５が一導
電型拡散領域１５５とは反対導電型の半導体領域３１の
表面に形成された、一導電型と同一導電型のウェル領域
１５６中に形成されていることである。つまり、本発明
の第５の特徴によれば、パワーＩＣを構成する他の回路
素子、たとえば、図２におけるｎチャンネルＭＯＳＦＥ
Ｔ４のｐウェル１５３の形成時に、同時にコンデンサ部
３のｐウェル１５６を形成できるので、自己分離型のパ
ワーＩＣであっても何ら特別の工程の増加を伴うことも
ない。
コンデンサ部３の下部電極となる拡散領域１５５が一導
電型拡散領域１５５とは反対導電型の半導体領域３１の
表面に形成された、一導電型と同一導電型のウェル領域
１５６中に形成されていることである。つまり、本発明
の第５の特徴によれば、パワーＩＣを構成する他の回路
素子、たとえば、図２におけるｎチャンネルＭＯＳＦＥ
Ｔ４のｐウェル１５３の形成時に、同時にコンデンサ部
３のｐウェル１５６を形成できるので、自己分離型のパ
ワーＩＣであっても何ら特別の工程の増加を伴うことも
ない。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の第１の実施の形態
に係る自己分離型ＩＰＤの断面図である。本発明の第１
の実施の形態に係るＩＰＤはパワーＭＯＳＦＥＴ１のド
レイン領域となる比抵抗０．０１〜０．０２Ω−ｃｍの
ＦＺもしくはＣＺ基板であるｎ+ 基板の上にエピタキシ
ャル成長により形成された不純物密度１０13〜１０16ｃ
ｍ-3、厚さ３０〜１５０μｍのｎ層３１の上部に形成さ
れたｐボディ１５１の内部にパワーＭＯＳＦＥＴ１のｎ
+ ソース領域１６１が形成され、２つのｐボディ１５１
の間のｎ層（エピタキシャル基板）３１の表面にゲート
酸化膜１７１が形成され、その上にポリシリコンからな
るパワーＭＯＳＦＥＴ１のゲート電極１８１が形成され
ている。なお、前述したように比抵抗５０〜１０００Ω
−ｃｍ、厚さ３０〜１５０μｍのＣＺもしくはＦＺウェ
ハをｎ層３１として用い、このＣＺもしくはＦＺウェハ
の裏面に拡散又はエピタキシャル成長により不純物密度
１×１０18〜１×１０20ｃｍ-3のｎ+ 領域１１を形成し
てもよい。さらにｎ層の表面の一部にはｐウェル１５３
が形成され、その内部にｎ+ ソース領域１６３、ｎ+ ド
レイン領域１６４が形成され、ｎチャンネルＭＯＳＦＥ
Ｔ４を構成している。ｎ+ ソース領域１６３とｎ+ ドレ
イン領域１６４との間のｐウェル１５３の表面にはゲー
ト酸化膜１７３とポリシリコンゲート電極１８３が形成
されている。さらに図１の左側に示すようにｎ層３１の
表面上であって、パワーＭＯＳＦＥＴ１およびｎチャン
ネルＭＯＳＦＥＴ４が形成されていない部分にＭＯＳコ
ンデンサ３が形成されている。
施の形態を説明する。図１は本発明の第１の実施の形態
に係る自己分離型ＩＰＤの断面図である。本発明の第１
の実施の形態に係るＩＰＤはパワーＭＯＳＦＥＴ１のド
レイン領域となる比抵抗０．０１〜０．０２Ω−ｃｍの
ＦＺもしくはＣＺ基板であるｎ+ 基板の上にエピタキシ
ャル成長により形成された不純物密度１０13〜１０16ｃ
ｍ-3、厚さ３０〜１５０μｍのｎ層３１の上部に形成さ
れたｐボディ１５１の内部にパワーＭＯＳＦＥＴ１のｎ
+ ソース領域１６１が形成され、２つのｐボディ１５１
の間のｎ層（エピタキシャル基板）３１の表面にゲート
酸化膜１７１が形成され、その上にポリシリコンからな
るパワーＭＯＳＦＥＴ１のゲート電極１８１が形成され
ている。なお、前述したように比抵抗５０〜１０００Ω
−ｃｍ、厚さ３０〜１５０μｍのＣＺもしくはＦＺウェ
ハをｎ層３１として用い、このＣＺもしくはＦＺウェハ
の裏面に拡散又はエピタキシャル成長により不純物密度
１×１０18〜１×１０20ｃｍ-3のｎ+ 領域１１を形成し
てもよい。さらにｎ層の表面の一部にはｐウェル１５３
が形成され、その内部にｎ+ ソース領域１６３、ｎ+ ド
レイン領域１６４が形成され、ｎチャンネルＭＯＳＦＥ
Ｔ４を構成している。ｎ+ ソース領域１６３とｎ+ ドレ
イン領域１６４との間のｐウェル１５３の表面にはゲー
ト酸化膜１７３とポリシリコンゲート電極１８３が形成
されている。さらに図１の左側に示すようにｎ層３１の
表面上であって、パワーＭＯＳＦＥＴ１およびｎチャン
ネルＭＯＳＦＥＴ４が形成されていない部分にＭＯＳコ
ンデンサ３が形成されている。
【００１５】本発明の第１の実施の形態のＩＰＤを構成
するＭＯＳコンデンサ３は、ｎ層３１の表面に隣接して
形成された２つのｐボディ１５５の横方向拡散が重なり
あった部分の表面にゲート酸化膜１７２およびポリシリ
コンゲート電極１８２が形成されている。すなわち、ポ
リシリコンゲート電極１８２がＭＯＳコンデンサの上部
電極となり、ｐボディ１５５が下部電極となっている。
図５に示した従来技術においてはｐ型拡散層１５４形成
のための独立した工程が必要であり、工程が複雑化する
という欠点に加え、単独のｐ型拡散層１５４の上部にＭ
ＯＳコンデンサが形成されていたため、表面の不純物密
度が低いため、上部電極に電圧が印加されると、ｐボデ
ィ１５４の表面に反転層が形成され、容量が変化してし
まうという問題があったが、本発明の第１の実施の形態
によれば、２つのｐボディ（ｐ型拡散層）の横方向の拡
散が重なり合うため、単独のｐ型拡散層１５４の場合に
比して表面不純物密度が高くなり、反転層が形成されに
くくなる。しかもパワーＭＯＳＦＥＴ１のｐボディ１５
１の拡散時に、ＭＯＳコンデンサ３のｐボディ１５５も
同時に形成すればよいので工程数は増大しない。つまり
パワーＭＯＳＦＥＴ１のポリシリコンゲート１８１のパ
ターニングの後でも、ポリシリコンゲート１８１と同時
にパターニングしたポリシリコン電極１８２をパターン
をマスクとして、自己整合的に下部電極領域となるｐボ
ディ１５５を形成することができる。たとえばポリシリ
コン電極１８２のパターンをマスクとして11Ｂ+ を加速
電圧Ｖac＝４５−１００ｋｅＶ、ドーズ量Φ＝１×１０
13〜１×１０14でイオン注入すればよい。ポリシリコン
ゲート電極１８２の幅は２つのｐボディ１５５が、パワ
ーＭＯＳＦＥＴ１のｐボディ１５１を所定の深さまで縦
方向に拡散する場合に、必然的に生じる横方向拡散で重
なり合うように所定の寸法、たとえば２〜５μｍ程度に
選んでおけばよい。なお、パワーＭＯＳＦＥＴ１のゲー
トの幅は、例えば４〜１０μｍとすればよい。次に、ｐ
ボディ１５５の形成後、パワーＭＯＳＦＥＴ１の層間絶
縁膜１９となるＳｉＯ2 あるいはＰＳＧをＣＶＤし、そ
の後たとえば１μｍ程度の合わせ余裕で、ｐボディ１５
５にコンタクトホールを開口し、パワーＭＯＳＦＥＴ１
のソース電極２１１のメタライゼーション工程と同時
に、ＭＯＳコンデンサ３の上部電極２６２を形成すれば
よい。
するＭＯＳコンデンサ３は、ｎ層３１の表面に隣接して
形成された２つのｐボディ１５５の横方向拡散が重なり
あった部分の表面にゲート酸化膜１７２およびポリシリ
コンゲート電極１８２が形成されている。すなわち、ポ
リシリコンゲート電極１８２がＭＯＳコンデンサの上部
電極となり、ｐボディ１５５が下部電極となっている。
図５に示した従来技術においてはｐ型拡散層１５４形成
のための独立した工程が必要であり、工程が複雑化する
という欠点に加え、単独のｐ型拡散層１５４の上部にＭ
ＯＳコンデンサが形成されていたため、表面の不純物密
度が低いため、上部電極に電圧が印加されると、ｐボデ
ィ１５４の表面に反転層が形成され、容量が変化してし
まうという問題があったが、本発明の第１の実施の形態
によれば、２つのｐボディ（ｐ型拡散層）の横方向の拡
散が重なり合うため、単独のｐ型拡散層１５４の場合に
比して表面不純物密度が高くなり、反転層が形成されに
くくなる。しかもパワーＭＯＳＦＥＴ１のｐボディ１５
１の拡散時に、ＭＯＳコンデンサ３のｐボディ１５５も
同時に形成すればよいので工程数は増大しない。つまり
パワーＭＯＳＦＥＴ１のポリシリコンゲート１８１のパ
ターニングの後でも、ポリシリコンゲート１８１と同時
にパターニングしたポリシリコン電極１８２をパターン
をマスクとして、自己整合的に下部電極領域となるｐボ
ディ１５５を形成することができる。たとえばポリシリ
コン電極１８２のパターンをマスクとして11Ｂ+ を加速
電圧Ｖac＝４５−１００ｋｅＶ、ドーズ量Φ＝１×１０
13〜１×１０14でイオン注入すればよい。ポリシリコン
ゲート電極１８２の幅は２つのｐボディ１５５が、パワ
ーＭＯＳＦＥＴ１のｐボディ１５１を所定の深さまで縦
方向に拡散する場合に、必然的に生じる横方向拡散で重
なり合うように所定の寸法、たとえば２〜５μｍ程度に
選んでおけばよい。なお、パワーＭＯＳＦＥＴ１のゲー
トの幅は、例えば４〜１０μｍとすればよい。次に、ｐ
ボディ１５５の形成後、パワーＭＯＳＦＥＴ１の層間絶
縁膜１９となるＳｉＯ2 あるいはＰＳＧをＣＶＤし、そ
の後たとえば１μｍ程度の合わせ余裕で、ｐボディ１５
５にコンタクトホールを開口し、パワーＭＯＳＦＥＴ１
のソース電極２１１のメタライゼーション工程と同時
に、ＭＯＳコンデンサ３の上部電極２６２を形成すれば
よい。
【００１６】図２は本発明の第２の実施の形態に係る自
己分離型ＩＰＤの断面図である。本発明の第２の実施の
形態に係るＩＰＤはパワーＭＯＳＦＥＴ１のドレイン領
域となるｎ+ 基板の上にエピタキシャル成長により形成
されたｎ層３１の上部に形成されたｐボディ１５１の内
部にパワーＭＯＳＦＥＴ１のｎ+ ソース領域１６１が形
成され、２つのｐボディ１５１の間のｎ層３１の表面に
ゲート酸化膜１７１が形成され、その上にポリシリコン
からなるパワーＭＯＳＦＥＴ１のゲート電極１８１が形
成されている。なお、ｎ層３１はＣＺ基板又はＦＺ基板
とし、ｎ+ 領域１１を拡散又はエピタキシャル成長によ
って形成してもよい。ＣＺ，ＦＺ基板とするかエピタキ
シャル基板とするかはパワーＩＣの耐圧やスイッチング
スピード、オン電圧等に応じて設計すればよい。さらに
ｎ層の表面の一部にはｐウェル１５３が形成され、その
内部にｎ+ ソース領域１６３、ｎ+ ドレイン領域１６４
が形成され、ｎチャンネルＭＯＳＦＥＴ４を構成してい
る。ｎ+ ソース領域１６３とｎ+ ドレイン領域１６４と
の間のｐウェル１５３の表面にはゲート酸化膜１７３と
ポリシリコンゲート電極１８３が形成されている。さら
に図２の左側に示すようにｎ層３１の表面であって、パ
ワーＭＯＳＦＥＴ１およびｎチャンネルＭＯＳＦＥＴ４
が形成されていない部分にｐウェル１５６が形成され、
その表面にＭＯＳコンデンサ３が形成されている。すな
わち、本発明の第２の実施の形態のＩＰＤを構成するＭ
ＯＳコンデンサ３は、ｐウェル１５６の表面に隣接して
形成された２つのｐボディ１５５の横方向拡散が重なり
あった部分の表面にゲート酸化膜１７２およびポリシリ
コンゲート電極１８２が形成されている。そして本発明
の第１の実施の形態と同様にポリシリコンゲート電極１
８２がＭＯＳコンデンサの上部電極となり、ｐボディ１
５５が下部電極となっている。単独のｐボディ１５４の
上部にＭＯＳコンデンサを形成した場合には、表面の不
純物密度が低いため、上部電極に電圧が印加されると、
ｐボディ１５４の表面に反転層が形成され、容量が変化
してしまうという問題があったことはすでに前述した通
りであるが、本発明の第２の実施の形態によれば、２つ
のｐボディの横方向の拡散が重なり合い、さらにｐウェ
ル１５６の不純物密度も重なり合うため、単独のｐボデ
ィの場合に比して表面不純物密度が高くなり、反転層が
形成されにくくなる。しかもｎチャンネルＭＯＳＦＥＴ
４のｐウェル１５３の形成時に、ＭＯＳコンデンサ３の
ｐウェル１５６を形成し、パワーＭＯＳＦＥＴ１のｐボ
ディ１５１の拡散時に、ＭＯＳコンデンサ３のｐボディ
１５５も同時に形成すればよいので工程数は増大しな
い。
己分離型ＩＰＤの断面図である。本発明の第２の実施の
形態に係るＩＰＤはパワーＭＯＳＦＥＴ１のドレイン領
域となるｎ+ 基板の上にエピタキシャル成長により形成
されたｎ層３１の上部に形成されたｐボディ１５１の内
部にパワーＭＯＳＦＥＴ１のｎ+ ソース領域１６１が形
成され、２つのｐボディ１５１の間のｎ層３１の表面に
ゲート酸化膜１７１が形成され、その上にポリシリコン
からなるパワーＭＯＳＦＥＴ１のゲート電極１８１が形
成されている。なお、ｎ層３１はＣＺ基板又はＦＺ基板
とし、ｎ+ 領域１１を拡散又はエピタキシャル成長によ
って形成してもよい。ＣＺ，ＦＺ基板とするかエピタキ
シャル基板とするかはパワーＩＣの耐圧やスイッチング
スピード、オン電圧等に応じて設計すればよい。さらに
ｎ層の表面の一部にはｐウェル１５３が形成され、その
内部にｎ+ ソース領域１６３、ｎ+ ドレイン領域１６４
が形成され、ｎチャンネルＭＯＳＦＥＴ４を構成してい
る。ｎ+ ソース領域１６３とｎ+ ドレイン領域１６４と
の間のｐウェル１５３の表面にはゲート酸化膜１７３と
ポリシリコンゲート電極１８３が形成されている。さら
に図２の左側に示すようにｎ層３１の表面であって、パ
ワーＭＯＳＦＥＴ１およびｎチャンネルＭＯＳＦＥＴ４
が形成されていない部分にｐウェル１５６が形成され、
その表面にＭＯＳコンデンサ３が形成されている。すな
わち、本発明の第２の実施の形態のＩＰＤを構成するＭ
ＯＳコンデンサ３は、ｐウェル１５６の表面に隣接して
形成された２つのｐボディ１５５の横方向拡散が重なり
あった部分の表面にゲート酸化膜１７２およびポリシリ
コンゲート電極１８２が形成されている。そして本発明
の第１の実施の形態と同様にポリシリコンゲート電極１
８２がＭＯＳコンデンサの上部電極となり、ｐボディ１
５５が下部電極となっている。単独のｐボディ１５４の
上部にＭＯＳコンデンサを形成した場合には、表面の不
純物密度が低いため、上部電極に電圧が印加されると、
ｐボディ１５４の表面に反転層が形成され、容量が変化
してしまうという問題があったことはすでに前述した通
りであるが、本発明の第２の実施の形態によれば、２つ
のｐボディの横方向の拡散が重なり合い、さらにｐウェ
ル１５６の不純物密度も重なり合うため、単独のｐボデ
ィの場合に比して表面不純物密度が高くなり、反転層が
形成されにくくなる。しかもｎチャンネルＭＯＳＦＥＴ
４のｐウェル１５３の形成時に、ＭＯＳコンデンサ３の
ｐウェル１５６を形成し、パワーＭＯＳＦＥＴ１のｐボ
ディ１５１の拡散時に、ＭＯＳコンデンサ３のｐボディ
１５５も同時に形成すればよいので工程数は増大しな
い。
【００１７】なお、本発明は自己分離型のパワーＩＣ以
外の、ｐｎ接合分離型パワーＩＣや、絶縁分離型パワー
ＩＣに適用してもよいことはもちろんである。又以上の
説明でｐとｎとを全く逆にしてもよいことも、もちろん
である。
外の、ｐｎ接合分離型パワーＩＣや、絶縁分離型パワー
ＩＣに適用してもよいことはもちろんである。又以上の
説明でｐとｎとを全く逆にしてもよいことも、もちろん
である。
【００１８】
【発明の効果】本発明によれば、自己分離型のパワーＩ
Ｃであっても、ＭＯＳコンデンサの下部電極領域として
用いるｐ型拡散層を、同一半導体チップ上の他の領域に
同時に形成するパワーＭＯＳＦＥＴやｎチャンネルＭＯ
ＳＦＥＴのプロセスにおける拡散工程等と同時に形成す
ることが可能になり、従来技術の問題点であった工程数
の追加が不要となる。そのため、製造コストを低減し、
製造歩留りも向上することができる。
Ｃであっても、ＭＯＳコンデンサの下部電極領域として
用いるｐ型拡散層を、同一半導体チップ上の他の領域に
同時に形成するパワーＭＯＳＦＥＴやｎチャンネルＭＯ
ＳＦＥＴのプロセスにおける拡散工程等と同時に形成す
ることが可能になり、従来技術の問題点であった工程数
の追加が不要となる。そのため、製造コストを低減し、
製造歩留りも向上することができる。
【００１９】特に、本発明は自己分離型パワーＩＣに適
用できるので、ＩＣの構造が簡略化され、製造工程が単
純化され、製造コストの削減、歩留りの向上に大きな効
果を奏する。
用できるので、ＩＣの構造が簡略化され、製造工程が単
純化され、製造コストの削減、歩留りの向上に大きな効
果を奏する。
【図１】本発明の第１の実施の形態に係るＩＰＤの断面
の模式図である。
の模式図である。
【図２】本発明の第２の実施の形態に係るＩＰＤの断面
の模式図である。
の模式図である。
【図３】従来の接合分離技術を用いたＩＰＤの断面図で
ある。
ある。
【図４】図３に示したＩＰＤに用いられているＭＯＳコ
ンデンサ部の拡大断面図である。
ンデンサ部の拡大断面図である。
【図５】従来の自己分離技術を用いたＩＰＤの構造を示
す断面図である。
す断面図である。
１ パワーＭＯＳＦＥＴ ２ ｎｐｎバイポーラトランジスタ ３ ＭＯＳコンデンサ ４ ｎチャンネルＭＯＳＦＥＴ １１ ｎ+ 領域 １２ ｐ層 １７ フィールド酸化膜（熱酸化膜） １９ 層間絶縁膜 ３１ ｎ層（半導体基板） １３１，１３２，１３３ ｎ+ 埋め込み層 １３８，１３９ ディープｎ+ 領域 １４１，１４２，１４３ ｎウェル １５１，１５５ ｐボディ １５２ ｐベース １５３，１５６ ｐウェル領域 １５４ ｐ型拡散層 １６１，１６３ ｎ+ ソース領域 １６２ ｎ+ エミッタ領域 １６４ ｎ+ ドレイン領域 １７１，１７３ ＭＯＳＦＥＴのゲート酸化膜 １７２ ＭＯＳコンデンサのゲート酸化膜 １８１，１８２，１８３ ポリシリコン・ゲート電極 ２１１，２１２ ソース電極 ２１３ ドレイン電極 ２２１ エミッタ電極 ２３１ ベース電極 ２４１ コレクタ電極 ２５１，２６１，２６２ ＭＯＳコンデンサの金属電極
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、該半導体基
板の下部に形成された第１導電型の第１主電極領域と、
該半導体基板の上部の一部に形成された第２導電型ボデ
ィ領域と、該第２導電型ボディ領域の上部表面に形成さ
れた第１導電型の第２主電極領域とを少なくとも具備す
るパワーＭＯＳＦＥＴと、該半導体基板の上部の他の一
部に形成されたＭＯＳコンデンサとから少なく共構成さ
れるパワーＩＣであって、 該ＭＯＳコンデンサは、該パワーＭＯＳＦＥＴの第２導
電型ボディ領域の形成時に同時に、互いに隣接して形成
された２つの第２導電型拡散領域の横方向拡散の重なり
領域を下部電極とすることを特徴とする半導体装置。 - 【請求項２】 パワーＭＯＳＦＥＴと、ＭＯＳコンデン
サとが第１導電型半導体基板上に少なく共集積化された
パワーＩＣであって、 該パワーＭＯＳＦＥＴは該半導体基板の下部に形成され
た第１導電型半導体領域を第１の主電極領域とし、該半
導体基板の上部の一部に形成された２つの第２導電型ボ
ディ領域と、該ボディ領域の上部表面に形成された、第
１導電型の第２の主電極領域と、該２つのボディ領域の
間の該半導体基板の上部に形成された第１のゲート酸化
膜と、該第１のゲート酸化膜の上部に形成された第１の
ポリシリコンゲート電極とを少なくとも具備し、 該ＭＯＳコンデンサは、該ボディ領域の形成と同時に、
互いに隣接して形成された２つの第２導電型拡散領域の
横方向拡散の重なり領域を下部電極とし、該下部電極
と、該下部電極の上部に形成された第２のゲート酸化膜
と、該第２のゲート酸化膜の上部の第２のポリシリコン
ゲート電極を少なくとも具備し、 該ボディ領域、該第２導電型拡散領域は、該第１および
第２のポリシリコンゲート電極の開口部により、自己整
合的に形成された領域であることを特徴とする半導体装
置。 - 【請求項３】 前記パワーＩＣが、さらに、前記半導体
基板上に形成された第１の第２導電型ウェル領域と、そ
のウェル領域の内部に形成された第１導電型のソース領
域およびドレイン領域とを少なく共有するＭＯＳトラン
ジスタを具備し、 前記第２導電型拡散領域は、該第１の第２導電型ウェル
領域の形成と同時に形成された第２の第２導電型ウェル
領域の内部に形成されていることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 一導電型拡散領域からなる下部電極と、
該拡散領域の上部の絶縁膜と、該絶縁膜の上部の該拡散
領域と同一導電型の不純物を少なく共含むポリシリコン
膜からなる上部電極とからなるコンデンサ部を有するパ
ワーＩＣであって、 該下部電極となる領域は、該ポリシリコン膜をマスクと
して自己整合的に、かつ互いに隣接して形成された２つ
の拡散領域の横方向拡散領域の重なり領域であることを
特徴とする半導体装置。 - 【請求項５】 前記拡散領域が前記一導電型拡散領域と
は反対導電型の半導体領域の表面に形成された、前記一
導電型と同一導電型のウェル領域中に形成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07452496A JP3400234B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07452496A JP3400234B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266303A true JPH09266303A (ja) | 1997-10-07 |
| JP3400234B2 JP3400234B2 (ja) | 2003-04-28 |
Family
ID=13549800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07452496A Expired - Fee Related JP3400234B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3400234B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311179B1 (ko) * | 1999-10-21 | 2001-11-02 | 박종섭 | 모스캐패시터 |
-
1996
- 1996-03-28 JP JP07452496A patent/JP3400234B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311179B1 (ko) * | 1999-10-21 | 2001-11-02 | 박종섭 | 모스캐패시터 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3400234B2 (ja) | 2003-04-28 |
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