JP2002083888A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002083888A JP2002083888A JP2000271797A JP2000271797A JP2002083888A JP 2002083888 A JP2002083888 A JP 2002083888A JP 2000271797 A JP2000271797 A JP 2000271797A JP 2000271797 A JP2000271797 A JP 2000271797A JP 2002083888 A JP2002083888 A JP 2002083888A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 基板ノイズ電流に起因する回路の誤動作を防
止するためのトリプルウエル構造を形成するにあたっ
て、従来のように専用工程を追加しない半導体装置の構
造及びその製造方法を提供する。 【解決手段】Ｎ＋型埋め込み層（６Ａ、６Ｂ）は、同一
工程にてＮ型ウエル領域２Ｂ及びＮ型コレクタ層４の底
部に重畳して形成される。Ｎ＋型の埋め込み層６Ｂはバ
イポーラトランジスタのコレクタ層４の抵抗を下げる効
果がある。また、Ｎ＋型の埋め込み層６Ａは、Ｎ型ウエ
ル領域２Ｂと一体化され深いＮ型ウエル領域（２Ｂ、６
Ａ）が形成される。
止するためのトリプルウエル構造を形成するにあたっ
て、従来のように専用工程を追加しない半導体装置の構
造及びその製造方法を提供する。 【解決手段】Ｎ＋型埋め込み層（６Ａ、６Ｂ）は、同一
工程にてＮ型ウエル領域２Ｂ及びＮ型コレクタ層４の底
部に重畳して形成される。Ｎ＋型の埋め込み層６Ｂはバ
イポーラトランジスタのコレクタ層４の抵抗を下げる効
果がある。また、Ｎ＋型の埋め込み層６Ａは、Ｎ型ウエ
ル領域２Ｂと一体化され深いＮ型ウエル領域（２Ｂ、６
Ａ）が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ及びバイポーラトランジスタとを同一半導体基板上に
集積化した半導体装置及びその製造方法に関する。
タ及びバイポーラトランジスタとを同一半導体基板上に
集積化した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭやフラッシュメモリをロ
ジックＬＳＩに組み込み１チップ化したしたシステムＬ
ＳＩが開発されている。ＤＲＡＭ(Dynamic Random Acce
ss Memory)等のようなダイナミックな動作をする回路で
は、大きな基板電流が発生する。この基板電流がロジッ
クＬＳＩ領域に流れ込み、ロジック回路の誤動作を招い
ていた。そこで、この問題を解決するために、トリプル
ウエル構造が提案された。
ジックＬＳＩに組み込み１チップ化したしたシステムＬ
ＳＩが開発されている。ＤＲＡＭ(Dynamic Random Acce
ss Memory)等のようなダイナミックな動作をする回路で
は、大きな基板電流が発生する。この基板電流がロジッ
クＬＳＩ領域に流れ込み、ロジック回路の誤動作を招い
ていた。そこで、この問題を解決するために、トリプル
ウエル構造が提案された。
【０００３】図５は、トリプルウエル構造を採用したＣ
ＭＯＳ半導体装置を示す断面図である。半導体基板１０
１上のＤＲＡＭ領域には、第１のＮウエル領域１０２、
Ｐウエル領域１０３が隣接して形成されている。Ｎウエ
ル領域１０２は電源電圧Ｖｄｄによってバイアスされて
おり、一方、Ｐウエル領域１０３は接地されている。第
１のＮウエル領域１０２にはＰチャネル型ＭＯＳトラン
ジスタ、Ｐウエル領域１０３にはＮチャネル型ＭＯＳト
ランジスタが形成される（不図示）。
ＭＯＳ半導体装置を示す断面図である。半導体基板１０
１上のＤＲＡＭ領域には、第１のＮウエル領域１０２、
Ｐウエル領域１０３が隣接して形成されている。Ｎウエ
ル領域１０２は電源電圧Ｖｄｄによってバイアスされて
おり、一方、Ｐウエル領域１０３は接地されている。第
１のＮウエル領域１０２にはＰチャネル型ＭＯＳトラン
ジスタ、Ｐウエル領域１０３にはＮチャネル型ＭＯＳト
ランジスタが形成される（不図示）。
【０００４】ロジック回路領域には、第１のＮウエル領
域１０３よりも深い第２のウエル領域１０４が形成され
ている。第２のウエル領域１０４内には、さらにＰウエ
ル領域１０５が形成されている。また、第２のウエル領
域１０４は電源電圧Ｖｄｄによってバイアスされてお
り、一方、Ｐウエル領域１０５は接地されている。Ｐウ
エル領域１０５にはＮチャネル型ＭＯＳトランジスタが
形成される（不図示）。また、第２のウエル領域１０４
に隣接してＮウエル領域１０６が形成されている。この
Ｎウエル領域１０６内にＰチャネル型ＭＯＳトランジス
タが形成される（不図示）。
域１０３よりも深い第２のウエル領域１０４が形成され
ている。第２のウエル領域１０４内には、さらにＰウエ
ル領域１０５が形成されている。また、第２のウエル領
域１０４は電源電圧Ｖｄｄによってバイアスされてお
り、一方、Ｐウエル領域１０５は接地されている。Ｐウ
エル領域１０５にはＮチャネル型ＭＯＳトランジスタが
形成される（不図示）。また、第２のウエル領域１０４
に隣接してＮウエル領域１０６が形成されている。この
Ｎウエル領域１０６内にＰチャネル型ＭＯＳトランジス
タが形成される（不図示）。
【０００５】上述したＣＭＯＳ半導体装置の構成によれ
ば、ロジック回路領域において、第２のウエル領域１０
４内に、Ｐウエル領域１０５が形成されている。ここで
第２のウエル領域１０４とＰウエル領域１０５は逆方向
バイアスされているので、ＤＲＡＭ領域で発生した基板
ノイズ電流Ｉｎは、半導体基板１０１と第２のウエル領
域１０４とで構成されるＰＮ接合の電位障壁と、第２の
ウエル領域１０４とＰウエル領域１０５とで構成される
ＰＮ接合の電位障壁とによってＰウエル領域１０５内に
流入することが防止される。
ば、ロジック回路領域において、第２のウエル領域１０
４内に、Ｐウエル領域１０５が形成されている。ここで
第２のウエル領域１０４とＰウエル領域１０５は逆方向
バイアスされているので、ＤＲＡＭ領域で発生した基板
ノイズ電流Ｉｎは、半導体基板１０１と第２のウエル領
域１０４とで構成されるＰＮ接合の電位障壁と、第２の
ウエル領域１０４とＰウエル領域１０５とで構成される
ＰＮ接合の電位障壁とによってＰウエル領域１０５内に
流入することが防止される。
【０００６】また、第２のウエル領域１０４は深く形成
されているので、基板ノイズ電流Ｉｎは、このＰＮ接合
バリアの存在によりロジック回路領域に流入することが
阻止される。
されているので、基板ノイズ電流Ｉｎは、このＰＮ接合
バリアの存在によりロジック回路領域に流入することが
阻止される。
【０００７】これらにより、Ｐウエル領域１０５等に基
板電流Ｉｎの流入が防止されるので、ロジック回路の誤
動作を防止することができる。
板電流Ｉｎの流入が防止されるので、ロジック回路の誤
動作を防止することができる。
【０００８】
【発明が解決しようとする課題】上述したトリプルウエ
ル構造によれば、ＤＲＡＭ等のダイナミック動作する回
路領域で発生した基板ノイズ電流Ｉｎの影響を除き、ロ
ジック回路の動作を安定化することができる。
ル構造によれば、ＤＲＡＭ等のダイナミック動作する回
路領域で発生した基板ノイズ電流Ｉｎの影響を除き、ロ
ジック回路の動作を安定化することができる。
【０００９】しかしながら、従来、深い第２のウエル領
域１０４を形成するための専用工程を実施していたの
で、通常のツインウエル構造に比して製造工程が増加し
てしまうという問題があった。
域１０４を形成するための専用工程を実施していたの
で、通常のツインウエル構造に比して製造工程が増加し
てしまうという問題があった。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するために為されたものであり、第１導電型の半導体
基板上に形成された第２導電型ウエル領域と、該第２導
電型ウエル領域内の表面に形成された第１導電型ウエル
領域と、該第１導電型ウエル領域内に形成された第２導
電チャネル型のＭＯＳトランジスタと、 前記半導体基
板上に形成された第２導電型コレクタ層と、該第２導電
型コレクタ層の表面に形成された第１導電型ベース層
と、該第１導電型ベース層内に形成された第２導電型エ
ミッタ層と、を備えた半導体装置において、前記第２導
電型ウエル領域と前記第２導電型コレクタ層の底部に重
畳して、第２導電型の埋め込み層（６Ａ、６Ｂ）が同一
工程にて形成されていることを特徴とするものである。
決するために為されたものであり、第１導電型の半導体
基板上に形成された第２導電型ウエル領域と、該第２導
電型ウエル領域内の表面に形成された第１導電型ウエル
領域と、該第１導電型ウエル領域内に形成された第２導
電チャネル型のＭＯＳトランジスタと、 前記半導体基
板上に形成された第２導電型コレクタ層と、該第２導電
型コレクタ層の表面に形成された第１導電型ベース層
と、該第１導電型ベース層内に形成された第２導電型エ
ミッタ層と、を備えた半導体装置において、前記第２導
電型ウエル領域と前記第２導電型コレクタ層の底部に重
畳して、第２導電型の埋め込み層（６Ａ、６Ｂ）が同一
工程にて形成されていることを特徴とするものである。
【００１１】一般に、ＭＯＳトランジスタと縦型のバイ
ポーラトランジスタとを集積化した半導体装置におい
て、縦型のバイポーラトランジスタのコレクタ抵抗を下
げるための第２導電型の埋め込み層（６Ｂ）が形成され
る。
ポーラトランジスタとを集積化した半導体装置におい
て、縦型のバイポーラトランジスタのコレクタ抵抗を下
げるための第２導電型の埋め込み層（６Ｂ）が形成され
る。
【００１２】そこで本願発明者は、第２導電型の埋め込
み層（６Ｂ）の形成位置に着目し、第２導電型ウエル領
域と第２導電型コレクタ層の底部に重畳して、第２導電
型の埋め込み層（６Ａ、６Ｂ）を同一工程にて形成する
ようにした。これにより、この種の半導体装置の製造工
程を全く増加することなく、第２導電型の埋め込み層
（６Ａ）と一体化された深い第２導電型ウエル領域が形
成される。
み層（６Ｂ）の形成位置に着目し、第２導電型ウエル領
域と第２導電型コレクタ層の底部に重畳して、第２導電
型の埋め込み層（６Ａ、６Ｂ）を同一工程にて形成する
ようにした。これにより、この種の半導体装置の製造工
程を全く増加することなく、第２導電型の埋め込み層
（６Ａ）と一体化された深い第２導電型ウエル領域が形
成される。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態に係る
半導体装置及びその製造方法ついて、図１乃至図４を参
照しながら説明する。なお、図１乃至図４において、図
面の右側にロジック回路形成領域、左側にＤＲＡＭ形成
領域を示している。
半導体装置及びその製造方法ついて、図１乃至図４を参
照しながら説明する。なお、図１乃至図４において、図
面の右側にロジック回路形成領域、左側にＤＲＡＭ形成
領域を示している。
【００１４】図１に示すように、Ｐ型シリコン基板１上
に、Ｎ型ウエル領域２Ａ、２Ｂ、２Ｃ、及びＮ型コレク
タ層４を同時に形成する。このとき、例えばリンをドー
ズ量１×１０13／ｃｍ2の条件でイオン注入する。その
後、１１００°Ｃ程度の温度で数時間、リンを熱拡散す
る。その拡散深さは１〜２ｕｍが好ましい。
に、Ｎ型ウエル領域２Ａ、２Ｂ、２Ｃ、及びＮ型コレク
タ層４を同時に形成する。このとき、例えばリンをドー
ズ量１×１０13／ｃｍ2の条件でイオン注入する。その
後、１１００°Ｃ程度の温度で数時間、リンを熱拡散す
る。その拡散深さは１〜２ｕｍが好ましい。
【００１５】また、ＤＲＡＭ領域のシリコン基板１表面
にＰウエル３Ａ、Ｎ型ウエル領域２Ｂの表面にＰウエル
領域３Ｂ、Ｎ型コレクタ層４の表面にＰ型ベース層５を
同時に形成する。このとき、例えばボロンをドーズ量１
×１０13／ｃｍ2の条件でイオン注入する。その後、ボ
ロンを熱拡散する。その拡散深さは、Ｎ型ウエル領域
２、Ｎ型コレクタ層４の拡散深さより浅いことが条件で
ある。
にＰウエル３Ａ、Ｎ型ウエル領域２Ｂの表面にＰウエル
領域３Ｂ、Ｎ型コレクタ層４の表面にＰ型ベース層５を
同時に形成する。このとき、例えばボロンをドーズ量１
×１０13／ｃｍ2の条件でイオン注入する。その後、ボ
ロンを熱拡散する。その拡散深さは、Ｎ型ウエル領域
２、Ｎ型コレクタ層４の拡散深さより浅いことが条件で
ある。
【００１６】次に、図２に示すように、選択酸化法（Se
lective Oxi dation）によりフィールド酸化工程を行
う。これにより、各ウエル間を電気的に絶縁分離するた
めのフィールド酸化膜６が形成される。
lective Oxi dation）によりフィールド酸化工程を行
う。これにより、各ウエル間を電気的に絶縁分離するた
めのフィールド酸化膜６が形成される。
【００１７】次に、図３に示すように、Ｎ＋型埋め込み
層（６Ａ、６Ｂ）を形成する。本工程は本発明の最も特
徴とする工程である。全面にホトレジスト層７を塗布
し、所定のフォトマスクを用いて露光・現像処理を施
す。これにより、Ｎ型ウエル領域２Ｂ及びＮ型コレクタ
層４に対応した領域に開口部を設ける。そして、リンを
所定の条件でイオン注入することにより、Ｎ＋型埋め込
み層（６Ａ、６Ｂ）を形成する。
層（６Ａ、６Ｂ）を形成する。本工程は本発明の最も特
徴とする工程である。全面にホトレジスト層７を塗布
し、所定のフォトマスクを用いて露光・現像処理を施
す。これにより、Ｎ型ウエル領域２Ｂ及びＮ型コレクタ
層４に対応した領域に開口部を設ける。そして、リンを
所定の条件でイオン注入することにより、Ｎ＋型埋め込
み層（６Ａ、６Ｂ）を形成する。
【００１８】このとき、Ｎ型ウエル領域２Ｂ及びＮ型コ
レクタ層４の拡散深さに応じて、加速エネルギーを適宜
選択することにより、Ｎ＋型の埋め込み層（６Ａ、６
Ｂ）はＮ型ウエル領域２Ｂ及びＮ型コレクタ層４の底部
に重畳して形成される。例えば、Ｎ型ウエル領域２Ｂ及
びＮ型コレクタ層４の拡散深さは２ｕｍ程度の場合、２
ＭｅＶ程度の加速エネルギーが必要となる。イオン注入
装置の性能上、高加速エネルギーが実現できないとき
は、熱拡散を併用すれば良い。また、イオン注入のドー
ズ量は適宜選択できるが、低抵抗化と深いウエル形成の
ためには１×１０14／ｃｍ2程度の高ドーズ量とするこ
とが好ましい。
レクタ層４の拡散深さに応じて、加速エネルギーを適宜
選択することにより、Ｎ＋型の埋め込み層（６Ａ、６
Ｂ）はＮ型ウエル領域２Ｂ及びＮ型コレクタ層４の底部
に重畳して形成される。例えば、Ｎ型ウエル領域２Ｂ及
びＮ型コレクタ層４の拡散深さは２ｕｍ程度の場合、２
ＭｅＶ程度の加速エネルギーが必要となる。イオン注入
装置の性能上、高加速エネルギーが実現できないとき
は、熱拡散を併用すれば良い。また、イオン注入のドー
ズ量は適宜選択できるが、低抵抗化と深いウエル形成の
ためには１×１０14／ｃｍ2程度の高ドーズ量とするこ
とが好ましい。
【００１９】ここで、Ｎ＋型埋め込み層６Ｂはバイポー
ラトランジスタのコレクタ層４の抵抗を下げる効果があ
る。また、Ｎ＋型の埋め込み層６Ａは、Ｎ型ウエル領域
２Ｂと一体化され深いＮ型ウエル領域が形成される。
ラトランジスタのコレクタ層４の抵抗を下げる効果があ
る。また、Ｎ＋型の埋め込み層６Ａは、Ｎ型ウエル領域
２Ｂと一体化され深いＮ型ウエル領域が形成される。
【００２０】次に、図４に示すように、各種のトランジ
スタを形成する。まず、ゲート絶縁膜を介してゲート電
極ＧをＮ型ウエル領域（２Ａ、２Ｃ）及びＰ型ウエル領
域（３Ａ、３Ｂ）に形成する。次に、所定のマスクを用
いて砒素のイオン注入を行い、Ｎ＋型のソース層及びド
レイン層を形成する。これと同時に、Ｎ＋型コレクタ
層、Ｎ＋型エミッタ層を形成する。
スタを形成する。まず、ゲート絶縁膜を介してゲート電
極ＧをＮ型ウエル領域（２Ａ、２Ｃ）及びＰ型ウエル領
域（３Ａ、３Ｂ）に形成する。次に、所定のマスクを用
いて砒素のイオン注入を行い、Ｎ＋型のソース層及びド
レイン層を形成する。これと同時に、Ｎ＋型コレクタ
層、Ｎ＋型エミッタ層を形成する。
【００２１】これにより、Ｎチャネル型ＭＯＳトランジ
スタ（９、１０）及びＮＰＮ型バイポーラトランジスタ
１２が形成される。次に、所定のマスクを用いてボロン
やＢＦ２などのイオン注入を行い、Ｐ＋型のソース層及
びドレイン層を形成する。これにより、Ｐチャネル型Ｍ
ＯＳトランジスタ（８、１１）が形成される。
スタ（９、１０）及びＮＰＮ型バイポーラトランジスタ
１２が形成される。次に、所定のマスクを用いてボロン
やＢＦ２などのイオン注入を行い、Ｐ＋型のソース層及
びドレイン層を形成する。これにより、Ｐチャネル型Ｍ
ＯＳトランジスタ（８、１１）が形成される。
【００２２】ここで、シリコン基板１を接地（０Ｖ）
し、Ｎウエル領域（２Ａ、２Ｂ、２Ｃ）を電源電圧Ｖｄ
ｄ（例えば５Ｖ）にバイアスする。また、Ｐウエル領域
（３Ａ、３Ｂ）を接地する。すると、Ｎウエル領域２Ｂ
及びＮ＋型埋め込み層６Ａとシリコン基板１とは逆バイ
アスされる。また、Ｐウエル領域３ＢとＮウエル領域２
Ｂとは逆バイアスされる。これらの逆バイアスされたＰ
Ｎ接合が設けられることにより、ＤＲＡＭ領域で発生し
た基板ノイズ電流Ｉｎは、Ｐウエル領域３Ｂ内に流入す
ることが防止される。また、Ｎウエル領域２ＢはＮ＋型
埋め込み層６Ａと一体化され深く形成されているので、
基板ノイズ電流Ｉｎがロジック回路領域に流入すること
が防止される。
し、Ｎウエル領域（２Ａ、２Ｂ、２Ｃ）を電源電圧Ｖｄ
ｄ（例えば５Ｖ）にバイアスする。また、Ｐウエル領域
（３Ａ、３Ｂ）を接地する。すると、Ｎウエル領域２Ｂ
及びＮ＋型埋め込み層６Ａとシリコン基板１とは逆バイ
アスされる。また、Ｐウエル領域３ＢとＮウエル領域２
Ｂとは逆バイアスされる。これらの逆バイアスされたＰ
Ｎ接合が設けられることにより、ＤＲＡＭ領域で発生し
た基板ノイズ電流Ｉｎは、Ｐウエル領域３Ｂ内に流入す
ることが防止される。また、Ｎウエル領域２ＢはＮ＋型
埋め込み層６Ａと一体化され深く形成されているので、
基板ノイズ電流Ｉｎがロジック回路領域に流入すること
が防止される。
【００２３】本実施形態によれば、ＮＰＮ型バイポーラ
トランジスタ１２のＮ＋型埋め込み層６Ｂの形成工程と
同一工程で、Ｎ＋型埋め込み層６ＡをＮ型ウエル領域２
Ｂの底部に重畳して形成しているので、専用工程を追加
することなく、深いＮ型ウエル領域（２Ｂ、６Ａ）を形
成することができる。
トランジスタ１２のＮ＋型埋め込み層６Ｂの形成工程と
同一工程で、Ｎ＋型埋め込み層６ＡをＮ型ウエル領域２
Ｂの底部に重畳して形成しているので、専用工程を追加
することなく、深いＮ型ウエル領域（２Ｂ、６Ａ）を形
成することができる。
【００２４】また、Ｎ型ウエル領域（２Ａ、２Ｂ、２
Ｃ）とコレクタ領域４を同一工程で形成しているので、
製造工程が削減される。また、Ｐ型ウエル領域（３Ａ、
３Ｂ）とＰ型ベース層５も同一工程で形成しているの
で、製造工程が削減される。
Ｃ）とコレクタ領域４を同一工程で形成しているので、
製造工程が削減される。また、Ｐ型ウエル領域（３Ａ、
３Ｂ）とＰ型ベース層５も同一工程で形成しているの
で、製造工程が削減される。
【００２５】さらに、Ｎ＋型埋め込み層（６Ａ、６Ｂ）
の不純物濃度をＮ型ウエル領域（２Ｂ）に比して高濃度
とすることにより、Ｎ型ウエル領域（２Ｂ）の底部から
より深く拡散しやすくなるので、基板ノイズ電流がロジ
ック回路領域へ流入するのを容易に阻止できるようにな
る。また、基板ノイズ電流がホール電流の場合には、こ
のＮ＋型埋め込み層（６Ｂ）内に流入した場合でも、電
子との再結合が発生し易くなるので、基板ノイズ電流そ
のものが消滅することが期待される。
の不純物濃度をＮ型ウエル領域（２Ｂ）に比して高濃度
とすることにより、Ｎ型ウエル領域（２Ｂ）の底部から
より深く拡散しやすくなるので、基板ノイズ電流がロジ
ック回路領域へ流入するのを容易に阻止できるようにな
る。また、基板ノイズ電流がホール電流の場合には、こ
のＮ＋型埋め込み層（６Ｂ）内に流入した場合でも、電
子との再結合が発生し易くなるので、基板ノイズ電流そ
のものが消滅することが期待される。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
基板ノイズ電流に起因する回路の誤動作を防止するため
のトリプルウエル構造を形成するにあたって、従来のよ
うに専用工程を追加する必要がなくなるので、製造コス
トの削減とＴＡＴの短縮に大きな効果を奏するものであ
る。
基板ノイズ電流に起因する回路の誤動作を防止するため
のトリプルウエル構造を形成するにあたって、従来のよ
うに専用工程を追加する必要がなくなるので、製造コス
トの削減とＴＡＴの短縮に大きな効果を奏するものであ
る。
【図１】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】従来例に係る半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 BA97 BC05 BC08 BJ15 BP21 BP24 5F048 AA00 AA09 AB01 AB03 AC05 BA01 BA12 BE02 BE03 BE05 BE06 BG12 CA07 CA12 DA08 DA10 DA13 DA14 5F082 AA36 BA04 BA11 BA13 BA22 BC01 BC09 EA09 EA10 EA13
Claims (5)
- 【請求項１】 第１導電型の半導体基板上に形成された
第２導電型ウエル領域と、該第２導電型ウエル領域内の
表面に形成された第１導電型ウエル領域と、該第１導電
型ウエル領域内に形成された第２導電チャネル型のＭＯ
Ｓトランジスタと、 前記半導体基板上に形成された第
２導電型コレクタ層と、該第２導電型コレクタ層の表面
に形成された第１導電型ベース層と、該第１導電型ベー
ス層内に形成された第２導電型エミッタ層と、を備えた
半導体装置において、 前記第２導電型ウエル領域と前記第２導電型コレクタ層
の底部に重畳して、第２導電型の埋め込み層（６Ａ、６
Ｂ）が同一工程にて形成されていることを特徴とする半
導体装置。 - 【請求項２】 前記第２導電型ウエル領域及び前記第２
導電型コレクタ層は同一工程にて形成されていることを
特徴とする請求項１に記載した半導体装置。 - 【請求項３】 前記第１導電型ウエル領域及び第１導電
型ベース層は同一工程にて形成されていることを特徴と
する請求項１に記載した半導体装置。 - 【請求項４】 前記第２導電型の埋め込み層は、前記第
２導電型ウエル領域及び前記第２導電型コレクタ層に比
して高濃度の不純物を含むことを特徴とする請求項１に
記載した半導体装置。 - 【請求項５】 第１導電型の半導体基板上に第２導電型
ウエル領域及び第２導電型コレクタ層を形成する工程、 前記第２導電型ウエル領域内の表面に第１導電型ウエル
領域を形成すると共に前記第２導電型コレクタ層の表面
に第１導電型ベース層を形成する工程、 前記第２導電型ウエル領域と前記第２導電型コレクタ層
の底部に重畳して、第２導電型の埋め込み層（６Ａ、６
Ｂ）を形成する工程、 前記第１導電型ウエル領域内にゲート電極を形成する工
程、 前記第１導電型ウエル領域内に第２導電型ソース領域及
びドレイン領域を形成する共に、前記第１導電型ベース
層内に第２導電型エミッタ層を形成する工程、とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271797A JP2002083888A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271797A JP2002083888A (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002083888A true JP2002083888A (ja) | 2002-03-22 |
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ID=18758028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Cited By (3)
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|---|---|---|---|---|
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-
2000
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|---|---|---|---|---|
| WO2004017416A1 (ja) * | 2002-08-19 | 2004-02-26 | Sony Corporation | 絶縁ゲート型電界効果トランジスタとその製造方法、および撮像装置とその製造方法 |
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| KR101013423B1 (ko) * | 2002-08-19 | 2011-02-14 | 소니 주식회사 | 고체촬상장치와 그 제조방법 |
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