JP2003282584A - バイポーラトランジスタ及びこれを用いた半導体装置 - Google Patents
バイポーラトランジスタ及びこれを用いた半導体装置Info
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 コレクタ−エミッタ間飽和電圧が低く、サイ
ズか小さく、少ない工程数で製造できるバイポーラトラ
ンジスタおよびこのバイポーラトランジスタとＭＯＳト
ランジスタとを同一基板上に形成した半導体装置を提供
する。 【解決手段】 ＮＰＮトランジスタ１０のベース領域１
３を囲むようにして、コレクタ−エミッタ間飽和電圧Ｖ
CE（ｓａｔ）を低減させるための高濃度領域１５を形成
した。この高濃度領域１５は、埋込層１１に到達するほ
ど深く形成する必要がないため、横方向への拡がりを小
さくできる。ＮＰＮトランジスタ１０と共に同一シリコ
ン基板３０上に形成されるＮＭＯＳトランジスタ２０の
ソース領域２４およびドレイン領域２５を形成する際同
一工程で高濃度領域１５を形成することができるので、
高濃度領域１５を形成するための専用の拡散工程を省
き、少ない工程数で半導体装置１を製造することができ
る。
ズか小さく、少ない工程数で製造できるバイポーラトラ
ンジスタおよびこのバイポーラトランジスタとＭＯＳト
ランジスタとを同一基板上に形成した半導体装置を提供
する。 【解決手段】 ＮＰＮトランジスタ１０のベース領域１
３を囲むようにして、コレクタ−エミッタ間飽和電圧Ｖ
CE（ｓａｔ）を低減させるための高濃度領域１５を形成
した。この高濃度領域１５は、埋込層１１に到達するほ
ど深く形成する必要がないため、横方向への拡がりを小
さくできる。ＮＰＮトランジスタ１０と共に同一シリコ
ン基板３０上に形成されるＮＭＯＳトランジスタ２０の
ソース領域２４およびドレイン領域２５を形成する際同
一工程で高濃度領域１５を形成することができるので、
高濃度領域１５を形成するための専用の拡散工程を省
き、少ない工程数で半導体装置１を製造することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタ及び半導体装置に関する。さらに詳しくは、コレク
タ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させたバ
イポーラトランジスタ及びこのバイポーラトランジスと
ＭＯＳトランジスタとを同一基板上に形成してなる半導
体装置に関する。
スタ及び半導体装置に関する。さらに詳しくは、コレク
タ−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させたバ
イポーラトランジスタ及びこのバイポーラトランジスと
ＭＯＳトランジスタとを同一基板上に形成してなる半導
体装置に関する。
【０００２】
【従来の技術】図５にＮＰＮトランジスタとＮＭＯＳト
ランジスタとを同一基板上に形成してなる従来の半導体
装置の構造を示す。図５（ａ）は平面図、図５（ｂ）は
断面図である。
ランジスタとを同一基板上に形成してなる従来の半導体
装置の構造を示す。図５（ａ）は平面図、図５（ｂ）は
断面図である。
【０００３】ＮＰＮトランジスタ８０は、Ｐ型シリコン
基板８１内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを
含むＮ+埋込層８２を形成し、その上にＮ-層からなるコ
レクタ領域８３を形成し、コレクタ領域８３内にＰ-層
からなるベース領域８４を形成し、ベース領域８４内に
Ｎ層からなるエミッタ領域８５を形成してなる。コレク
タ領域８３にはＰ（リン）を拡散させたＮ+層からなる
コレクタウォール８６が形成され、コレクタウォール８
６内にＡｓを拡散させたＮ＋層からなるコレクタコンタ
クト領域８７が形成され、コレクタコンタクト領域８７
の表面にコレクタ電極８８が接続されている。コレクタ
ウォール８６は、ＮＰＮトランジスタ８０のコレクタ直
列抵抗を低くしてコレクタ−エミッタ間飽和電圧ＶCE
（ｓａｔ）を低減させるために設けられる。ベース領域
８４にはＰ+層からなるベースコンタクト領域８９を介
してベース電極９１が接続されている。エミッタ領域８
５にはエミッタコンタクト領域９２を介してエミッタ電
極９３が接続されている。９４は、素子分離酸化膜層
（ＬＯＣＯＳ）、９５は絶縁膜である。
基板８１内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを
含むＮ+埋込層８２を形成し、その上にＮ-層からなるコ
レクタ領域８３を形成し、コレクタ領域８３内にＰ-層
からなるベース領域８４を形成し、ベース領域８４内に
Ｎ層からなるエミッタ領域８５を形成してなる。コレク
タ領域８３にはＰ（リン）を拡散させたＮ+層からなる
コレクタウォール８６が形成され、コレクタウォール８
６内にＡｓを拡散させたＮ＋層からなるコレクタコンタ
クト領域８７が形成され、コレクタコンタクト領域８７
の表面にコレクタ電極８８が接続されている。コレクタ
ウォール８６は、ＮＰＮトランジスタ８０のコレクタ直
列抵抗を低くしてコレクタ−エミッタ間飽和電圧ＶCE
（ｓａｔ）を低減させるために設けられる。ベース領域
８４にはＰ+層からなるベースコンタクト領域８９を介
してベース電極９１が接続されている。エミッタ領域８
５にはエミッタコンタクト領域９２を介してエミッタ電
極９３が接続されている。９４は、素子分離酸化膜層
（ＬＯＣＯＳ）、９５は絶縁膜である。
【０００４】ＮＭＯＳトランジスタ９０は、Ｐ型シリコ
ン基板８１内にＡｓを拡散させてＮ +層からなるソース
領域９６およびドレイン領域９７を形成し、ソース領域
９６とドレイン領域９７との中間領域上にＳｉＯ2膜か
らなるゲート絶縁膜９８を介してゲート電極９９を形成
してなる。ゲート電極９９の周辺には、Ｐ（リン）を拡
散させたＮ-からなるＬＤＤ領域１００が形成されてい
る。ソース領域９６にはソース電極１０１が接続され、
ドレイン領域９７にはドレイン電極１０２が接続されて
いる。
ン基板８１内にＡｓを拡散させてＮ +層からなるソース
領域９６およびドレイン領域９７を形成し、ソース領域
９６とドレイン領域９７との中間領域上にＳｉＯ2膜か
らなるゲート絶縁膜９８を介してゲート電極９９を形成
してなる。ゲート電極９９の周辺には、Ｐ（リン）を拡
散させたＮ-からなるＬＤＤ領域１００が形成されてい
る。ソース領域９６にはソース電極１０１が接続され、
ドレイン領域９７にはドレイン電極１０２が接続されて
いる。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の半導体装置のＮＰＮトランジスタ８０には、コレクタ
−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させる目的
でコレクタウォール８６が設けられている。コレクタウ
ォール８６は、高濃度不純物熱拡散により埋込層８２に
到達するほど深く形成されるため、横方向へも広範囲に
拡がってしまう。このためコレクタ電極８８とベース電
極９１との間隔が大きくなり、トランジスタサイズが大
きくなってしまうという問題があった。また、コレクタ
ウォール８６を埋込層８２に到達するほど深く形成する
ためには、コレクタウォール ８６を形成するための専
用の熱拡散工程が必要であるため、ＮＰＮトランジスタ
８０ひいてはＮＰＮトランジスタ８０を有する半導体
装置の製造工程数の増大を招くという問題があった。
の半導体装置のＮＰＮトランジスタ８０には、コレクタ
−エミッタ間飽和電圧ＶCE（ｓａｔ）を低減させる目的
でコレクタウォール８６が設けられている。コレクタウ
ォール８６は、高濃度不純物熱拡散により埋込層８２に
到達するほど深く形成されるため、横方向へも広範囲に
拡がってしまう。このためコレクタ電極８８とベース電
極９１との間隔が大きくなり、トランジスタサイズが大
きくなってしまうという問題があった。また、コレクタ
ウォール８６を埋込層８２に到達するほど深く形成する
ためには、コレクタウォール ８６を形成するための専
用の熱拡散工程が必要であるため、ＮＰＮトランジスタ
８０ひいてはＮＰＮトランジスタ８０を有する半導体
装置の製造工程数の増大を招くという問題があった。
【０００６】本発明はこのような状況に鑑みてなされた
もので、その目的は、コレクタ−エミッタ間飽和電圧が
低く、サイズか小さく、少ない工程数で製造できるバイ
ポーラトランジスタ、およびこのバイポーラトランジス
タとＭＯＳトランジスタとを同一基板上に形成してなる
半導体装置を提供することにある。
もので、その目的は、コレクタ−エミッタ間飽和電圧が
低く、サイズか小さく、少ない工程数で製造できるバイ
ポーラトランジスタ、およびこのバイポーラトランジス
タとＭＯＳトランジスタとを同一基板上に形成してなる
半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のバイポーラトランジスタは、コレクタ領域
内にベース領域を形成し、当該ベース領域内にエミッタ
領域を形成してなるバイポーラトランジスタにおいて、
前記ベース領域のほぼ全周を囲むようにして、コレクタ
−エミッタ間飽和電圧を低減させるための高濃度領域を
形成した。
に、本発明のバイポーラトランジスタは、コレクタ領域
内にベース領域を形成し、当該ベース領域内にエミッタ
領域を形成してなるバイポーラトランジスタにおいて、
前記ベース領域のほぼ全周を囲むようにして、コレクタ
−エミッタ間飽和電圧を低減させるための高濃度領域を
形成した。
【０００８】この高濃度領域は、ベース領域のほぼ全周
を囲むように形成しているため、従来のバイポーラトラ
ンジスタにおけるコレクタウォールのように埋込層に到
達するほど深く形成することなく、コレクタエミッタ間
飽和電圧の低減をはかることができるため、横方向への
拡がりを小さくできる。したがって、バイポーラトラン
ジスタのサイズを従来よりも小さくすることができる。
また、このバイポーラトランジスタと共に同一基板上に
形成される他の素子の製造工程を利用して高濃度領域を
形成することができるので、高濃度領域を形成するため
の専用の拡散工程を省き、少ない工程数でバイポーラト
ランジスタを製造することができる。
を囲むように形成しているため、従来のバイポーラトラ
ンジスタにおけるコレクタウォールのように埋込層に到
達するほど深く形成することなく、コレクタエミッタ間
飽和電圧の低減をはかることができるため、横方向への
拡がりを小さくできる。したがって、バイポーラトラン
ジスタのサイズを従来よりも小さくすることができる。
また、このバイポーラトランジスタと共に同一基板上に
形成される他の素子の製造工程を利用して高濃度領域を
形成することができるので、高濃度領域を形成するため
の専用の拡散工程を省き、少ない工程数でバイポーラト
ランジスタを製造することができる。
【０００９】本発明の半導体装置は、コレクタ領域内に
ベース領域を形成し、当該ベース領域内にエミッタ領域
を形成してなるバイポーラトランジスタとＭＯＳトラン
ジスタとを同一基板上に形成してなる半導体装置におい
て、前記ベース領域のほぼ全周を取り囲むようにして、
コレクタ−エミッタ間飽和電圧を低減させるための高濃
度領域を形成した。
ベース領域を形成し、当該ベース領域内にエミッタ領域
を形成してなるバイポーラトランジスタとＭＯＳトラン
ジスタとを同一基板上に形成してなる半導体装置におい
て、前記ベース領域のほぼ全周を取り囲むようにして、
コレクタ−エミッタ間飽和電圧を低減させるための高濃
度領域を形成した。
【００１０】この高濃度領域は、従来のバイポーラトラ
ンジスタにおけるコレクタウォールのように埋込層に到
達するほど深く形成する必要がないため、横方向への拡
がりを小さくできる。したがって、バイポーラトランジ
スタのサイズを従来よりも小さくすることができる。ま
た、このバイポーラトランジスタと共に同一基板上に形
成されるＭＯＳトランジスタの製造工程を利用して高濃
度領域を形成することができるので、高濃度領域を形成
するための専用の拡散工程を省くことができるため、拡
散に伴う熱処理工程を低減することができるため、すで
に形成された拡散領域の拡散長の伸びを低減することが
でき、高精度で信頼性の高い半導体装置を提供すること
ができる。また、拡散工程が１回減るため、少ない工程
数で半導体装置を製造することができる。
ンジスタにおけるコレクタウォールのように埋込層に到
達するほど深く形成する必要がないため、横方向への拡
がりを小さくできる。したがって、バイポーラトランジ
スタのサイズを従来よりも小さくすることができる。ま
た、このバイポーラトランジスタと共に同一基板上に形
成されるＭＯＳトランジスタの製造工程を利用して高濃
度領域を形成することができるので、高濃度領域を形成
するための専用の拡散工程を省くことができるため、拡
散に伴う熱処理工程を低減することができるため、すで
に形成された拡散領域の拡散長の伸びを低減することが
でき、高精度で信頼性の高い半導体装置を提供すること
ができる。また、拡散工程が１回減るため、少ない工程
数で半導体装置を製造することができる。
【００１１】前記高濃度領域は、前記ＭＯＳトランジス
タのソース領域およびドレイン領域と同一工程で形成し
てもよい。このように、ＭＯＳトランジスタのソース領
域およびドレイン領域と同一工程でバイポーラトランジ
スタのコレクタ−エミッタ間飽和電圧を低減させるため
の高濃度領域を形成することにより、高濃度領域を形成
するための専用の拡散工程を省き、少ない工程数で半導
体装置を製造することができる。
タのソース領域およびドレイン領域と同一工程で形成し
てもよい。このように、ＭＯＳトランジスタのソース領
域およびドレイン領域と同一工程でバイポーラトランジ
スタのコレクタ−エミッタ間飽和電圧を低減させるため
の高濃度領域を形成することにより、高濃度領域を形成
するための専用の拡散工程を省き、少ない工程数で半導
体装置を製造することができる。
【００１２】前記高濃度領域は、前記ＭＯＳトランジス
タのソース領域およびドレイン領域に設けられた静電破
壊対策用の領域と同一工程で形成されることが望まし
い。このように、ＭＯＳトランジスタの静電破壊対策用
の領域と同一工程でバイポーラトランジスタのコレクタ
−エミッタ間飽和電圧を低減させるための高濃度領域を
形成することにより、高濃度領域を形成するための専用
の拡散工程を省き、少ない工程数で半導体装置を製造す
ることができる。
タのソース領域およびドレイン領域に設けられた静電破
壊対策用の領域と同一工程で形成されることが望まし
い。このように、ＭＯＳトランジスタの静電破壊対策用
の領域と同一工程でバイポーラトランジスタのコレクタ
−エミッタ間飽和電圧を低減させるための高濃度領域を
形成することにより、高濃度領域を形成するための専用
の拡散工程を省き、少ない工程数で半導体装置を製造す
ることができる。
【００１３】前記高濃度領域は、前記ＭＯＳトランジス
タのソース領域およびドレイン領域に設けられた静電破
壊対策用の領域と同一工程で形成される第１領域と、前
記ＭＯＳトランジスタのソース領域およびドレイン領域
と同一工程で形成される第２領域とからなることが望ま
しい。このように、ＭＯＳトランジスタの静電破壊対策
用の領域と同一工程で形成された第１領域と、ソース領
域およびドレイン領域と同一工程で形成された第２領域
とでバイポーラトランジスタのコレクタ−エミッタ間飽
和電圧を低減させるための高濃度領域を構成することに
よっても、半導体装置を従来よりも少ない工程数で製造
することができる。
タのソース領域およびドレイン領域に設けられた静電破
壊対策用の領域と同一工程で形成される第１領域と、前
記ＭＯＳトランジスタのソース領域およびドレイン領域
と同一工程で形成される第２領域とからなることが望ま
しい。このように、ＭＯＳトランジスタの静電破壊対策
用の領域と同一工程で形成された第１領域と、ソース領
域およびドレイン領域と同一工程で形成された第２領域
とでバイポーラトランジスタのコレクタ−エミッタ間飽
和電圧を低減させるための高濃度領域を構成することに
よっても、半導体装置を従来よりも少ない工程数で製造
することができる。
【００１４】
【発明の実施の形態】つぎに、図面を参照しつつ本発明
の実施の形態について説明する。
の実施の形態について説明する。
【００１５】図１（ａ）は本発明にかかる半導体装置の
第１の実施の形態を示す平面図、図１（ｂ）は断面図で
ある。この半導体装置１は、ＮＰＮトランジスタ１０と
ＮＭＯＳトランジスタ２０とを同一シリコン基板３０上
に形成してなる。
第１の実施の形態を示す平面図、図１（ｂ）は断面図で
ある。この半導体装置１は、ＮＰＮトランジスタ１０と
ＮＭＯＳトランジスタ２０とを同一シリコン基板３０上
に形成してなる。
【００１６】ＮＰＮトランジスタ１０は、Ｐ型シリコン
基板３０内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを
拡散させてＮ+埋込層１１を形成し、その上にＮ-層から
なるコレクタ領域１２を形成し、コレクタ領域１２内に
Ｐ-層からなるベース領域１３を形成し、ベース領域１
３内にＮ層からなるエミッタ領域１４を形成してなる。
基板３０内にＡｓ（ヒ素）、Ｓｂ（アンチモン）などを
拡散させてＮ+埋込層１１を形成し、その上にＮ-層から
なるコレクタ領域１２を形成し、コレクタ領域１２内に
Ｐ-層からなるベース領域１３を形成し、ベース領域１
３内にＮ層からなるエミッタ領域１４を形成してなる。
【００１７】コレクタ領域１２には、ベース領域１３の
全周を完全に取り囲むようにして、コレクタ−エミッタ
間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領
域１５が形成され、高濃度領域１５にコレクタ電極１６
が接続されている。高濃度領域１５は、Ａｓ（ヒ素）を
拡散させたＮ+層からなる。
全周を完全に取り囲むようにして、コレクタ−エミッタ
間飽和電圧ＶCE（ｓａｔ）を低減させるための高濃度領
域１５が形成され、高濃度領域１５にコレクタ電極１６
が接続されている。高濃度領域１５は、Ａｓ（ヒ素）を
拡散させたＮ+層からなる。
【００１８】ベース領域１３にはＰ+層からなるベース
コンタクト領域１７が形成され、ベースコンタクト領域
１７の表面にベース電極１８が接続されている。エミッ
タ領域１４にはエミッタコンタクト領域１９を介してエ
ミッタ電極２１が接続されている。２２は、素子分離酸
化膜層（ＬＯＣＯＳ）、２３は絶縁膜である。
コンタクト領域１７が形成され、ベースコンタクト領域
１７の表面にベース電極１８が接続されている。エミッ
タ領域１４にはエミッタコンタクト領域１９を介してエ
ミッタ電極２１が接続されている。２２は、素子分離酸
化膜層（ＬＯＣＯＳ）、２３は絶縁膜である。
【００１９】ＮＭＯＳトランジスタ２０は、Ｐ型シリコ
ン基板３０内にＡｓを拡散させてＮ +層からなるソース
領域２４およびドレイン領域２５を形成し、ソース領域
２４とドレイン領域２５との中間領域上にはＳｉＯ2膜
からなるゲート絶縁膜２６を介してゲート電極２７を形
成してなる。ゲート電極２７の周辺には、Ｐ（リン）を
拡散させたＮ-層からなる低濃度拡散領域（ＬＤＤ）領
域２８が形成されている。ソース領域２４にはソース電
極３１が接続され、ドレイン領域２５にはドレイン電極
３２が接続されている。
ン基板３０内にＡｓを拡散させてＮ +層からなるソース
領域２４およびドレイン領域２５を形成し、ソース領域
２４とドレイン領域２５との中間領域上にはＳｉＯ2膜
からなるゲート絶縁膜２６を介してゲート電極２７を形
成してなる。ゲート電極２７の周辺には、Ｐ（リン）を
拡散させたＮ-層からなる低濃度拡散領域（ＬＤＤ）領
域２８が形成されている。ソース領域２４にはソース電
極３１が接続され、ドレイン領域２５にはドレイン電極
３２が接続されている。
【００２０】高濃度領域１５は、ＮＭＯＳトランジスタ
２０のソース領域２４およびドレイン領域２５を形成す
る際に同一工程で形成される。すなわち、Ｐ型シリコン
基板３０内にＡｓを拡散させてＮ+層からなるソース領
域２４およびドレイン領域２５を形成する際、コレクタ
領域１２内にソース領域２４およびドレイン領域２５と
同濃度のＡｓ（ヒ素）を拡散させてＮ+層からなる高濃
度領域１５が形成される。
２０のソース領域２４およびドレイン領域２５を形成す
る際に同一工程で形成される。すなわち、Ｐ型シリコン
基板３０内にＡｓを拡散させてＮ+層からなるソース領
域２４およびドレイン領域２５を形成する際、コレクタ
領域１２内にソース領域２４およびドレイン領域２５と
同濃度のＡｓ（ヒ素）を拡散させてＮ+層からなる高濃
度領域１５が形成される。
【００２１】この高濃度領域１５は、図５に示した従来
構造のＮＰＮトランジスタ８０におけるコレクタウォー
ル８６のように埋込層８２（１１）に到達するほど深く
形成する必要がないため、横方向への拡がりを小さくで
きる。したがって、ＮＰＮトランジスタ１０のサイズを
従来よりも小さくすることができる。
構造のＮＰＮトランジスタ８０におけるコレクタウォー
ル８６のように埋込層８２（１１）に到達するほど深く
形成する必要がないため、横方向への拡がりを小さくで
きる。したがって、ＮＰＮトランジスタ１０のサイズを
従来よりも小さくすることができる。
【００２２】また、ＮＭＯＳトランジスタ２０のソース
領域２４およびドレイン領域２５の形成工程を利用して
ＮＰＮトランジスタ１０のコレクタ−エミッタ間飽和電
圧ＶCE（ｓａｔ）を低減させるための高濃度領域１５を
形成したことにより、高濃度領域１５を形成するための
専用の拡散工程を省き、少ない工程数で半導体装置１を
製造することができる。
領域２４およびドレイン領域２５の形成工程を利用して
ＮＰＮトランジスタ１０のコレクタ−エミッタ間飽和電
圧ＶCE（ｓａｔ）を低減させるための高濃度領域１５を
形成したことにより、高濃度領域１５を形成するための
専用の拡散工程を省き、少ない工程数で半導体装置１を
製造することができる。
【００２３】また、高濃度領域１５は、寄生トランジス
タの形成を防止するガードリングとしても機能する。
タの形成を防止するガードリングとしても機能する。
【００２４】図２は本発明にかかる半導体装置の第２の
実施の形態を示す断面図である。この半導体装置２は、
ＮＰＮトランジスタ４０とＮＭＯＳトランジスタ５０と
を同一シリコン基板３０上に形成してなる。図１の半導
体装置１と異なるのは、ＮＰＮトランジスタ４０のコレ
クタ領域１２に形成された高濃度領域４１がＡｓ（ヒ
素）よりも拡散係数の大きいＰ（リン）を拡散させたＮ
+層からなる点、並びにＮＭＯＳトランジスタ５０のソ
ース領域２４およびドレイン領域２５にＰ（リン）を拡
散させてなる静電破壊対策用の領域５１が形成されてい
る点である。
実施の形態を示す断面図である。この半導体装置２は、
ＮＰＮトランジスタ４０とＮＭＯＳトランジスタ５０と
を同一シリコン基板３０上に形成してなる。図１の半導
体装置１と異なるのは、ＮＰＮトランジスタ４０のコレ
クタ領域１２に形成された高濃度領域４１がＡｓ（ヒ
素）よりも拡散係数の大きいＰ（リン）を拡散させたＮ
+層からなる点、並びにＮＭＯＳトランジスタ５０のソ
ース領域２４およびドレイン領域２５にＰ（リン）を拡
散させてなる静電破壊対策用の領域５１が形成されてい
る点である。
【００２５】高濃度領域４１は、ＮＭＯＳトランジスタ
５０の静電破壊対策用の領域５１を形成する際に同一工
程で形成される。すなわち、Ｐ型シリコン基板３０内に
Ｐ（リン）を拡散させてＮ+層からなる静電破壊対策用
の領域５１を形成する際、コレクタ領域１２内に静電破
壊対策用の領域５１と同濃度のＰ（リン）を拡散させて
Ｎ+層からなる高濃度領域４１が形成される。
５０の静電破壊対策用の領域５１を形成する際に同一工
程で形成される。すなわち、Ｐ型シリコン基板３０内に
Ｐ（リン）を拡散させてＮ+層からなる静電破壊対策用
の領域５１を形成する際、コレクタ領域１２内に静電破
壊対策用の領域５１と同濃度のＰ（リン）を拡散させて
Ｎ+層からなる高濃度領域４１が形成される。
【００２６】このように、ＮＭＯＳトランジスタ５０の
静電破壊対策用の領域５１の形成工程を利用してＮＰＮ
トランジスタ４０のコレクタ−エミッタ間飽和電圧ＶCE
（ｓａｔ）を低減させるための高濃度領域４１を形成す
ることにより、高濃度領域４１を形成するための専用の
拡散工程を省き、少ない工程数で半導体装置２を製造す
ることができる。
静電破壊対策用の領域５１の形成工程を利用してＮＰＮ
トランジスタ４０のコレクタ−エミッタ間飽和電圧ＶCE
（ｓａｔ）を低減させるための高濃度領域４１を形成す
ることにより、高濃度領域４１を形成するための専用の
拡散工程を省き、少ない工程数で半導体装置２を製造す
ることができる。
【００２７】図３は本発明にかかる半導体装置の第３の
実施の形態を示す断面図である。この半導体装置３は、
ＮＰＮトランジスタ６０とＮＭＯＳトランジスタ７０と
を同一シリコン基板３０上に形成してなる。図２の半導
体装置２と異なるのは、ＮＰＮトランジスタ６０のコレ
クタ領域１２に形成された高濃度領域６１がＰ（リン）
を拡散させたＮ+層からなる第１領域６１Ａと、Ａｓ
（ヒ素）を拡散させたＮ+層からなる第２領域６１Ｂと
で構成されている点である。
実施の形態を示す断面図である。この半導体装置３は、
ＮＰＮトランジスタ６０とＮＭＯＳトランジスタ７０と
を同一シリコン基板３０上に形成してなる。図２の半導
体装置２と異なるのは、ＮＰＮトランジスタ６０のコレ
クタ領域１２に形成された高濃度領域６１がＰ（リン）
を拡散させたＮ+層からなる第１領域６１Ａと、Ａｓ
（ヒ素）を拡散させたＮ+層からなる第２領域６１Ｂと
で構成されている点である。
【００２８】高濃度領域６１の第１領域６１Ａは、ＮＭ
ＯＳトランジスタ７０の静電破壊対策用の領域５１を形
成する際同一工程で形成され、第２領域６１Ｂは、ソー
ス領域２４およびドレイン領域２５を形成する際に同一
工程で形成される。すなわち、Ｐ型シリコン基板３０内
にＰ（リン）を拡散させてＮ+層からなる静電破壊対策
用の領域５１を形成する際、コレクタ領域１２内に静電
破壊対策用の領域５１と同濃度のＰ（リン）を拡散させ
てＮ+層からなる第１領域６１Ａが形成され、静電破壊
対策用の領域５１内にＡｓを拡散させてＮ+層からなる
ソース領域２４およびドレイン領域２５を形成する際、
第１領域６１Ａ内にソース領域２４およびドレイン領域
２５と同濃度のＡｓを拡散させてＮ+層からなる第２領
域６１Ｂが形成される。
ＯＳトランジスタ７０の静電破壊対策用の領域５１を形
成する際同一工程で形成され、第２領域６１Ｂは、ソー
ス領域２４およびドレイン領域２５を形成する際に同一
工程で形成される。すなわち、Ｐ型シリコン基板３０内
にＰ（リン）を拡散させてＮ+層からなる静電破壊対策
用の領域５１を形成する際、コレクタ領域１２内に静電
破壊対策用の領域５１と同濃度のＰ（リン）を拡散させ
てＮ+層からなる第１領域６１Ａが形成され、静電破壊
対策用の領域５１内にＡｓを拡散させてＮ+層からなる
ソース領域２４およびドレイン領域２５を形成する際、
第１領域６１Ａ内にソース領域２４およびドレイン領域
２５と同濃度のＡｓを拡散させてＮ+層からなる第２領
域６１Ｂが形成される。
【００２９】このように、ＮＭＯＳトランジスタ７０の
静電破壊対策用の領域５１の形成工程並びにソース領域
２４およびドレイン領域２５の形成工程を利用して、Ｎ
ＰＮトランジスタ４０のコレクタ−エミッタ間飽和電圧
ＶCE（ｓａｔ）を低減させるための高濃度領域６１を形
成することにより、高濃度領域６１を形成するための専
用の拡散工程を省き、少ない工程数で半導体装置３を製
造することができる。
静電破壊対策用の領域５１の形成工程並びにソース領域
２４およびドレイン領域２５の形成工程を利用して、Ｎ
ＰＮトランジスタ４０のコレクタ−エミッタ間飽和電圧
ＶCE（ｓａｔ）を低減させるための高濃度領域６１を形
成することにより、高濃度領域６１を形成するための専
用の拡散工程を省き、少ない工程数で半導体装置３を製
造することができる。
【００３０】図４に、図５に示した従来構造のＮＰＮト
ランジスタと図１〜図３に示した実施の形態の構造のＮ
ＰＮトランジスタとにおけるコレクタ−エミッタ間抵抗
特性（ＶCE（ｓａｔ）／ＩC）、すなわちコレクタ電流
ＩCに対するコレクタ−エミッタ間飽和電圧ＶCE（ｓａ
ｔ）の変化特性の測定結果を示す。この測定結果から分
かるように、曲線ｂに示すように、第１の実施の形態の
場合は、従来構造の場合（曲線ｃ）よりもコレクタ電流
ＩCの値が大きくなると若干抵抗値が大きくなるが、全
体的には従来構造の場合とほぼ同じ特性を示している。
第２および第３の実施の形態の場合は、曲線ｄに示すよ
うに、コレクタ電流ＩCの値が大きくなるほど従来構造
の場合よりも抵抗値が小さくなる。ここで曲線ａは従来
構造でコレクタウォールも形成しない場合の電流―電圧
特性を示す図である。
ランジスタと図１〜図３に示した実施の形態の構造のＮ
ＰＮトランジスタとにおけるコレクタ−エミッタ間抵抗
特性（ＶCE（ｓａｔ）／ＩC）、すなわちコレクタ電流
ＩCに対するコレクタ−エミッタ間飽和電圧ＶCE（ｓａ
ｔ）の変化特性の測定結果を示す。この測定結果から分
かるように、曲線ｂに示すように、第１の実施の形態の
場合は、従来構造の場合（曲線ｃ）よりもコレクタ電流
ＩCの値が大きくなると若干抵抗値が大きくなるが、全
体的には従来構造の場合とほぼ同じ特性を示している。
第２および第３の実施の形態の場合は、曲線ｄに示すよ
うに、コレクタ電流ＩCの値が大きくなるほど従来構造
の場合よりも抵抗値が小さくなる。ここで曲線ａは従来
構造でコレクタウォールも形成しない場合の電流―電圧
特性を示す図である。
【００３１】なお、上記の実施の形態では、ＮＰＮトラ
ンジスタのコレクタ−エミッタ間飽和電圧ＶCE（ｓａ
ｔ）を低減させるための高濃度領域を、ベース領域１３
の全周を完全に取り囲むようにして形成したが、一部を
欠いて形成してもよい。
ンジスタのコレクタ−エミッタ間飽和電圧ＶCE（ｓａ
ｔ）を低減させるための高濃度領域を、ベース領域１３
の全周を完全に取り囲むようにして形成したが、一部を
欠いて形成してもよい。
【００３２】また、上記の実施の形態では、ＮＰＮトラ
ンジスタとＮＭＯＳトランジスタとを同一基板上に形成
してなる半導体装置について説明したが、本発明はＰＮ
ＰトランジスタとＰＭＯＳトランジスタとを同一基板上
に形成してなる半導体装置にも適用できる。その場合、
上記実施の形態で説明したドーパントの型および各領域
の導電型がすべて逆になるだけである。
ンジスタとＮＭＯＳトランジスタとを同一基板上に形成
してなる半導体装置について説明したが、本発明はＰＮ
ＰトランジスタとＰＭＯＳトランジスタとを同一基板上
に形成してなる半導体装置にも適用できる。その場合、
上記実施の形態で説明したドーパントの型および各領域
の導電型がすべて逆になるだけである。
【００３３】
【発明の効果】以上説明したように、本発明のバイポー
ラトランジスタは、バイポーラトランジスタのベース領
域のほぼ全周を囲むようにして、コレクタ−エミッタ間
飽和電圧を低減させるための高濃度領域を形成したの
で、トランジスタサイズを増大させることなくコレクタ
−エミッタ間飽和電圧を低減させることができる。ま
た、このバイポーラトランジスタと共に同一基板上に形
成される他の素子の製造工程を利用して高濃度領域を形
成することができるので、高濃度領域を形成するための
専用の拡散工程を省き、少ない工程数で製造することが
できる。
ラトランジスタは、バイポーラトランジスタのベース領
域のほぼ全周を囲むようにして、コレクタ−エミッタ間
飽和電圧を低減させるための高濃度領域を形成したの
で、トランジスタサイズを増大させることなくコレクタ
−エミッタ間飽和電圧を低減させることができる。ま
た、このバイポーラトランジスタと共に同一基板上に形
成される他の素子の製造工程を利用して高濃度領域を形
成することができるので、高濃度領域を形成するための
専用の拡散工程を省き、少ない工程数で製造することが
できる。
【００３４】本発明の半導体装置は、バイポーラトラン
ジスタのベース領域のほぼ全周を囲むようにして、コレ
クタ−エミッタ間飽和電圧を低減させるための高濃度領
域を形成したので、トランジスタサイズを増大させるこ
となくコレクタ−エミッタ間飽和電圧を低減させること
ができる。また、バイポーラトランジスタと共に同一基
板上に形成されるＭＯＳトランジスタの製造工程を利用
して高濃度領域を形成することができるので、高濃度領
域を形成するための専用の拡散工程が不要となり拡散に
伴い熱処理工程が少なくなるため、高精度で信頼性の高
い半導体装置を、少ない工程数で製造することができ
る。
ジスタのベース領域のほぼ全周を囲むようにして、コレ
クタ−エミッタ間飽和電圧を低減させるための高濃度領
域を形成したので、トランジスタサイズを増大させるこ
となくコレクタ−エミッタ間飽和電圧を低減させること
ができる。また、バイポーラトランジスタと共に同一基
板上に形成されるＭＯＳトランジスタの製造工程を利用
して高濃度領域を形成することができるので、高濃度領
域を形成するための専用の拡散工程が不要となり拡散に
伴い熱処理工程が少なくなるため、高精度で信頼性の高
い半導体装置を、少ない工程数で製造することができ
る。
【図１】（ａ）は本発明にかかる半導体装置の第１の実
施の形態を示す平面図、図１（ｂ）は断面図である。
施の形態を示す平面図、図１（ｂ）は断面図である。
【図２】本発明にかかる半導体装置の第２の実施の形態
を示す断面図である。
を示す断面図である。
【図３】本発明にかかる半導体装置の第３の実施の形態
を示す断面図である。
を示す断面図である。
【図４】コレクタ−エミッタ間抵抗特性（ＶCE（ｓａ
ｔ）／ＩC）の測定結果を示す図である。
ｔ）／ＩC）の測定結果を示す図である。
【図５】（ａ）は従来の半導体装置の構造を示す平面
図、（ｂ）は断面図である。
図、（ｂ）は断面図である。
１：半導体装置
２：半導体装置
３：半導体装置
１０：ＮＰＮトランジスタ（バイポーラトランジスタ）
１１：埋込層
１２：コレクタ領域
１３：ベース領域
１４：エミッタ領域
１５：高濃度領域
１６：コレクタ電極
１８：ベース電極
２０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
２１：エミッタ電極
２４：ソース領域
２５：ドレイン領域
２７：ゲート電極
３０：シリコン基板
３１：ソース電極
３２：ドレイン電極
４０：ＮＰＮトランジスタ（バイポーラトランジスタ）
４１：高濃度領域
５０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
５１：静電破壊対策用の領域
６０：ＮＰＮトランジスタ（バイポーラトランジスタ）
６１：高濃度領域
６１Ａ：第１領域
６１Ｂ：第２領域
７０：ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/732
Ｆターム(参考） 5F003 BA93 BA97 BB06 BC01 BC05
BG10 BJ15 BP02 BP04
5F048 AA02 AA09 AA10 AC05 BB05
BC06 BC07 CA03 CA07 CA14
CC08 CC10 DA06 DA11 DA14
5F082 AA03 AA08 AA11 AA33 BA23
BA47 BC09 EA04
Claims (5)
- 【請求項１】 コレクタ領域内にベース領域を形成し、
当該ベース領域内にエミッタ領域を形成してなるバイポ
ーラトランジスタにおいて、 前記ベース領域のほぼ全周を囲むように、コレクタ−エ
ミッタ間飽和電圧を低減させるための高濃度領域を形成
したことを特徴とするバイポーラトランジスタ。 - 【請求項２】 コレクタ領域内にベース領域を形成し、
当該ベース領域内にエミッタ領域を形成してなるバイポ
ーラトランジスタとＭＯＳトランジスタとを同一基板上
に形成してなる半導体装置において、 前記ベース領域のほぼ全周を囲むようにして、コレクタ
−エミッタ間飽和電圧を低減させるための高濃度領域を
形成したことを特徴とする半導体装置。 - 【請求項３】 前記高濃度領域は、前記ＭＯＳトランジ
スタのソース領域およびドレイン領域と同一工程で形成
されたものであることを特徴とする請求項２に記載の半
導体装置。 - 【請求項４】 前記高濃度領域は、前記ＭＯＳトランジ
スタのソース領域およびドレイン領域に設けられた静電
破壊対策用の領域と同一工程で形成されたものであるこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項５】 前記高濃度領域は、前記ＭＯＳトランジ
スタのソース領域およびドレイン領域に設けられた静電
破壊対策用の領域と同一工程で形成された第１領域と、
前記ＭＯＳトランジスタのソース領域およびドレイン領
域と同一工程で形成された第２領域とからなることを特
徴とする請求項２に記載の半導体装置。
Priority Applications (5)
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|---|---|---|---|
| JP2002088689A JP3761162B2 (ja) | 2002-03-27 | 2002-03-27 | バイポーラトランジスタ及びこれを用いた半導体装置 |
| TW092105750A TWI267983B (en) | 2002-03-27 | 2003-03-17 | Bipolar transistor and semiconductor device using the same |
| US10/397,648 US6917080B2 (en) | 2002-03-27 | 2003-03-26 | Bipolar transistor and semiconductor device using same |
| CNB031082874A CN100409451C (zh) | 2002-03-27 | 2003-03-27 | 一种双极型晶体管及应用它的半导体装置 |
| US11/079,778 US7323750B2 (en) | 2002-03-27 | 2005-03-14 | Bipolar transistor and semiconductor device using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002088689A JP3761162B2 (ja) | 2002-03-27 | 2002-03-27 | バイポーラトランジスタ及びこれを用いた半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005019303A Division JP2005167278A (ja) | 2005-01-27 | 2005-01-27 | バイポーラトランジスタ及びこれを用いた半導体装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP3761162B2 JP3761162B2 (ja) | 2006-03-29 |
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ID=28449465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002088689A Expired - Fee Related JP3761162B2 (ja) | 2002-03-27 | 2002-03-27 | バイポーラトランジスタ及びこれを用いた半導体装置 |
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|---|---|
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| CN (1) | CN100409451C (ja) |
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| US7084485B2 (en) * | 2003-12-31 | 2006-08-01 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component, and semiconductor component formed thereby |
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| KR101118652B1 (ko) * | 2004-12-17 | 2012-03-07 | 삼성전자주식회사 | 씨모스 공정과 통합될 수 있는 높은 이득을 갖는 바이폴라접합 트랜지스터 및 그 형성 방법 |
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| JPS5851556A (ja) | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0734453B2 (ja) | 1986-09-12 | 1995-04-12 | 三菱電機株式会社 | 半導体集積回路装置の製造方法 |
| JPH02260641A (ja) | 1989-03-31 | 1990-10-23 | Toshiba Corp | 半導体集積回路 |
| JP2626229B2 (ja) * | 1989-10-12 | 1997-07-02 | 日本電気株式会社 | 半導体入力保護装置 |
| JP3125401B2 (ja) * | 1992-01-24 | 2001-01-15 | トヨタ自動車株式会社 | 半導体集積回路装置 |
| JPH07505014A (ja) * | 1992-03-10 | 1995-06-01 | アナログ・ディバイセス・インコーポレーテッド | トランジスタの飽和を制御する回路構造 |
| US5530381A (en) * | 1993-05-24 | 1996-06-25 | Texas Instruments Incorporated | Integrated high-speed bipolar logic circuit method |
| JP3444002B2 (ja) * | 1995-02-14 | 2003-09-08 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP3123453B2 (ja) * | 1996-12-25 | 2001-01-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6130122A (en) * | 1997-07-21 | 2000-10-10 | Texas Instruments Incorporated | Method for forming a BiCMOS integrated circuit with Nwell compensation implant and method |
| JP3186691B2 (ja) * | 1998-04-07 | 2001-07-11 | 日本電気株式会社 | 半導体装置及びその形成方法 |
| JP3443069B2 (ja) * | 2000-04-07 | 2003-09-02 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP2002198436A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP4065104B2 (ja) * | 2000-12-25 | 2008-03-19 | 三洋電機株式会社 | 半導体集積回路装置およびその製造方法 |
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