JPH07505014A - トランジスタの飽和を制御する回路構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 トランジスタの飽和を制御する回路構造（技術分野） 本発明は、トランジスタの飽和を制御するための集積回路構造、およびかかる回 路構造を製造するための方法に関する。特に、本発明は、相補型バイポーラ・プ ロセスを用いて製造されたトランジスタの飽和を制御するための構造に関する。

（背景技術） バイポーラ・トランジスタは、飽和の状態においてしばしば用いられる。この状 態では、ある集積回路においては、寄生（ｐａｒａｓｉｔｉｃ）　トランジスタ はアクティブ状態となり、主トランジスタの動作に望ましからざる効果を生じる ことがある。

図１は、相補型バイポーラ・プロセスによって製造された典型的なＮＰＮ）ラン ジスタ素子８を示している。このような回路およびこの回路を製造する方法の一 例は、参考のため本文に援用される米国特許第４．９６９．８２３号および同第 ５．３６５．２１４号に開示されている。このトランジスタ素子は、典型的には Ｎ−タイプの基板１０上に形成される。Ｐ−ウェル（Ｐ−ｗｅ　１１）　１２に は、Ｎ−タイプのサブコレクタ１６が形成される。Ｎ−タイプ領域１４もまた、 集積回路上の多数のデバイスを相互に分離するための接合分離帯の一部をなすよ うに形成される。Ｐ−タイプのエピタキシャル層１３が、Ｎ−タイプ領域１６、 ｐ−ウェル１２および基板１０上に形成される。エピタキシャル層１３には、Ｎ −タイプ領域１５がトランジスタのコレクタを作るため形成される。この領域１ ５は、Ｎ−タイプのサブコレクタ１６まで延長している。このコレクタに対して は接点１１も設けられる。領域１４まで延長する別のＮ−タイプ領域１７が、接 合分離帯を完成する。Ｐ−タイプの拡散領域１８が領域１５に形成されてトラン ジスタのベースを形成する。接点１９もまたこのベースに対して設けられる。Ｎ 十タイプ領域２０が領域１８に形成されてトランジスタのエミッタを形成する。

他のプロセスおよび構造でも、本発明が適当に用いられる集積回路構造を結果と して１することもてきる。このような構造１謔、そわぞれＰ−タイプまたはＮ− タイプの層に形成されるＮＰＮ　トランジスタまたはｒ’ＮＰ＋−ランノスタを 含んでいる。これらの層は、集積回路上の多数の回路素子に対して、それぞれＮ −タイプあるいはＰ−タイプの接合分離帯によって分離されている。

図１に示される如き従来のトランジスタについては、１つの主トランジスタ２２ ならびに２つの寄生トランジスタ（ｐａｒａｓｉｔｉｃ　ｔｒａｎｓｉｓｔ。

ｒｓ）２９．３４とを念むことが示される図２によっておおよそ理解されよう。

寄生トランジスタは望ましくないが、土トランジスタが形成される方法の結果で ある。主トランジスタ２２は、そのベース２３として領域１８を、そのコレクタ ２４として領域１５．１６を、またそのエミッタとして領域２０を有する。各領 域は、それぞれ参叩番号２６．２７Ａおよび２７Ｂ、および３８を持つ抵抗素子 により具現（ｍｏｄｅ　Ｉ　Ｉ　ｅｄ）される関連した寄生抵抗を有する。主ト ランジスタ２２が飽和状態になると、寄生縦方向（ｖｅｒｔｉｃａｌ）　トラン ジスタ（第１の寄生トランジスタ）２９がアクティブ状Ｑ（ａｃｔｉｖｅ）とな る。そのベース３０は、コレクタ領域］５．１６（図１）によって形成されてお り、そのコレクタ３１はエピタキシャル層１３およびＰ−ウェル１２（図１）に より形成され、そのエミッタ３２はべ・−ス領域】８（図１）によって形成され ている。

この寄生トランジスタ２つのコＬノクタ、即ち、Ｐ−タイプのエビタキノヤル層 １３とＰ−ウェル１２（図１）は、このトランジスタを寄生）・ランンスタ３３ （図２）と関連さ→ノ゛ている。

第２の横方向（Ｉａｊｅｒａｌ）寄生トランジスタ３４もまたアク分イブ状態と なる。−Ｃのベース３５は、Ｐ−タイプエピタキシャル層１３とＰ−ウェル１２ （図１）によって形成さオ］、そのコレクタ３６はＩく一タイプ基板１０と分離 帯１４と１７（図１）であり、そのエミッタ３７はＮ−タイプのコレクタ領域］ ５と１６（図１）である。

図〕に示される如き構造を持つｌ・ランノスタは、図３により概略が理解される 回路においてしばしば用いられる。トランジスタ素子８は、図３の外郭ブロック によって囲まれている。この回路は更に、高電位の給電（Ｖ、、）レール３９に 接続されたコレクタ４１と、電流ソース４３から駆動電流Ｉ３、□１を受取るベ ース１０　七、電流Ｉ　１１を主トランノスタ２２のベース２３に与えるように ｔ１！：続されたエミッタ４２とを有するトランジスタ３８を念んでいる。負荷 抵抗４４もまた設けられ、給電レール３９と生トランジスタ２２のコレクタ２４ との間に接続されてＮ流１１１１ＡＳを供給する。電流ソース４Ｇは、生トラン ジスタ２２のベース−エミッタ接合と電気的に並列に設けられている。エミッタ ２５とＰ−タイプ・エビタキ／ヤル層１３の両者は接地されている。第２の寄生 トランジスタ３４のコレクタ３６（Ｎ−タイプの基板１０により形成される）は 、供給電圧を受取るように給電レール３９に接続されている。

主トランジスタ２２が飽和すると、第１の寄生トランジスタ２９がオンになる。

その後、トランジスタ素子８を駆動する電流Ｉ８が増加すると、第１の寄生トラ ンジスタ２９に流れる７４流が増加する。この電流はまた寄生抵抗３３にも流れ て、この抵抗に跨がる電圧を増加させる。この電圧が向上するど、第２の寄生ト ランジスタ３４のベース３５における電圧が最終的には主トランジスタ２２のコ レクタ（第２の寄生トランジスタ３４のエミッタ３７でもある）における飽和電 圧より高くなり、トランジスタ３４のベース−エミッタ接合が順方向バイアス状 態となる。このため、第２の横方向寄生トランジスタ３４がオンとなる。この第 ２の寄生トランジスタのコレクタ３６（即ち、接合分離帯１４．１７および基板 １０）が（分離を生じるように）給電１ノール３９に接続されねばならないので 、その時電流は第２の寄生トランジスタ３４に流れる。

第２の寄生トランジスタ３４に流れるキャリヤが、主ｌ・ランジスタ２２のコレ クタを介してそのエミッタへ供給されねばならない。寄生抵抗２８と寄生抵抗２ ７Ａとに流ねる増加した電流は、トランジスタ２２のコレクターエミッタ電圧を 増加させる。第２の寄生トランジスタ３４における電流は、寄生抵抗３３に流れ る電流の増加と共に指数的に増加し、この状態が主トラ〉・ジスタ２２のベース ２３を駆動する電流■６と共に略々線形的に更に増加する。従って、主トランジ スタ２２が１６における更なる向上より飽和状態になるように更に駆動されるに 伴い、第２の寄生トランジスタ３４がオンいなる時、コレクターエミッタ電圧が 実質的に増加しはじめる。この増加は、位相反転として知られ、回路において、 特にフィードバック回路において曹影響を生じる。例えば、フィードバック・シ ステムが（ｖ４、を減！Ｊ２・するためにり＼パ。にお（ブる増加にＹＬ１答し て駆動電流を増加するよ−）に設計されるならば、このシステム１４位相反転が 生じるまで動り１１位相反転が生じると、駆動電流における増加が＼Ｉ１１にお ける増加を惹起する。

先に述べたように位相増ｊ刑が生じることを検証するために、ｌ；！ｌ１４のテ スト回路（ＩＡｓの回路と似ている）か用Ｌ・られた。この回路のテスト結果は 図５に示され、以下に述べる。

図４において主トランノスタ２２のベース２３は、電流ソース４８によって駆動 されてベース電流１１１を生じる。ｌ　ＩＩはＱｍＡから７ｍＡまで増加させら れた。

ｖＣＩは、ＴＬ電流ソース４９によって５００μΔあるいは２５０μΔに設定さ れた■Ｒ１１、により測定された。駆動電流■、は、横座標に示された単位によ って表わされる。ＩＲの関数としての主ｌ・ランノスタ２２のコレクターエミッ タ電圧Ｖｃｔは、カーブ１および２により左側の縦座標に示されたＷ位で表わさ れる。ＩゎＩＡｓが２５０　ｔｔ　Ａに設定さ才すると、Ｖ　Ｃｙはカーブ１に より示され、５００１１Ａにおける■１．５かに対しては、＼′０はカーブ２に より示される。参考として、寄生トランジスタ３３に流れる電流は、右側の縦座 標に示された単位でカーブ３によって示される。また参考として、第２の寄生ト ランジスタ３４に流れる電流は、右側の縦座標に示された単位でカーブ１１によ って示される。トランジスタ２２のベースがより高い電流で駆動されると、Ｖ　 （ｔが点５において最小値を取りその後増加し始めることが容易に観察される。

カーブ１および２の各々の最下部（即ち、その最少値）は、第２の寄生トランジ スタ３４がオンになる点を表わしている。第２の横方向寄生トランジスタ３４が 主トランジスタ２２に流れる電流の増加を生じる時に、〜・′０．が増加し始め る。

従来のシステムの場合は、決定要因がプロセスに依存する故に、位相反転が生じ る点を予め定めることができない。このため、システムは、駆動電流を制限する ことによって位相反転の可能性を少なくするよう使用されるようにしばしば設計 される。しかし、このような解決法では、得られる最小のＶＣＥはトランジスタ で実際に得られる最小Ｖ。よりしばしば高くなる。また、位相反転が完全に妨げ らオ］るようにシステムを設計することは実際的ではない。このような設計は、 全ての最悪事態の条件に対処し、なければならず、正常な動作において不当に拘 束的となることがある。

従って、本発明の目的は、検出されるべき飽和状態のバイポーラ・トランジスタ にお１−１６寄生素子のアクティブ状態を許容することにより位相反転の阻止を 可能にすることにある。

本発明の別の目的は、飽和状態のトランジスタのコレクターエミッタ電圧を制御 することにある。

本発明の別の目的は、飽和状態のトランジスタのコレクターエミッタ電圧を最小 化することにある。

（発明の概要） 本発明の上記および池の目的に照らして、半導体識別と半導体層と所要のバイポ ーラ・ｌ・ランジスタとを含む集積回路構造が提供される。第１および第２のア クティブな寄生素子が半導体の基板および層と共に形成される。第２の寄生トラ ンジスタがアクティブ状態となる時を検出するための素子もまた設けられる。こ の素子は、半導体層において形成される付加的な半導体領域である。この素子も また、第２の寄生］・ランジスタに流れる電流に応答して主トランジスタのコレ クターエミッタ電圧の位相反転を阻止する。

望ましい実施聾様において、トランジスタは、このようなＰ−タイプである半導 体層内に形成されたＮＰＮｌ−ランジスタである。第２の寄生トランジスタのア クティブ状態を検出するための、即ち位相反転を阻止するための素子は、トラン ジスタのＮ−タイプ・エミッタとＮ−タイプ基板との間の半導体層内に形成され たＮ−タイプの半導体領域を含む。集積回路における他の回路素子ＫＡＲＡ）ラ ンノスタを分離するためＮ−タイプの接合分離帯が用いられるならば、半導体領 域はエミッタと分離帯との間に形成される。

本発明は、相補型バイポーラ・トランジスタを含む集積回路においての使用によ く適している。本発明はまた、先に述べたＮＰＮトランジスタに類似する構造を 持つＰＮＰ　トランジスタにおいでも使用することができる。本発明はまた、演 算増幅器の出力段においても使用することができる。

（図面の簡単な説明） 図１は、従来技術による集積回路のトランジスタ素子の部分断面斜視図、図２は 、図１の回路素子の寄生トランジスタを示す概略回路図、図３は、図１のトラン ジスタが使用される回路の概略回路図、図４は、図１における如きトランジスタ 素子のコレクターエミッタ電圧を測定するための回路の概略回路図、 図５は、図４の回路で測定される如き駆動電流の関数としての図１のトランジス タ素子のコレクターエミッタ電圧のグラフ、図６は、本発明を具現した集積回路 素子の部分断面斜視図、図７は、本発明を用いる用途の概略回路図、および図８ は、本発明の一実施例を含む演算増幅器の概略回路図である。

（実施例） 次に、図６乃至図８に関して本発明の実施例の詳細な説明を行う。各図における 類似の参照番号は類似した構造を示している。

図６は、本発明を具現した集積回路トランジスタ素子５２の一例を示している。

このトランジスタ素子５２はまた、参考のため本文に援用される米国特許第４゜ ９６９．８２３号および同第５．０６５，２１４号に記載される如き相補型バイ ポーラ・プロセスにより作られる。この素子は、Ｎ−タイプ基板１０、Ｐ−ウェ ル１２およびエピタキシャル層１３、Ｎ−タイプ分離帯１４および１７、および ベース１８、領域１５．１６からなるコレクタ、およびエミッタ２０を含むトラ ンジスタを含むことにおいて図１のトランジスタ素子８と類似している。ＮＰＮ トランジスタが例示の目的のため示されるが、半導体タイプの明白な交換によっ て本発明がＰＮＰ　ｌ−ランジスタにも適用し得ることを理解すべきである。更 に、この構造は例示の目的のために示されるものであるが、本発明が一般にトラ ンジスタが第２のタイプのドーパントの接合分離帯により囲まれた第１のタイプ のドーパント層中に形成される構造に適用し得ることを理解すべきである。

図６のトランジスタ素子５２は更に、コレクタ領域１５．１６と分離帯１４．１ ７との間のエピタキシャル層１３における別のＮ−タイプ拡散領域５０を含んで いる。図１および図２に示される如き従来技術により分離された接合型トランジ スタにおいては、先に述べたように、１４．１７の如き接合分離帯が第２の寄生 トランジスタのコレクタを形成している。対照的に、図７に示される如き回路て は、別の拡散領域５ｏが第２の寄生トランジスタにおける付加的なコレクタとし て働き、制御および検出の目的のために使用される。換言すれば、第２の寄生ト ランジスタ３４のアクティブ状態が検出できる付加的な接点が設けられる。

図６に示される如きトランジスタ素子５２は、図７に示される方法で図３に関し て先に述べた如き回路において使用することができる。図７における番号５２は 、図６のトランジスタ素子５２の概略表示を同定する。この回路においては、別 の拡散領域５０が電流ソース４３と接続されている。このような構成においては 、ソース４３からの入力駆動電流＋　！ＩＲＩＶＦが増加するに伴い、トランジ スタ５２のベース２３に流れる電流１．が増加する。■、が増加すると、主トラ ンジスタ２２は最終的に飽和して、従来技術の動作に関して先に述べたように箆 １の寄生トランジスタ２９がオンになる。駆動電流Ｉ　ＤＲＩＶＥが更に増加す るに伴い、これにより！８を増加しトランジスタ５２を更に飽和状態に駆動し、 第１の寄生トランジスタ２９のコレクタ３１（即ぢ、図５におけるＰ−ウェル１ ２とエピタキシャル層１３）に流れる電流が増加する。この電流は、従来技術の 動作に関して先に述べたように、第２の寄生トランジスタ３４がオンになるまで 増加する。第２の寄生トランジスタ３４がオンになると、主］・ランジスタのコ レクタ２４（半導体領域１５．１６）から第２の寄生トランジスタ３４のベース ３５（図５の領域１２．１３）に対し、第２の寄生トランジスタ３４のコレクタ ３６（図５の領域１４．１７により形成される接合分離帯）に対してキャリヤが 流れる。別の拡散領域５０が電流ソース４３に接続されており、■８が増加する 時に、この領域５０が、その時正常な順方向のアクティブ状態で動作している第 ２の寄生トランジスタ３４に流れるキャリヤを阻止する。領域５０により阻止さ れた電流は、Ｉｏ□９、を転向することにより■８が更に増加することを阻止す る。先に図５に関して説明したように、領域５０により阻止された電流もまた主 トランジスタ２２のＶＣｌＳＡＴを増加するように応答し得るので、１．を緩和 するためこのような阻止された電流を使用することでＶＣＥＳＡＴをその最小値 に維持する。

図６に示される如きトランジスタ素子５２もまた、図８において６０で示される 如き演算増幅器の出力段における使用に特によく適している。演算増幅器に対す るこのような構造は当技術において周知である。この構造は、第１および第２の 入力をそれぞれのベースて受取る２つのＰＮＩ’トラン／スタ６２．６４を含む 。

それらのエミッタは電流ソースＩ＾に共通に接続されている。それらのコレクタ は、それぞれ第１および第２のＮＰＮトランジスタ６６．６８に接続されている 。

トランジスタ６８のコレクタは第３のＮＰＮトランノスタ７０のベースを駆動す る。トランジスタ７０のコレクタは、主トランジスタ２２のベースおよび電流ソ ースＩ６に接続されている。図８の増幅器の出力段は、図６において素子５２に より示される如きトランジスタを含んでいる。主トランジスタ２２のコレクタ２ ４は、演算増幅器６０の出力を提供する。第２の寄生トランジスタ３４における 第２のコレクタとして働く別の拡散領域５０（図６）もまた、回路素子５２の主 トランジスタ２２のベースにおいて電流ソース■、に接続されている。図８に示 される如き演算増幅器の出力トランジスタ５２のＶＣｔＳＡＴを最小化すること により、演算増幅器の振動進み、が最大化され、低い出力電圧がＧＮＤにできる だけ近づけられる。

飽和を感知し検出し制御するのに別の拡散領域５０を用いることは、本文に示し 述べたちの以外のタイプのトランジスタに対して応用することができる。例えば 、図６に示される如きＰ−タイプおよびＮ−タイプの領域は、ＰＮＰ　ｌ−ラン ンスクを得るためには反対にされる。相補型バイポーラ・プロセスにより作られ るもの以外の池のタイプのトランジスタもまた、本発明から利益を蒙ることがで きる。

本発明の実施例について述べたが、当業者には、上記のことが例示に過ぎず限定 するものでないことが明らかであろう。本発明の他の多くの実施例および変更例 は、請求の範囲およびその相等内容に記載される如き本発明の範囲内に該当する ものと考えられる。

ＦＩＧ７ ＦＩＧ、８ 補正書の翻訳文提出書 （特許法第１８４条の８） 平成　６年　９月７１り鴫

Claims (20)

【特許請求の範囲】
1. １．第１のタイプのドーパントの半導体基板と、前記基板上に形成された第２の タイプのドーパントの半導体層と、前記半導体層に形成されて該基板から電気的 に分離され、かつ第１のタイプのドーパントのエミッタと第２のタイプのドーパ ントのベースと第１のタイプのドーパントのコレクタとを持つ所望のバイポーラ ・トランジスタとを備え、前記ベースと前記コレクタと前記半導体層とが第１の 寄生素子を画成し、前記コレクタと前記半導体層と前記半導体基板とが第２の寄 生素子を画成し、前記第２の寄生素子がアクティブ状態になる時を検出する手段 を備える集積回路。
2. ２．前記検出手段が、 前記半導体層中に形成されて、前記基板から分離され、かつ該基板と前記コレク タとの間の電気的経路に配置された第１のタイプのドーパントの半導体領域を含 む請求の範囲第１項記載の集積回路。
3. ３．前記所望のバイポーラ・トランジスタのベースが駆動電流を受取り、かつ更 に前記検出手段に応答して前記ベースにより受取られる駆動電流を制御する手段 を含む請求の範囲第１項記載の集積回路。
4. ４．前記コレクタが前記半導体層上に形成され、かつ前記基板から分離され、前 記ベースが前記コレクタ中に形成されかつ前記半導体層から分離され、前記エミ ッタが前記ベース中に形成されかつ前記コレクタと半導体層と基板から分離され ている請求の範囲第１項記載の集積回路。
5. ５．前記検出手段が、前記半導体層中に形成され、前記基板およびコレクタから 分離され、かつ該基板とコレクタとの間の電気的経路に配置された第１のタイプ のドーパントの半導体領域を含む請求の範囲第４項記載の集積回路。
6. ６．前記半導体層が、前記基板上に形成された別の半導体材料を含み、該基板と 共に少なくとも２つの半導体層を持つ複合構造を形成するエピタキシャル層であ る請求の範囲第５項記載の集積回路。
7. ７．前記半導体層が、前記コレクタを前記基板から分離するウエルを含む請求の 範囲第６項記載の集積回路。
8. ８．前記半導体層中に形成されて前記トランジスタを集積回路における他の回路 素子から分離する、前記第１のタイプのドーパントの接合分離帯を更に備える請 求の範囲第４項記載の集積回路。
9. ９．前記検出手段が、前記半導体層中に形成されて前記接合分離帯およびコレク タから分離され、かつ該接合分離帯とコレクタとの間の電気的経路に配置された 第１のタイプのドーパントの半導体領域を含む請求の範囲第８項記載の集積回路 。
10. １０．前記所定のバイポーラ・トランジスタが、出力段を駆動する手段を含み、 更に前記検出手段を前記出力段を駆動する手段に接続する手段を含む演算増幅器 の出力段を形成する請求の範囲第１項記載の集積回路。
11. １１．第１のタイプのドーパントの半導体基板と、前記基板上に形成された第２ のタイプのドーパントの半導体層と、前記半導体層中に形成されて前記基板から 電気的に分離され、かつ前記第１のタイプのドーパントのエミッタと第２のタイ プのドーパントのベースと第１のタイプのドーパントのコレクタとを持つ所定の バイポーラ・トランジスタとを備え、前記ベースとコレクタと半導体層とが第１ の寄生素子を画成し、前記コレクタと半導体層と半導体基板とが、第２の寄生素 子を画成し、前記第２の寄生素子に流れる電流に応答して、前記所定のバイポー ラ・トランジスタのコレクターエミッタ電圧の増加を阻止する手段を備える集積 回路。
12. １２．前記阻止手段が、前記半導体層中に形成されて前記基板およびコレクタか ら分離され、かつ前記基板とコレクタとの間の電気的経路に配置された第１のタ イプのドーパントの半導体領域を含む請求の範囲第１１項記載の集積回路。
13. １３．前記所定のバイポーラ・トランジスタのベースが駆動電流を受取り、かつ 更に、前記阻止手段に応答して前記ベースにより受取られた駆動電流を制御する 手段を備える請求の範囲第１１項記載の集積回路。
14. １４．前記コレクタが前記半導体層上に形成されて前記基板から分離され、前記 ベースが、前記コレクタ中に形成されて前記基板における半導体層から分離され 、 前記エミッタが、前記ベース中に形成されて、前記コレクタと半導体層と基板と から分離される請求の範囲第１１項記載の集積回路。
15. １５．前記阻止手段が、前記半導体層中に形成されて前記基板およびコレクタか ら分離され、かつ前記基板とコレクタとの間の電気的経路に配置された第１のタ イプのドーパントの半導体領域を含む請求の範囲第１４項記載の集積回路。
16. １６．前記半導体層が、前記基板上に形成されて該基板と共に少なくとも２つの 半導体層を持つ複合構造を形成する別の半導体材料を含むエピタキシャル層であ る請求の範囲第１５項記載の集積回路。
17. １７．前記半導体層が前記基板からコレクタを分離するウエルを含む請求の範囲 第１６項記載の集積回路。
18. １８．前記半導体層中に形成されて前記トランジスタを集積回路における他の回 路素子から分離する、第１のタイプのドーパントの接合分離帯を更に備える請求 の範囲第１３項記載の集積回路。
19. １９．前記阻止手段が、前記半導体層中に形成されて前記接合分離帯およびコレ クタから分離され、かつ前記接合分離帯とコレクタとの間の電気的経路に配置さ れた第１のタイプのドーパントの半導体領域を含む請求の範囲第１８項記載の集 積回路。
20. ２０．前記所定のバイポーラ・トランジスタが、前記出力段を駆動する手段を含 み、かつ更に前記阻止手段を前記出力段を駆動する手段に接続する手段を含む演 算増幅器の出力段を形成する請求の範囲第１１項記載の集積回路。