JPH0611051B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0611051B2 JPH0611051B2 JP59124146A JP12414684A JPH0611051B2 JP H0611051 B2 JPH0611051 B2 JP H0611051B2 JP 59124146 A JP59124146 A JP 59124146A JP 12414684 A JP12414684 A JP 12414684A JP H0611051 B2 JPH0611051 B2 JP H0611051B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は半導体装置の製造方法に係り、特に、バイポ
ーラ形半導体集積回路装置（以下「ＢＩＰ・ＩＣ」とい
う。）におけるトランジスタの電極引出部の形成方法の
改良に関するものである。
ーラ形半導体集積回路装置（以下「ＢＩＰ・ＩＣ」とい
う。）におけるトランジスタの電極引出部の形成方法の
改良に関するものである。
［従来技術］ 一般に、ＢＩＰ・ＩＣにおけるトランジスタは、pn接合
分離，選択酸化技術を用いた酸化膜分離，または３重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってnpnトランジ
スタを形成する方法について述べる。もちろん、これ以
外の上記各種分離法を用いる場合、さらにはpnpトラン
ジスタについても適用できるものである。
分離，選択酸化技術を用いた酸化膜分離，または３重拡
散を用いる方法などによって電気的に独立した島内に形
成される。ここでは酸化膜分離法によってnpnトランジ
スタを形成する方法について述べる。もちろん、これ以
外の上記各種分離法を用いる場合、さらにはpnpトラン
ジスタについても適用できるものである。
第１図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のｐ形（ｐ
−形）シリコン基板１にコレクタ埋込み層となる高不純
物濃度のｎ形（ｎ＋形）層２を選択的に形成した後、そ
れらの上にｎ−形エピタキシャル層３を成長させる［第
１図（ａ）］。次に、下敷酸化膜１０１の上に形成した
窒化膜２０１をマスクとして選択酸化を施して厚い分離
酸化膜１０２を形成するが、このときこの分離酸化膜１
０２の下にはチャンネルカット用のｐ形層４が同時に形
成される［第１図（ｂ）］。次に、上述の選択酸化用の
マスクとして用いた窒化膜２０１を下敷酸化膜１０１と
ともに除去して、改めてイオン注入保護用の酸化膜１０
３を形成し、フォトレジスト膜（この段階でのフォトレ
ジスト膜は図示せず）をマスクとして、外部ベース層と
なるｐ＋形層５を、さらに、上記フォトレジスト膜を除
去し、改めてフォトレジスト膜３０１を形成し、これを
マスクとして活性ベース層となるｐ形層６をイオン注入
法によって形成する［第１図（ｃ）］。続いて、フォト
レジスト膜３０１を除去し、一般にホスシリケートガラ
ス（ＰＳＧ）からなるパッシベーション膜４０１を被着
させ、ベースイオン注入層５，６のアニールとＰＳＧ膜
４０１の焼き締めとを兼ねた熱処理を行なって、中間段
階の外部ベース層５１および活性ベース層６１とした
後、ＰＳＧ膜４０１に所要の開孔７０および８０を形成
して、イオン注入法によってエミッタ層となるべきｎ＋
形層７およびコレクタ電極取出層となるべきｎ＋形層８
を形成する［第１図（ｄ）］。その後、各イオン注入層
をアニールして、外部ベース層５２および活性ベース層
６２を完成させるとともにエミッタ層７１およびコレク
タ電極取出層８１を形成した後に、ベース電極取出用の
開孔５０を形成し、各開孔部５０，７０および８０に電
極の突抜け防止用の金属シリサイド［白金シリサイド
（Ｐｔ−Ｓｉ），パラジウムシリサイド（Ｐｄ−Ｓｉ）
など］膜５０１を形成した上で、アルミニウム（Ａｌ）
のような低抵抗金属によってベース電極配線９，エミッ
タ電極配線１０およびコレクタ電極配線１１を形成する
［第１図（ｅ）］。
における状態を示す断面図である。以下この図について
従来の方法を簡単に説明する。低不純物濃度のｐ形（ｐ
−形）シリコン基板１にコレクタ埋込み層となる高不純
物濃度のｎ形（ｎ＋形）層２を選択的に形成した後、そ
れらの上にｎ−形エピタキシャル層３を成長させる［第
１図（ａ）］。次に、下敷酸化膜１０１の上に形成した
窒化膜２０１をマスクとして選択酸化を施して厚い分離
酸化膜１０２を形成するが、このときこの分離酸化膜１
０２の下にはチャンネルカット用のｐ形層４が同時に形
成される［第１図（ｂ）］。次に、上述の選択酸化用の
マスクとして用いた窒化膜２０１を下敷酸化膜１０１と
ともに除去して、改めてイオン注入保護用の酸化膜１０
３を形成し、フォトレジスト膜（この段階でのフォトレ
ジスト膜は図示せず）をマスクとして、外部ベース層と
なるｐ＋形層５を、さらに、上記フォトレジスト膜を除
去し、改めてフォトレジスト膜３０１を形成し、これを
マスクとして活性ベース層となるｐ形層６をイオン注入
法によって形成する［第１図（ｃ）］。続いて、フォト
レジスト膜３０１を除去し、一般にホスシリケートガラ
ス（ＰＳＧ）からなるパッシベーション膜４０１を被着
させ、ベースイオン注入層５，６のアニールとＰＳＧ膜
４０１の焼き締めとを兼ねた熱処理を行なって、中間段
階の外部ベース層５１および活性ベース層６１とした
後、ＰＳＧ膜４０１に所要の開孔７０および８０を形成
して、イオン注入法によってエミッタ層となるべきｎ＋
形層７およびコレクタ電極取出層となるべきｎ＋形層８
を形成する［第１図（ｄ）］。その後、各イオン注入層
をアニールして、外部ベース層５２および活性ベース層
６２を完成させるとともにエミッタ層７１およびコレク
タ電極取出層８１を形成した後に、ベース電極取出用の
開孔５０を形成し、各開孔部５０，７０および８０に電
極の突抜け防止用の金属シリサイド［白金シリサイド
（Ｐｔ−Ｓｉ），パラジウムシリサイド（Ｐｄ−Ｓｉ）
など］膜５０１を形成した上で、アルミニウム（Ａｌ）
のような低抵抗金属によってベース電極配線９，エミッ
タ電極配線１０およびコレクタ電極配線１１を形成する
［第１図（ｅ）］。
第２図はこの従来方法で製造されたトランジスタの平面
パターン図である。第２図（ａ）は第１図（ｅ）に相当
するシングル・ベース構造で、第２図（ｂ）はダブル・
ベース構造となっている。ところで、トランジスタの周
波数特性はベース・コレクタ容量およびベース抵抗など
に依存し、周波数特性の向上にはこれらを小さくする必
要がある。上記構造では、ベース抵抗を低下するために
ｐ＋形外部ベース層５２を設けたのであるが、これはベ
ース・コレクタ容量の増大を招くという欠点がある。ま
た、ベース抵抗はエミッタ層７１とベース電極取出開孔
５０との距離Ｄ１にも依存し、従来のものではベース電
極配線９とエミッタ電極配線１０との間隔と各電極配線
９，１０の各開孔５０，７０からのはみ出し分との合計
距離となっており、フォトエッチングの精度を向上して
電極配線間隔を小さくしても、上記はみ出し分はどうし
ても残る。さらに、よく知られているように、ベース抵
抗を低減するために、第２図（ｂ）に示すようなダブル
・ベース構造とすることがある。このとき、第２図
（ａ）のエミッタ長Ｌ１に比べ第２図（ｂ）のエミッタ
長Ｌ２は、高電流・高周波動作ではエミッタのベース電
極に対向したエッジ部しか動かないと考えられるで少し
小さくてよい。しかし、それでもダブル・ベース構造に
するとベース面積が大幅に増大する。さらに、ベース配
線領域も増大する。
パターン図である。第２図（ａ）は第１図（ｅ）に相当
するシングル・ベース構造で、第２図（ｂ）はダブル・
ベース構造となっている。ところで、トランジスタの周
波数特性はベース・コレクタ容量およびベース抵抗など
に依存し、周波数特性の向上にはこれらを小さくする必
要がある。上記構造では、ベース抵抗を低下するために
ｐ＋形外部ベース層５２を設けたのであるが、これはベ
ース・コレクタ容量の増大を招くという欠点がある。ま
た、ベース抵抗はエミッタ層７１とベース電極取出開孔
５０との距離Ｄ１にも依存し、従来のものではベース電
極配線９とエミッタ電極配線１０との間隔と各電極配線
９，１０の各開孔５０，７０からのはみ出し分との合計
距離となっており、フォトエッチングの精度を向上して
電極配線間隔を小さくしても、上記はみ出し分はどうし
ても残る。さらに、よく知られているように、ベース抵
抗を低減するために、第２図（ｂ）に示すようなダブル
・ベース構造とすることがある。このとき、第２図
（ａ）のエミッタ長Ｌ１に比べ第２図（ｂ）のエミッタ
長Ｌ２は、高電流・高周波動作ではエミッタのベース電
極に対向したエッジ部しか動かないと考えられるで少し
小さくてよい。しかし、それでもダブル・ベース構造に
するとベース面積が大幅に増大する。さらに、ベース配
線領域も増大する。
［発明の概要］ この発明は以上のような点に鑑みてなされたもので、ベ
ース電極をポリシリコン膜と金属シリサイド膜との重量
層を介して活性ベース領域から直接取出すようにするこ
とと、エミッタ電極の一部をポリシリコン膜で形成して
このポリシリコン膜をマスクとして上記ベースの金属シ
リサイド膜形成のためのコンタクト開けを行なうことに
よって、エミッタ層とベース電極開孔との距離の中に両
電極配線の各開孔からのはみ出し分を組み入れる必要が
なく、上記距離を短縮でき、しかも高不純物濃度の外部
ベース層を用いずにベース・コレクタ容量の増大の生じ
ない、さらに、ダブル・ベース構造としてもベース面積
の増大を小さくしてベース・コレクタ容量の増大を生じ
ない半導体装置の製造方法を提供することを目的として
いる。
ース電極をポリシリコン膜と金属シリサイド膜との重量
層を介して活性ベース領域から直接取出すようにするこ
とと、エミッタ電極の一部をポリシリコン膜で形成して
このポリシリコン膜をマスクとして上記ベースの金属シ
リサイド膜形成のためのコンタクト開けを行なうことに
よって、エミッタ層とベース電極開孔との距離の中に両
電極配線の各開孔からのはみ出し分を組み入れる必要が
なく、上記距離を短縮でき、しかも高不純物濃度の外部
ベース層を用いずにベース・コレクタ容量の増大の生じ
ない、さらに、ダブル・ベース構造としてもベース面積
の増大を小さくしてベース・コレクタ容量の増大を生じ
ない半導体装置の製造方法を提供することを目的として
いる。
［発明の実施例］ 第３図（ａ）〜（ｇ）はこの発明の一実施例による製造
方法の主要工程段階における状態を示す断面図で、第１
図の従来例と同等部分は同一符号で示す。まず、第１図
（ｂ）に示す状態までは従来と同様に、ｐ−形シリコン
基板１にｎ＋形コレクタ埋込み層２，ｎ−形エピタキシ
ャル層３，チャンネルカット用ｐ形層４および分離用酸
化膜１０２を形成した後、第１図（ｂ）における窒化膜
２０１および下敷酸化膜１０１を除去し、改めてイオン
注入保護用の酸化膜１０３を形成し、図示しないフォト
レジストマスクを介して活性ベース層となるｐ形層６を
イオン注入法によって形成し、ベース電極開孔となるべ
き領域近傍の上記酸化膜１０３を除去し、その除去部分
を含めて全上面にポリシリコン膜６０１を被着させる
［第３図（ａ）］。次に、ポリシリコン膜６０１の表面
にｐ形不純物を全面に導入してから、シンタリングを行
なうことによってｐ形層６を中間段階の活性ベース領域
６１とした後、ポリシリコン膜６０１を選択エッチング
除去し、改めて酸化を行なって酸化膜１０３があった位
置に酸化膜１０５，残されたポリシリコン膜６０１の上
に酸化膜１０６を形成し、さらに全上面にＰＳＧ膜４０
１を形成する［第３図（ｂ）］。次に、フォトレジスト
マスク（図示せず）を用いた選択エッチングによって、
エミッタ層およびコレクタ電極取出層となるべき領域の
酸化膜１０５およびＰＳＧ膜４０１を除去し、ポリシリ
コン膜６０２を被着させて、このポリシリコン膜にｎ形
不純物を高濃度にイオン注入した後ドライブを行ない該
ポリシリコン膜から拡散させてエミッタ層となるべきｎ
＋形層７１およびコレクタ電極取出層となるべきｎ＋形
層８１を形成する［第３図（ｃ）］。次に、上記拡散源
となったポリシリコン膜部分６０２，６０３のみを残す
ように選択エッチングした後、レジスト膜３０２をマス
クとしてベース・コンタクトの窓開けを行なう［第３図
（ｄ）］。このとき、レジスト膜３０２は上記エミッタ
層形成のポリシリコン膜６０２の内部になるようにし
て、上記ポリシリコン膜を一部マスクとしてベース・コ
ンタクトとそれに続くポリシリコン膜６０１上の酸化膜
１０６，ＰＳＧ膜４０１をエッチング除去している。低
温（８００℃〜９００℃程度）での酸化を行なってｎ＋
層のポリシリコン膜６０２，６０３上に厚い酸化膜１０
８を、またｐ層のシリコン基板６２とｐ＋層のポリシリ
コン膜上に薄い酸化膜１０７を形成する［第３図
（ｅ）］。これはよく知られたように、ｎ＋不純物の燐
や砒素が高濃度に入ったシリコンおよびポリシリコンで
は低温ほど増速酸化が行なわれることを使用している。
次に、酸化膜１０７のみをウォッシュアウトしてＰｔ，
Ｐｄ，Ｔｉ，Ｗ，Ｍｏなどのシリコンおよびポリシリコ
ン膜との間に金属シリサイドを形成する金属層（図示せ
ず）を全上面に蒸着またはスパッタリングによって形成
した後、シンタリングを行なって金属シリサイド膜５０
１，５０２をシリコン基板の露出面およびポリシリコン
膜６０１表面の上に形成してから金属シリサイド膜を残
して金属層を王水などでエッチング除去する［第３図
（ｆ）］。次に、パッシベーション用窒化膜２０２（酸
化膜でもよい）を被着させた後にこの窒化膜２０２およ
び酸化膜１０８に選択エッチングを施してベース電極用
コンタクト孔５０，エミッタ電極用コンタクト孔７０お
よびコレクタ電極用コンタクト孔８０を形成した後、た
とえばＡｌなどの抵抵抗金属によってベース電極配線
９，エミッタ電極配線１０およびコレクタ電極配線１１
をそれぞれ形成する［第３図（ｇ）］。
方法の主要工程段階における状態を示す断面図で、第１
図の従来例と同等部分は同一符号で示す。まず、第１図
（ｂ）に示す状態までは従来と同様に、ｐ−形シリコン
基板１にｎ＋形コレクタ埋込み層２，ｎ−形エピタキシ
ャル層３，チャンネルカット用ｐ形層４および分離用酸
化膜１０２を形成した後、第１図（ｂ）における窒化膜
２０１および下敷酸化膜１０１を除去し、改めてイオン
注入保護用の酸化膜１０３を形成し、図示しないフォト
レジストマスクを介して活性ベース層となるｐ形層６を
イオン注入法によって形成し、ベース電極開孔となるべ
き領域近傍の上記酸化膜１０３を除去し、その除去部分
を含めて全上面にポリシリコン膜６０１を被着させる
［第３図（ａ）］。次に、ポリシリコン膜６０１の表面
にｐ形不純物を全面に導入してから、シンタリングを行
なうことによってｐ形層６を中間段階の活性ベース領域
６１とした後、ポリシリコン膜６０１を選択エッチング
除去し、改めて酸化を行なって酸化膜１０３があった位
置に酸化膜１０５，残されたポリシリコン膜６０１の上
に酸化膜１０６を形成し、さらに全上面にＰＳＧ膜４０
１を形成する［第３図（ｂ）］。次に、フォトレジスト
マスク（図示せず）を用いた選択エッチングによって、
エミッタ層およびコレクタ電極取出層となるべき領域の
酸化膜１０５およびＰＳＧ膜４０１を除去し、ポリシリ
コン膜６０２を被着させて、このポリシリコン膜にｎ形
不純物を高濃度にイオン注入した後ドライブを行ない該
ポリシリコン膜から拡散させてエミッタ層となるべきｎ
＋形層７１およびコレクタ電極取出層となるべきｎ＋形
層８１を形成する［第３図（ｃ）］。次に、上記拡散源
となったポリシリコン膜部分６０２，６０３のみを残す
ように選択エッチングした後、レジスト膜３０２をマス
クとしてベース・コンタクトの窓開けを行なう［第３図
（ｄ）］。このとき、レジスト膜３０２は上記エミッタ
層形成のポリシリコン膜６０２の内部になるようにし
て、上記ポリシリコン膜を一部マスクとしてベース・コ
ンタクトとそれに続くポリシリコン膜６０１上の酸化膜
１０６，ＰＳＧ膜４０１をエッチング除去している。低
温（８００℃〜９００℃程度）での酸化を行なってｎ＋
層のポリシリコン膜６０２，６０３上に厚い酸化膜１０
８を、またｐ層のシリコン基板６２とｐ＋層のポリシリ
コン膜上に薄い酸化膜１０７を形成する［第３図
（ｅ）］。これはよく知られたように、ｎ＋不純物の燐
や砒素が高濃度に入ったシリコンおよびポリシリコンで
は低温ほど増速酸化が行なわれることを使用している。
次に、酸化膜１０７のみをウォッシュアウトしてＰｔ，
Ｐｄ，Ｔｉ，Ｗ，Ｍｏなどのシリコンおよびポリシリコ
ン膜との間に金属シリサイドを形成する金属層（図示せ
ず）を全上面に蒸着またはスパッタリングによって形成
した後、シンタリングを行なって金属シリサイド膜５０
１，５０２をシリコン基板の露出面およびポリシリコン
膜６０１表面の上に形成してから金属シリサイド膜を残
して金属層を王水などでエッチング除去する［第３図
（ｆ）］。次に、パッシベーション用窒化膜２０２（酸
化膜でもよい）を被着させた後にこの窒化膜２０２およ
び酸化膜１０８に選択エッチングを施してベース電極用
コンタクト孔５０，エミッタ電極用コンタクト孔７０お
よびコレクタ電極用コンタクト孔８０を形成した後、た
とえばＡｌなどの抵抵抗金属によってベース電極配線
９，エミッタ電極配線１０およびコレクタ電極配線１１
をそれぞれ形成する［第３図（ｇ）］。
さらに、別の一実施例としてベース電極の一部となるポ
リシリコン膜６０１の形成に際して、第４図に示すよう
に、第３図（ａ）での酸化膜１０３のエッチングを過剰
に行なうことでシリコン島３の側壁にポリシリコン膜６
０１が接するようになり、第３図（ｇ）中のポリシリコ
ン膜６０１のベース層６２との接面９０が小さくてよく
ベース面積の縮小が行なえる。酸化膜のエッチングはポ
リシリコン膜６０１からの拡散層６３がベース層６２の
深さと同程度となることが耐圧の関係から最もよい。ま
たポリシリコン膜６０１の形成をベース層６２の形成前
に行なってベース層の深さの制御と結晶欠陥防止の向上
を行なうことができる。
リシリコン膜６０１の形成に際して、第４図に示すよう
に、第３図（ａ）での酸化膜１０３のエッチングを過剰
に行なうことでシリコン島３の側壁にポリシリコン膜６
０１が接するようになり、第３図（ｇ）中のポリシリコ
ン膜６０１のベース層６２との接面９０が小さくてよく
ベース面積の縮小が行なえる。酸化膜のエッチングはポ
リシリコン膜６０１からの拡散層６３がベース層６２の
深さと同程度となることが耐圧の関係から最もよい。ま
たポリシリコン膜６０１の形成をベース層６２の形成前
に行なってベース層の深さの制御と結晶欠陥防止の向上
を行なうことができる。
第５図（ａ）はこのようにして製造された従来法の第２
図に対応するトランジスタの平面パターン図で、図に示
すように、エミッタ層７１とベース電極９につながって
いるポリシリコン膜６０１および金属シリサイド膜５０
１との距離Ｄ２は拡散のための窓開け部（７１に相当）
と拡散源となるポリシリコン膜６０２との重ね合わせ部
分で決まるので、従来の第２図に示した距離Ｄ１に比し
て小さくできる。ベース抵抗はその分だけ小さくなるの
みでなく、従来のｐ＋形外部ベース層５２（数１０Ω／
□〜１００Ω／□）の代わりに低非抵抗の金属シリサイ
ド膜５０１（数Ω／□〜数１０Ω／□）を用いたので小
さくなる。さらに、ｐ＋形外部ベース層５２を用いず、
ベース層６２自体若干小さくなっているので、ベース・
コレクタ容量も小さくなり、トランジスタの周波数特性
は改良される。しかしながら、第６図（ａ）で示すよう
に、ベース電極となるポリシリコン膜６０１は分離エッ
ジに合わせ（図中矢印Ａ）、エミッタ・コンタクトも分
離エッジに合わせ（図中矢印Ｂ）で、エミッタのポリシ
リコン膜６０２はコンタクトに合わせ（図中矢印Ｃ）る
ために、ポリシリコン膜間隔Ｄ（第５図（ａ）のＤ２−
Ｃ）は写真製版の重ね合わせ精度によって決まり、最悪
の第６図（ｂ），（ｃ）の場合のようにポリシリコン膜
間隔ＤがＯから正常なときの３倍にも大きく変化する。
そこで、第５図（ｂ）のようにダブル構造とすることに
よって、第７図のように写真製版が最悪になってもベー
ス電極−エミッタ拡散の距離Ｄ２は設計通りとなる。さ
らに、従来のダブル・ベース構造と異なって、第５図
（ｂ）に示すように両側のベース電極となるポリシリコ
ン膜を分離上にわたって形成してベース面積を縮小した
ので、コレクタ電極６０１はベース・エミッタに対向し
た位置に形成されている。なお、両側のベース電極のポ
リシリコン膜をＡｌ配線で接続したが、シリサイドで低
抵抗にされたポリシリコン膜で直接接続してからＡｌ電
極配線をしてももちろん同様の性能が得られる。
図に対応するトランジスタの平面パターン図で、図に示
すように、エミッタ層７１とベース電極９につながって
いるポリシリコン膜６０１および金属シリサイド膜５０
１との距離Ｄ２は拡散のための窓開け部（７１に相当）
と拡散源となるポリシリコン膜６０２との重ね合わせ部
分で決まるので、従来の第２図に示した距離Ｄ１に比し
て小さくできる。ベース抵抗はその分だけ小さくなるの
みでなく、従来のｐ＋形外部ベース層５２（数１０Ω／
□〜１００Ω／□）の代わりに低非抵抗の金属シリサイ
ド膜５０１（数Ω／□〜数１０Ω／□）を用いたので小
さくなる。さらに、ｐ＋形外部ベース層５２を用いず、
ベース層６２自体若干小さくなっているので、ベース・
コレクタ容量も小さくなり、トランジスタの周波数特性
は改良される。しかしながら、第６図（ａ）で示すよう
に、ベース電極となるポリシリコン膜６０１は分離エッ
ジに合わせ（図中矢印Ａ）、エミッタ・コンタクトも分
離エッジに合わせ（図中矢印Ｂ）で、エミッタのポリシ
リコン膜６０２はコンタクトに合わせ（図中矢印Ｃ）る
ために、ポリシリコン膜間隔Ｄ（第５図（ａ）のＤ２−
Ｃ）は写真製版の重ね合わせ精度によって決まり、最悪
の第６図（ｂ），（ｃ）の場合のようにポリシリコン膜
間隔ＤがＯから正常なときの３倍にも大きく変化する。
そこで、第５図（ｂ）のようにダブル構造とすることに
よって、第７図のように写真製版が最悪になってもベー
ス電極−エミッタ拡散の距離Ｄ２は設計通りとなる。さ
らに、従来のダブル・ベース構造と異なって、第５図
（ｂ）に示すように両側のベース電極となるポリシリコ
ン膜を分離上にわたって形成してベース面積を縮小した
ので、コレクタ電極６０１はベース・エミッタに対向し
た位置に形成されている。なお、両側のベース電極のポ
リシリコン膜をＡｌ配線で接続したが、シリサイドで低
抵抗にされたポリシリコン膜で直接接続してからＡｌ電
極配線をしてももちろん同様の性能が得られる。
［発明の効果］ 以上説明したように、この発明のよれば、エミッタの両
側にベース電極をポリシリコン膜と金属シリサイド膜と
の二重層で引出ベース層に隣接する分離酸化膜上に形成
し、エミッタ電極の一部をポリシリコン膜で形成してこ
のポリシリコン膜をマスクとして上記ベースの金属シリ
サイド膜形成のためのベース・コンタクト開けを行なっ
たので、ベース電極取出領域とエミッタ層との距離を小
さくしベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレクタ間容
量を小さくでき、周波数特性の良好なトランジスタが得
られるなどの効果がある。
側にベース電極をポリシリコン膜と金属シリサイド膜と
の二重層で引出ベース層に隣接する分離酸化膜上に形成
し、エミッタ電極の一部をポリシリコン膜で形成してこ
のポリシリコン膜をマスクとして上記ベースの金属シリ
サイド膜形成のためのベース・コンタクト開けを行なっ
たので、ベース電極取出領域とエミッタ層との距離を小
さくしベース抵抗を小さくできる。また、高不純物濃度
の外部ベース層を設けないので、ベース・コレクタ間容
量を小さくでき、周波数特性の良好なトランジスタが得
られるなどの効果がある。
第１図（ａ）〜（ｅ）は従来の製造方法の主要工程段階
における状態を示す断面図、第２図は従来方法で製造さ
れたトランジスタの平面パターン図、第３図（ａ）〜
（ｇ）は本発明の一実施例になる製造方法の主要工程段
階における状態を示す断面図、第４図は本発明の別の実
施例になる製造方法の主要工程での断面図、第５図はこ
の実施例の方法で製造されたトランジスタの平面パター
ン図、第６図および第７図は写真製版の重ね合わせ精度
によるＤ２の変動を示す断面図である。 図において、１はｐ−形シリコン基板、３はｎ−形エピ
タキシャル層（第１伝導形層）、６，６１，６２はベー
ス層、７，７１はエミッタ層、８，８１はコレクタ電極
取出層、９はベース電極、１０はエミッタ電極、１１は
コレクタ電極、１０２は分離酸化膜、１０１，１０５，
１０６，１０７，１０８はシリコン酸化膜、２０１，２
０２は窒化膜、３０２はレジスト膜、４０１はＰＳＧ膜
（絶縁膜）、６００，６０１，６０２はシリコン膜、５
００，５０１は金属シリサイド膜である。
における状態を示す断面図、第２図は従来方法で製造さ
れたトランジスタの平面パターン図、第３図（ａ）〜
（ｇ）は本発明の一実施例になる製造方法の主要工程段
階における状態を示す断面図、第４図は本発明の別の実
施例になる製造方法の主要工程での断面図、第５図はこ
の実施例の方法で製造されたトランジスタの平面パター
ン図、第６図および第７図は写真製版の重ね合わせ精度
によるＤ２の変動を示す断面図である。 図において、１はｐ−形シリコン基板、３はｎ−形エピ
タキシャル層（第１伝導形層）、６，６１，６２はベー
ス層、７，７１はエミッタ層、８，８１はコレクタ電極
取出層、９はベース電極、１０はエミッタ電極、１１は
コレクタ電極、１０２は分離酸化膜、１０１，１０５，
１０６，１０７，１０８はシリコン酸化膜、２０１，２
０２は窒化膜、３０２はレジスト膜、４０１はＰＳＧ膜
（絶縁膜）、６００，６０１，６０２はシリコン膜、５
００，５０１は金属シリサイド膜である。
Claims (2)
- 【請求項１】半導体基板の表面部に分離領域に囲まれコ
レクタ領域を構成すべき第１伝導形層を形成する第１の
工程、この第１伝導形層の表面部の一部に第２伝導形の
ベース層を形成する第２の工程、上記ベース層上のエミ
ッタ層が形成される部分の両側の一部からこれに接する
上記分離領域の上にわたってシリコン膜を形成する第３
の工程、上記ベース層上を含む上記第１伝導形層の表面
上および上記シリコン膜の上にシリコン酸化膜を形成す
る第４の工程、上記シリコン酸化膜に選択エッチングを
施してコレクタ電極取出層を形成すべき部分およびエミ
ッタ層を形成すべき部分の上の上記シリコン酸化膜を除
去する第５の工程、この工程後シリコン膜を形成し第１
伝導形の不純物を高濃度に導入した後、アニーリングを
施して上記コレクタ電極取出層を形成すべき部分および
上記エミッタ層を形成すべき部分に第１伝導形の不純物
をシリコン膜から基板ベース層内に拡散させてエミッタ
層およびコレクタ電極取出層を形成する第６の工程、上
記シリコン膜がエミッタ層およびコレクタ電極取出層を
覆い隠す部分を除いて選択的に上記シリコン膜を除去す
る第７の工程、上記シリコン膜の一部を含めて選択的に
上記ベース層上およびシリコン層上の酸化膜を除去する
第８の工程を含み、それによって上記エミッタ層に接続
されたシリコン膜は、上記ベース層の上に所定の部分ま
で、間に絶縁膜をはさんで延在し、上記エミッタ層に接
続されたシリコン膜をマスクとして上記基板ベース層内
にベース電極形成部が形成され、第１伝導形の不純物が
高濃度に導入された少なくともエミッタ層上のシリコン
膜上に厚い酸化膜および第８の工程で露にされたベース
電極形成部上に薄い酸化膜を比較的低温で酸化すること
によって形成する第９の工程、第９の工程で形成された
ベース電極形形成部上の薄い酸化膜のウォッシュアウト
する第１０の工程、上記ベース電極取出領域および上記
ベース層上のシリコン膜の上に金属シリサイド膜を形成
する第１１の工程、ならびに上記分離領域の上および上
記分離領域で囲まれ上記各工程を経た領域上に保護膜を
形成しそれぞれこの保護膜に設けた開口を通して上記シ
リコン膜上一にベース電極、エミッタ層上位置にエミッ
タ電極およびコレクタ電極取出層上位置にコレクタ電極
を形成する第１２の工程を備えたことを特徴とする、半
導体装置の製造方法。 - 【請求項２】シリコン膜に多結晶シリコン膜を用い、第
３の工程では、多結晶シリコン膜を全上面に形成し、第
２伝導形の不純物を導入後パターンを施してベース層上
の一部からこれに接する分離領域の上にわたって残すこ
とを特徴とする請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124146A JPH0611051B2 (ja) | 1984-06-14 | 1984-06-14 | 半導体装置の製造方法 |
| US06/698,523 US4665424A (en) | 1984-03-30 | 1985-02-05 | Semiconductor device |
| GB08508243A GB2157079B (en) | 1984-03-30 | 1985-03-29 | Electrode arrangement for semiconductor devices |
| US06/940,607 US4709469A (en) | 1984-03-30 | 1986-12-11 | Method of making a bipolar transistor with polycrystalline contacts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124146A JPH0611051B2 (ja) | 1984-06-14 | 1984-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612363A JPS612363A (ja) | 1986-01-08 |
| JPH0611051B2 true JPH0611051B2 (ja) | 1994-02-09 |
Family
ID=14878068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124146A Expired - Lifetime JPH0611051B2 (ja) | 1984-03-30 | 1984-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611051B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611049B2 (ja) * | 1987-03-24 | 1994-02-09 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663821A (en) * | 1979-10-31 | 1981-05-30 | Toko Inc | Manufacture of zinc oxide film |
| JPS58176970A (ja) * | 1982-04-09 | 1983-10-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5928377A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS5928378A (ja) * | 1982-08-09 | 1984-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-14 JP JP59124146A patent/JPH0611051B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS612363A (ja) | 1986-01-08 |
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