JPH06104390A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06104390A JPH06104390A JP25164592A JP25164592A JPH06104390A JP H06104390 A JPH06104390 A JP H06104390A JP 25164592 A JP25164592 A JP 25164592A JP 25164592 A JP25164592 A JP 25164592A JP H06104390 A JPH06104390 A JP H06104390A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- region
- polycrystalline semiconductor
- forming
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 安定した特性のバイポーラトランジスタを形
成する。 【構成】 エミッタ領域４０上に整合して形成するエミ
ッタ不純物を含有する多結晶半導体層よりなるエミッタ
電極３３上に絶縁層を介して他の回路素子を構成するに
用いられる他の多結晶半導体層３４を形成して、これを
通じてエミッタ電極取り出しの金属電極配線層の開口３
６Ｗ1 を形成する。
成する。 【構成】 エミッタ領域４０上に整合して形成するエミ
ッタ不純物を含有する多結晶半導体層よりなるエミッタ
電極３３上に絶縁層を介して他の回路素子を構成するに
用いられる他の多結晶半導体層３４を形成して、これを
通じてエミッタ電極取り出しの金属電極配線層の開口３
６Ｗ1 を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に共通の半導体基板に、エミッタ領域の直上にポ
リシリコンすなわち多結晶半導体層よりなるエミッタ電
極が形成されてなるバイポーラトランジスタが、他の回
路素子例えば絶縁ゲート型電界効果トランジスタ（ＭＯ
Ｓ）と共に形成されてなるいわゆるバイポーラトランジ
スタＭＯＳ、あるいは（Ｂｉ−ＭＯＳ）、バイポーラト
ランジスタＣ−ＭＯＳ（Ｂｉ−ＣＭＯＳ）、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）等の半
導体集積回路（ＩＣ）等の半導体装置を得る場合に適用
して好適な半導体装置の製造方法に係わる。
法、特に共通の半導体基板に、エミッタ領域の直上にポ
リシリコンすなわち多結晶半導体層よりなるエミッタ電
極が形成されてなるバイポーラトランジスタが、他の回
路素子例えば絶縁ゲート型電界効果トランジスタ（ＭＯ
Ｓ）と共に形成されてなるいわゆるバイポーラトランジ
スタＭＯＳ、あるいは（Ｂｉ−ＭＯＳ）、バイポーラト
ランジスタＣ−ＭＯＳ（Ｂｉ−ＣＭＯＳ）、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）等の半
導体集積回路（ＩＣ）等の半導体装置を得る場合に適用
して好適な半導体装置の製造方法に係わる。
【０００２】
【従来の技術】共通の半導体基板にバイポーラトランジ
スタあるいは他の回路素子のＭＯＳ等を形成する例えば
Ｂｉ−ＭＯＳ、Ｂｉ−ＣＭＯＳ、ＳＲＡＭ等において、
その小型高密度化に伴ってバイポーラトランジスタのエ
ミッタ電極パターンの縮小化、あるいは大電流及び低寄
生容量化をはかってエミッタ接合面積を小さくかつペリ
フェリ長を大とするためにエミッタ領域を幅狭長形のパ
ターンとする場合等において、その幅狭のエミッタに対
してエミッタ電極を整合性よく形成する必要性等からポ
リシリコン層、すなわち多結晶半導体層よりなるエミッ
タ電極を真性ベース領域上のエミッタを形成するべき位
置に選択的に形成してこのエミッタ電極中の不純物を真
性ベース領域上に拡散してエミッタ領域を形成すると共
にエミッタ領域をエミッタ電極と自己整合させて形成す
るという方法が採られる。
スタあるいは他の回路素子のＭＯＳ等を形成する例えば
Ｂｉ−ＭＯＳ、Ｂｉ−ＣＭＯＳ、ＳＲＡＭ等において、
その小型高密度化に伴ってバイポーラトランジスタのエ
ミッタ電極パターンの縮小化、あるいは大電流及び低寄
生容量化をはかってエミッタ接合面積を小さくかつペリ
フェリ長を大とするためにエミッタ領域を幅狭長形のパ
ターンとする場合等において、その幅狭のエミッタに対
してエミッタ電極を整合性よく形成する必要性等からポ
リシリコン層、すなわち多結晶半導体層よりなるエミッ
タ電極を真性ベース領域上のエミッタを形成するべき位
置に選択的に形成してこのエミッタ電極中の不純物を真
性ベース領域上に拡散してエミッタ領域を形成すると共
にエミッタ領域をエミッタ電極と自己整合させて形成す
るという方法が採られる。
【０００３】例えばその一例を図６を参照して説明する
に、図６Ａに示すように例えば共通のシリコン半導体基
板１のバイポーラトランジスタの形成部に、半導体基板
１の一部からなるコレクタ領域２が形成され、これの上
にベース領域３が選択的に形成される。
に、図６Ａに示すように例えば共通のシリコン半導体基
板１のバイポーラトランジスタの形成部に、半導体基板
１の一部からなるコレクタ領域２が形成され、これの上
にベース領域３が選択的に形成される。
【０００４】一方、ＭＯＳの形成部には半導体基板１に
ソースないしはドレイン領域（以下ソース／ドレイン領
域という）４が選択的に不純物導入によって形成され
る。
ソースないしはドレイン領域（以下ソース／ドレイン領
域という）４が選択的に不純物導入によって形成され
る。
【０００５】５は、半導体基板１上に形成され、各回路
素子例えばバイポーラトランジスタ及びＭＯＳ間を分離
する厚い熱酸化による厚い絶縁層いわゆるＬＯＣＯＳで
ある。
素子例えばバイポーラトランジスタ及びＭＯＳ間を分離
する厚い熱酸化による厚い絶縁層いわゆるＬＯＣＯＳで
ある。
【０００６】また、絶縁層５によって囲まれた各回路素
子の形成部、すなわちこの図においてはバイポーラトラ
ンジスタ及びＭＯＳ形成部表面には、比較的薄いＳｉＯ
2 等の熱酸化等によって形成される絶縁層６が形成さ
れ、これを通じて例えばイオン注入等によってソース／
ドレイン領域４あるいはベース領域３が形成される。
子の形成部、すなわちこの図においてはバイポーラトラ
ンジスタ及びＭＯＳ形成部表面には、比較的薄いＳｉＯ
2 等の熱酸化等によって形成される絶縁層６が形成さ
れ、これを通じて例えばイオン注入等によってソース／
ドレイン領域４あるいはベース領域３が形成される。
【０００７】そして、バイポーラトランジスタの形成部
においてそのベース領域３のエミッタ領域直下となる真
性ベース領域３Ｓ上の絶縁層６に、エミッタ開口６Ｗが
穿設され、これを通じて真性ベース領域３Ｓ上に接する
ように不純物を含む多結晶シリコン、すなわち多結晶半
導体層よりなりこれが所定のパターンに形成されたエミ
ッタ電極７が形成される。
においてそのベース領域３のエミッタ領域直下となる真
性ベース領域３Ｓ上の絶縁層６に、エミッタ開口６Ｗが
穿設され、これを通じて真性ベース領域３Ｓ上に接する
ように不純物を含む多結晶シリコン、すなわち多結晶半
導体層よりなりこれが所定のパターンに形成されたエミ
ッタ電極７が形成される。
【０００８】各バイポーラトランジスタ及びＭＯＳの形
成部上にはそれぞれこれら素子を有する集積回路例えば
Ｂｉ−ＭＯＳ、あるいはＢｉ−ＣＭＯＳ、Ｓ−ＲＡＭ等
におけるその構造に応じてそれぞれ例えばＣＶＤ（化学
的気相成長方法）による層間絶縁層、あるいは表面絶縁
層、または薄膜トランジスタ形成のための多結晶シリコ
ン、すなわち多結晶半導体層等の各材料層８が各部にお
いて異なる種類の異なる層数をもって形成される。
成部上にはそれぞれこれら素子を有する集積回路例えば
Ｂｉ−ＭＯＳ、あるいはＢｉ−ＣＭＯＳ、Ｓ−ＲＡＭ等
におけるその構造に応じてそれぞれ例えばＣＶＤ（化学
的気相成長方法）による層間絶縁層、あるいは表面絶縁
層、または薄膜トランジスタ形成のための多結晶シリコ
ン、すなわち多結晶半導体層等の各材料層８が各部にお
いて異なる種類の異なる層数をもって形成される。
【０００９】そして、図６Ｂに示すように、エミッタ電
極７上と例えばソース／ドレイン領域４とに対して、こ
れの上に形成された材料層８、さらにソース／ドレイン
領域４においては絶縁層６に対してコンタクト開口９Ｗ
1 及び９Ｗ2 を、フォトリソグラフィによる選択的エッ
チング例えば異方性ＲＩＥ（反応性イオンエッチング）
等によって形成する。
極７上と例えばソース／ドレイン領域４とに対して、こ
れの上に形成された材料層８、さらにソース／ドレイン
領域４においては絶縁層６に対してコンタクト開口９Ｗ
1 及び９Ｗ2 を、フォトリソグラフィによる選択的エッ
チング例えば異方性ＲＩＥ（反応性イオンエッチング）
等によって形成する。
【００１０】図６Ｃに示すように各開口９Ｗ1 及び９Ｗ
2 を通じてエミッタ電極７及びソース／ドレイン領域４
上にオーミックに金属例えばＡｌよりなる電極ないしは
配線（本明細書では、金属電極配線という）１０を金属
の全面蒸着あるいはスパッタと、その後のフォトリソグ
ラフィによるパターニングによってそれぞれ同時に形成
する。
2 を通じてエミッタ電極７及びソース／ドレイン領域４
上にオーミックに金属例えばＡｌよりなる電極ないしは
配線（本明細書では、金属電極配線という）１０を金属
の全面蒸着あるいはスパッタと、その後のフォトリソグ
ラフィによるパターニングによってそれぞれ同時に形成
する。
【００１１】この場合、開口９Ｗ1 及び９Ｗ2 は、それ
ぞれ金属電極配線１０をエミッタ電極７上とソース領域
４に接してオーミックコンタクトすることができるよう
にその開口９Ｗ1 の深さはエミッタ電極に達する深さま
でソース／ドレイン領域４に達する深さに形成するもの
のこれらを突き抜けることのない深さに形成する必要が
ある。特にエミッタ電極７に関しては、このエミッタ電
極中に含まれる不純物を真性ベース領域３Ｓ上に、これ
より浅い所要の深さをもって拡散してエミッタ領域１１
を形成することから、このエミッタ電極７はこれが開口
９Ｗ1 の形成に当たって、このエミッタ電極をエッチン
グ除去することがなく充分な厚さに残しておくことがで
きるような深さに選定する必要がある。
ぞれ金属電極配線１０をエミッタ電極７上とソース領域
４に接してオーミックコンタクトすることができるよう
にその開口９Ｗ1 の深さはエミッタ電極に達する深さま
でソース／ドレイン領域４に達する深さに形成するもの
のこれらを突き抜けることのない深さに形成する必要が
ある。特にエミッタ電極７に関しては、このエミッタ電
極中に含まれる不純物を真性ベース領域３Ｓ上に、これ
より浅い所要の深さをもって拡散してエミッタ領域１１
を形成することから、このエミッタ電極７はこれが開口
９Ｗ1 の形成に当たって、このエミッタ電極をエッチン
グ除去することがなく充分な厚さに残しておくことがで
きるような深さに選定する必要がある。
【００１２】一方、エミッタ電極においてその金属電極
配線１０の形成は、エミッタ領域１１の直上において形
成することがエミッタ抵抗の低減化の上で必要であるこ
とから開口９Ｗ1 はエミッタ領域１１の形成部上におい
て形成する必要があることから、そのコンタクト開口９
Ｗ1 の深さは確実に設定される必要がある。
配線１０の形成は、エミッタ領域１１の直上において形
成することがエミッタ抵抗の低減化の上で必要であるこ
とから開口９Ｗ1 はエミッタ領域１１の形成部上におい
て形成する必要があることから、そのコンタクト開口９
Ｗ1 の深さは確実に設定される必要がある。
【００１３】ところが、バイポーラトランジスタ及び他
の回路素子例えばＭＯＳの形成部においてその材料層８
の積層数、厚さ等が相違することから、コンタクト開口
９Ｗ 1 及び９Ｗ2 の開口の深さが相違し、コンタクト開
口９Ｗ2 がコンタクト開口９Ｗ1 に比して深い場合、こ
のコンタクト窓９Ｗ2 がソース／ドレイン領域４に確実
に達する深さに貫通させようとする場合、同一工程で形
成したエミッタ領域７上のコンタクト開口９Ｗ1 は開口
の深さが深くなりすぎてエミッタ電極７を排除してしま
う場合が生じ、特にコンタクト窓形成後にエミッタ領域
１１を形成するエミッタ電極７からの不純物導入を行う
手順をとる場合においてはエミッタ領域１１の形成が阻
害されるとか、エミッタ領域１１を形成して後コンタク
ト開口９Ｗ1 あるいは金属電極配線１０の形成を行う場
合においても、そのエミッタ領域１１を堀り込んでしま
うことによって特性の不安定性、不良品の発生等を招来
する恐れが生じている。
の回路素子例えばＭＯＳの形成部においてその材料層８
の積層数、厚さ等が相違することから、コンタクト開口
９Ｗ 1 及び９Ｗ2 の開口の深さが相違し、コンタクト開
口９Ｗ2 がコンタクト開口９Ｗ1 に比して深い場合、こ
のコンタクト窓９Ｗ2 がソース／ドレイン領域４に確実
に達する深さに貫通させようとする場合、同一工程で形
成したエミッタ領域７上のコンタクト開口９Ｗ1 は開口
の深さが深くなりすぎてエミッタ電極７を排除してしま
う場合が生じ、特にコンタクト窓形成後にエミッタ領域
１１を形成するエミッタ電極７からの不純物導入を行う
手順をとる場合においてはエミッタ領域１１の形成が阻
害されるとか、エミッタ領域１１を形成して後コンタク
ト開口９Ｗ1 あるいは金属電極配線１０の形成を行う場
合においても、そのエミッタ領域１１を堀り込んでしま
うことによって特性の不安定性、不良品の発生等を招来
する恐れが生じている。
【００１４】
【発明が解決しようとする課題】本発明は、上述したよ
うにバイポーラトランジスタ、特にそのエミッタ領域を
エミッタ電極からの不純物の導入によって形成する態様
を採る場合においてすなわちエミッタ領域上に多結晶シ
リコン（多結晶半導体）層が形成された態様を採るバイ
ポーラトランジスタを有し、かつ他の回路素子例えばＭ
ＯＳ等が構成される半導体装置において、安定した所要
の特性を有するバイポーラトランジスタを歩留りよく形
成することができるようにした半導体装置の製造方法を
提供する。
うにバイポーラトランジスタ、特にそのエミッタ領域を
エミッタ電極からの不純物の導入によって形成する態様
を採る場合においてすなわちエミッタ領域上に多結晶シ
リコン（多結晶半導体）層が形成された態様を採るバイ
ポーラトランジスタを有し、かつ他の回路素子例えばＭ
ＯＳ等が構成される半導体装置において、安定した所要
の特性を有するバイポーラトランジスタを歩留りよく形
成することができるようにした半導体装置の製造方法を
提供する。
【００１５】
【課題を解決するための手段】本発明は、エミッタ領域
の直上に多結晶半導体層より成るエミッタ電極が被着さ
れて成るバイポ−ラ・トランジスタを有する半導体装置
の製造方法において、図１Ａに示すように、バイポ−ラ
・トランジスタの形成領域に、真性ベース領域２７ｓを
形成する工程と、図２Ａに示すように、この真性ベース
領域２７ｓ上の絶縁層にエミッタ領域形成開口３２を形
成する工程と、図２Ｂに示すように、このエミッタ領域
形成開口３２上に多結晶半導体層より成るエミッタ電極
３３を形成する工程と、図３Ｂに示すように、この多結
晶半導体層より成るエミッタ電極３３上に他の多結晶半
導体層３４を絶縁層を介して形成する工程と、図４Ａに
示すように、他の多結晶半導体層３４を貫通して多結晶
半導体層より成るエミッタ電極３３に到る深さの開口３
６Ｗ1 と他の多結晶半導体層が形成されていない部分上
における他の開口３６Ｗ3 とを同時に形成する工程と、
図４Ｂに示すように、各開口３６ＷＷ1 及び３６Ｗ3 に
金属電極配線層３７、３９を所定のパターンに形成する
工程とを採る。
の直上に多結晶半導体層より成るエミッタ電極が被着さ
れて成るバイポ−ラ・トランジスタを有する半導体装置
の製造方法において、図１Ａに示すように、バイポ−ラ
・トランジスタの形成領域に、真性ベース領域２７ｓを
形成する工程と、図２Ａに示すように、この真性ベース
領域２７ｓ上の絶縁層にエミッタ領域形成開口３２を形
成する工程と、図２Ｂに示すように、このエミッタ領域
形成開口３２上に多結晶半導体層より成るエミッタ電極
３３を形成する工程と、図３Ｂに示すように、この多結
晶半導体層より成るエミッタ電極３３上に他の多結晶半
導体層３４を絶縁層を介して形成する工程と、図４Ａに
示すように、他の多結晶半導体層３４を貫通して多結晶
半導体層より成るエミッタ電極３３に到る深さの開口３
６Ｗ1 と他の多結晶半導体層が形成されていない部分上
における他の開口３６Ｗ3 とを同時に形成する工程と、
図４Ｂに示すように、各開口３６ＷＷ1 及び３６Ｗ3 に
金属電極配線層３７、３９を所定のパターンに形成する
工程とを採る。
【００１６】この本発明方法において、上記他の多結晶
半導体層３４として、バイポ−ラ・トランジスタの形成
領域以外の他の半導体素子形成部における抵抗素子を形
成する多結晶半導体層を用いる。
半導体層３４として、バイポ−ラ・トランジスタの形成
領域以外の他の半導体素子形成部における抵抗素子を形
成する多結晶半導体層を用いる。
【００１７】また、この本発明方法において、上記他の
多結晶半導体層３４として、上記バイポ−ラ・トランジ
スタの形成領域以外の他の半導体素子形成部における薄
膜トランジスタを形成する多結晶半導体層を用いる。
多結晶半導体層３４として、上記バイポ−ラ・トランジ
スタの形成領域以外の他の半導体素子形成部における薄
膜トランジスタを形成する多結晶半導体層を用いる。
【００１８】
【作用】上述した本発明方法によれば、エミッタ電極上
にすなわちこれに対して開口を形成すべき部分上に他の
多結晶半導体層を形成するもので、これに用いる多結晶
半導体層として他で用いる適当な厚さの多結晶半導体層
を選定形成することによってこの多結晶半導体を通じて
エミッタ電極上の開口の形成を行うことから、この開口
を他の回路素子における開口の形成と同時に行う場合に
おいて、エミッタ電極を彫り込むような、あるいはこれ
を貫通するようなオーバーエッチングを防ぐことができ
る。
にすなわちこれに対して開口を形成すべき部分上に他の
多結晶半導体層を形成するもので、これに用いる多結晶
半導体層として他で用いる適当な厚さの多結晶半導体層
を選定形成することによってこの多結晶半導体を通じて
エミッタ電極上の開口の形成を行うことから、この開口
を他の回路素子における開口の形成と同時に行う場合に
おいて、エミッタ電極を彫り込むような、あるいはこれ
を貫通するようなオーバーエッチングを防ぐことができ
る。
【００１９】そして、この多結晶半導体層は特別に設け
るものではなくて他の回路素子の形成例えば他のＭＯＳ
における抵抗素子に用いる多結晶半導体素子あるいは薄
膜トランジスタを形成する多結晶半導体層によって構成
するものであるからこれを設けることによる工程数の増
加は回避できる。
るものではなくて他の回路素子の形成例えば他のＭＯＳ
における抵抗素子に用いる多結晶半導体素子あるいは薄
膜トランジスタを形成する多結晶半導体層によって構成
するものであるからこれを設けることによる工程数の増
加は回避できる。
【００２０】そしてこの工程数の増加の回避は、実際こ
の種の半導体装置すなわち半導体集積回路の製造におい
て極めて重要である。すなわち、この種の半導体装置の
製造においては多数の多結晶半導体層等が存在すること
から、その製造に要する時間は百数十日にも及ぶ膨大な
ものであることから、この工程数を減少させることは極
めて重要なことである。
の種の半導体装置すなわち半導体集積回路の製造におい
て極めて重要である。すなわち、この種の半導体装置の
製造においては多数の多結晶半導体層等が存在すること
から、その製造に要する時間は百数十日にも及ぶ膨大な
ものであることから、この工程数を減少させることは極
めて重要なことである。
【００２１】
【実施例】図１〜図５を参照して本発明製造方法の一例
を詳細に説明する。この例においては、バイポーラトラ
ンジスタとＭＯＳとを少くとも有する半導体装置を形成
する場合で、図においてはバイポーラトランジスタとＭ
ＯＳのソース／ドレイン領域の形成部のみを例示してい
る。
を詳細に説明する。この例においては、バイポーラトラ
ンジスタとＭＯＳとを少くとも有する半導体装置を形成
する場合で、図においてはバイポーラトランジスタとＭ
ＯＳのソース／ドレイン領域の形成部のみを例示してい
る。
【００２２】この場合、第１導電型例えばｐ型のシリコ
ンよりなるサブストレイト２１が設けられ、これの一主
面に第２導電型例えばｎ型のコレクタ埋込み領域２２が
選択的に最終的にバイポーラトランジスタを形成すべき
部分にわたって形成される。
ンよりなるサブストレイト２１が設けられ、これの一主
面に第２導電型例えばｎ型のコレクタ埋込み領域２２が
選択的に最終的にバイポーラトランジスタを形成すべき
部分にわたって形成される。
【００２３】そして、このサブストレイト２１上のコレ
クタ埋込み領域２２の形成部を含んで全面的に第２導電
型例えばｎ型のシリコン半導体層２３がエピタキシャル
成長されてシリコン半導体基板２４が構成される。２５
は半導体層２３の表面を選択的に熱酸化して形成した例
えば５００ｎｍ程度の厚い酸化膜による絶縁層いわゆる
ＬＯＣＯＳであって、各回路素子の形成部外、或いは回
路素子の所定領域間に選択的に形成される。例えばバイ
ポーラトランジスタ形成部においてはベース領域の形成
部さらにコレクタ電極の取出し領域以外において形成さ
れる。
クタ埋込み領域２２の形成部を含んで全面的に第２導電
型例えばｎ型のシリコン半導体層２３がエピタキシャル
成長されてシリコン半導体基板２４が構成される。２５
は半導体層２３の表面を選択的に熱酸化して形成した例
えば５００ｎｍ程度の厚い酸化膜による絶縁層いわゆる
ＬＯＣＯＳであって、各回路素子の形成部外、或いは回
路素子の所定領域間に選択的に形成される。例えばバイ
ポーラトランジスタ形成部においてはベース領域の形成
部さらにコレクタ電極の取出し領域以外において形成さ
れる。
【００２４】また、この厚い絶縁層２５の形成部外には
薄い例えば熱酸化等によって形成された所要の厚さを有
する絶縁層２６が形成される。
薄い例えば熱酸化等によって形成された所要の厚さを有
する絶縁層２６が形成される。
【００２５】そして、図１Ａに示すように、バイポーラ
トランジスタの形成部に絶縁層２６を介して最終的にベ
ース領域の一部となる真性ベース領域２７ｓを第１導電
型例えばｐ型の不純物イオン例えばＢＦ2 + をイオン注
入して形成する。
トランジスタの形成部に絶縁層２６を介して最終的にベ
ース領域の一部となる真性ベース領域２７ｓを第１導電
型例えばｐ型の不純物イオン例えばＢＦ2 + をイオン注
入して形成する。
【００２６】図１Ｂに示すようにベース領域の形成部以
外において同様の絶縁層２６を介してコレクタ取り出し
領域２８を高エネルギのイオン注入によって第２導電型
例えばｎ型のりんイオンＰ+ を注入して例えばコレクタ
埋込み領域２２に達する深さに形成する。
外において同様の絶縁層２６を介してコレクタ取り出し
領域２８を高エネルギのイオン注入によって第２導電型
例えばｎ型のりんイオンＰ+ を注入して例えばコレクタ
埋込み領域２２に達する深さに形成する。
【００２７】続いて、真性ベース領域２７ｓの周辺部上
とＭＯＳ形成部にそれぞれ絶縁層２６を介して第２導電
型のｎ型の不純物イオン例えばＢＦ2 + をイオン注入し
てベース取り出し領域２７ｔとソース／ドレイン領域３
０を同時に形成する。
とＭＯＳ形成部にそれぞれ絶縁層２６を介して第２導電
型のｎ型の不純物イオン例えばＢＦ2 + をイオン注入し
てベース取り出し領域２７ｔとソース／ドレイン領域３
０を同時に形成する。
【００２８】このようにして真性ベース領域２７ｓ及び
ベース取り出し領域２７ｔよりなるベース領域２７を形
成する。
ベース取り出し領域２７ｔよりなるベース領域２７を形
成する。
【００２９】尚、ここに真性ベース領域２７ｓ、コレク
タ取り出し領域２８、ベース取り出し領域２７ｔ及びソ
ース／ドレイン領域３０の各イオン注入工程の順序は任
意の順序を採り得る。
タ取り出し領域２８、ベース取り出し領域２７ｔ及びソ
ース／ドレイン領域３０の各イオン注入工程の順序は任
意の順序を採り得る。
【００３０】図２Ａに示すように、例えば層間絶縁層３
１を例えばＳｉＯ2 のＣＶＤ法によって全面的に形成す
る。そして絶縁層２６とこれの上の層間絶縁層３１等の
積層膜に対してフォトリソグラフィによるＲＩＥ（反応
性イオンエッチング）等によって真性ベース領域２７ｓ
上に選択的にエミッタ領域のパターンに対応するパター
ンのエミッタ領域形成開口３２を穿設する。
１を例えばＳｉＯ2 のＣＶＤ法によって全面的に形成す
る。そして絶縁層２６とこれの上の層間絶縁層３１等の
積層膜に対してフォトリソグラフィによるＲＩＥ（反応
性イオンエッチング）等によって真性ベース領域２７ｓ
上に選択的にエミッタ領域のパターンに対応するパター
ンのエミッタ領域形成開口３２を穿設する。
【００３１】図２Ｂに示すように、開口３２を通じて直
接的に真性ベース領域２７ｓに接するように、かつ少く
ともエミッタ領域形成開口３２を覆うようにポリシリコ
ン層すなわち多結晶半導体層をＣＶＤ法等によって全面
的に形成する。そして、このポリシリコン層に全面的に
第２導電型例えばｎ型の不純物Ａｓ+ をイオン注入す
る。次に、これを所要の例えばＲＩＥによるパターンエ
ッチングを行って図２Ｂに示すように、所要のパターン
のエミッタ電極３３を形成する。
接的に真性ベース領域２７ｓに接するように、かつ少く
ともエミッタ領域形成開口３２を覆うようにポリシリコ
ン層すなわち多結晶半導体層をＣＶＤ法等によって全面
的に形成する。そして、このポリシリコン層に全面的に
第２導電型例えばｎ型の不純物Ａｓ+ をイオン注入す
る。次に、これを所要の例えばＲＩＥによるパターンエ
ッチングを行って図２Ｂに示すように、所要のパターン
のエミッタ電極３３を形成する。
【００３２】図３Ａに示すように、さらに例えばＳｉＯ
2 による厚さ１００ｎｍの層間絶縁層４１をＣＶＤ法等
によって全面的に形成する。
2 による厚さ１００ｎｍの層間絶縁層４１をＣＶＤ法等
によって全面的に形成する。
【００３３】図３Ｂに示すように、この層間絶縁層３３
上に図示しないが例えばＭＯＳ形成領域部分上で抵抗素
子または薄膜トランジスタ等を構成する他のポリシリコ
ンすなわち多結晶半導体層を全面的に形成し，これをフ
ォトリソグラフィによる例えばＲＩＥによって選択的に
それぞれ所要のパターンとしたいわばダミーの多結晶半
導体層３４を形成する。
上に図示しないが例えばＭＯＳ形成領域部分上で抵抗素
子または薄膜トランジスタ等を構成する他のポリシリコ
ンすなわち多結晶半導体層を全面的に形成し，これをフ
ォトリソグラフィによる例えばＲＩＥによって選択的に
それぞれ所要のパターンとしたいわばダミーの多結晶半
導体層３４を形成する。
【００３４】この多結晶半導体層３４は、少くともエミ
ッタ領域形成開口３２上を覆ってすなわちエミッタ電極
３３と重なる位置に形成する。
ッタ領域形成開口３２上を覆ってすなわちエミッタ電極
３３と重なる位置に形成する。
【００３５】さらに、これの上に層間絶縁層４１とし
て、例えば厚さ３００ｎｍのＢＰＳＧ（りんシリケート
ガラス）を例えばＣＶＤによって形成する。
て、例えば厚さ３００ｎｍのＢＰＳＧ（りんシリケート
ガラス）を例えばＣＶＤによって形成する。
【００３６】そして、図４Ａに示すように各エミッタ電
極３３、コレクタ取り出し領域２８、ソース／ドレイン
領域３０上を外部に露呈する各金属電極配線層をオーミ
ックに被着するに供する開口３６Ｗ1 ，３６Ｗ2 ，３６
Ｗ3 を同工程をもって同時に例えばフォトリソグラフィ
によるＲＩＥによって形成する。
極３３、コレクタ取り出し領域２８、ソース／ドレイン
領域３０上を外部に露呈する各金属電極配線層をオーミ
ックに被着するに供する開口３６Ｗ1 ，３６Ｗ2 ，３６
Ｗ3 を同工程をもって同時に例えばフォトリソグラフィ
によるＲＩＥによって形成する。
【００３７】この場合、各開口３６Ｗ1 ，３６Ｗ2 ，３
６Ｗ3 の各穿設部において、その積層材料層の構成及び
厚さが相違するものであるが、本発明においては上述の
ダミーとしての他の多結晶半導体層３４を設けることに
よって、全開口が同時に丁度それぞれ目的とするエミッ
タ電極３３、コレクタ取り出し領域２６、ソース／ドレ
イン領域３０に過不足なく達することのできる深さに形
成することができる。
６Ｗ3 の各穿設部において、その積層材料層の構成及び
厚さが相違するものであるが、本発明においては上述の
ダミーとしての他の多結晶半導体層３４を設けることに
よって、全開口が同時に丁度それぞれ目的とするエミッ
タ電極３３、コレクタ取り出し領域２６、ソース／ドレ
イン領域３０に過不足なく達することのできる深さに形
成することができる。
【００３８】ここで、多結晶半導体層３４として用いる
半導体層は、他の回路素子例えばＭＯＳにおける上述し
た抵抗素子あるいはＴＦＴ形成の多結晶半導体層の形成
においてこれと同一の多結晶半導体層を選定して形成す
るものであり、このようにすることによって上述したよ
うに、各エミッタ電極３３、コレクタ取り出し領域２
６、ソース／ドレイン領域３０において過不足なくこれ
らの表面が丁度外部に露出する各深さに開口３６Ｗ1 ，
３６Ｗ2 及び３６Ｗ3 を選定することができる。
半導体層は、他の回路素子例えばＭＯＳにおける上述し
た抵抗素子あるいはＴＦＴ形成の多結晶半導体層の形成
においてこれと同一の多結晶半導体層を選定して形成す
るものであり、このようにすることによって上述したよ
うに、各エミッタ電極３３、コレクタ取り出し領域２
６、ソース／ドレイン領域３０において過不足なくこれ
らの表面が丁度外部に露出する各深さに開口３６Ｗ1 ，
３６Ｗ2 及び３６Ｗ3 を選定することができる。
【００３９】そして、実際上、この種の装置において
は、多数の多結晶半導体層が用いられることから、この
いわばダミーとして用いる多結晶半導体層３４の選定の
自由度は高い。
は、多数の多結晶半導体層が用いられることから、この
いわばダミーとして用いる多結晶半導体層３４の選定の
自由度は高い。
【００４０】尚、実際上例えばＲＩＥによってこれら開
口３６Ｗ1 ，３６Ｗ2 ，３６Ｗ3 を形成する場合、例え
ば図４Ａに示す例において各開口３６Ｗ2 及び３６Ｗ3
の形成部においてはＳｉＯ2 層の各層間絶縁層及び表面
絶縁層の積層によるほぼ単一材料層によって構成される
に比し、開口３６Ｗ1 の形成部においては多結晶半導体
層３４が介存された構成を採り、この各開口の形成にお
けるＲＩＥでＳｉとＳｉＯ2 とのエッチングの選択性は
例えば５〜２０：１を有することから開口３６Ｗ1 上に
おいて層間絶縁層３１及び４１のみが存在したとして
も、多結晶半導体層３４においてはそのエッチングが比
較的遅いことからこれが差程厚くなくても充分開口３６
Ｗ1 の深さを、エミッタ電極３３を表面に露出させ、し
かもこれをほとんど除去することのない過不足のない深
さに選定することができる。
口３６Ｗ1 ，３６Ｗ2 ，３６Ｗ3 を形成する場合、例え
ば図４Ａに示す例において各開口３６Ｗ2 及び３６Ｗ3
の形成部においてはＳｉＯ2 層の各層間絶縁層及び表面
絶縁層の積層によるほぼ単一材料層によって構成される
に比し、開口３６Ｗ1 の形成部においては多結晶半導体
層３４が介存された構成を採り、この各開口の形成にお
けるＲＩＥでＳｉとＳｉＯ2 とのエッチングの選択性は
例えば５〜２０：１を有することから開口３６Ｗ1 上に
おいて層間絶縁層３１及び４１のみが存在したとして
も、多結晶半導体層３４においてはそのエッチングが比
較的遅いことからこれが差程厚くなくても充分開口３６
Ｗ1 の深さを、エミッタ電極３３を表面に露出させ、し
かもこれをほとんど除去することのない過不足のない深
さに選定することができる。
【００４１】次に、図４Ｂに示すように、アニール処理
すなわち熱処理を行ってＰＢＳＧによる層間絶縁層４１
の、各開口３６Ｗ1 ，３６Ｗ2 、３６Ｗ3 等の肩部をな
だらかに丸味を帯び形状に軟化ないしは溶融を行い、そ
の後、図示しないが、例えばバリアメタルを介して、Ｓ
ｉを含むＡｌ金属層等の全面蒸着、パターニングを行っ
てそれぞれエミッタの金属電極配線層、コレクタ取り出
し電極となる金属電極配線層、さらにソース／ドレイン
領域に対する他との接続ないしは電極となる金属電極配
線層３７，３８，３９を形成する。この場合、予め層間
絶縁層４１の肩部をなだらかにしたことによって各金属
電極配線層３７，３８，３９の段切れ等の発生を回避で
き、さらに各開口３６Ｗ1 ，３６Ｗ2 、３６Ｗ3 を通じ
てエミッタ電極３３、コレクタ取り出し領域２６、ソー
ス／ドレイン領域３０に対するカバレジを良好に行うこ
とができる。
すなわち熱処理を行ってＰＢＳＧによる層間絶縁層４１
の、各開口３６Ｗ1 ，３６Ｗ2 、３６Ｗ3 等の肩部をな
だらかに丸味を帯び形状に軟化ないしは溶融を行い、そ
の後、図示しないが、例えばバリアメタルを介して、Ｓ
ｉを含むＡｌ金属層等の全面蒸着、パターニングを行っ
てそれぞれエミッタの金属電極配線層、コレクタ取り出
し電極となる金属電極配線層、さらにソース／ドレイン
領域に対する他との接続ないしは電極となる金属電極配
線層３７，３８，３９を形成する。この場合、予め層間
絶縁層４１の肩部をなだらかにしたことによって各金属
電極配線層３７，３８，３９の段切れ等の発生を回避で
き、さらに各開口３６Ｗ1 ，３６Ｗ2 、３６Ｗ3 を通じ
てエミッタ電極３３、コレクタ取り出し領域２６、ソー
ス／ドレイン領域３０に対するカバレジを良好に行うこ
とができる。
【００４２】そして、上述したＰＢＳＧによる層間絶縁
層４１に対するアニールに際して、あるいは他の工程で
の他の熱処理においてエミッタ電極中の不純物を真性ベ
ース領域２６ｓ上に拡散してエミッタ領域４０を形成す
る。
層４１に対するアニールに際して、あるいは他の工程で
の他の熱処理においてエミッタ電極中の不純物を真性ベ
ース領域２６ｓ上に拡散してエミッタ領域４０を形成す
る。
【００４３】その後、図５に示すように、全面的に所要
の絶縁層のオーバーコート膜例えばＳｉＮ膜によるオー
バーコート膜６１を例えば８００ｎｍの厚さにプラズマ
ＣＶＤ等によって形成する。
の絶縁層のオーバーコート膜例えばＳｉＮ膜によるオー
バーコート膜６１を例えば８００ｎｍの厚さにプラズマ
ＣＶＤ等によって形成する。
【００４４】そして、図示しないが例えば各金属電極配
線層３７〜３９の外部リードとの接続部等におけるその
パッド部上を開口するフォトリソグラフィによるＲＩＥ
エッチング等を行う。
線層３７〜３９の外部リードとの接続部等におけるその
パッド部上を開口するフォトリソグラフィによるＲＩＥ
エッチング等を行う。
【００４５】このようにすれば、半導体層２３の一部を
コレクタ領域５４とし、これの上に真性ベース領域２７
ｓとベース取り出し領域２７ｔとよりなるベース領域２
７と、エミッタ領域４０とが形成され、このエミッタ領
域４０上にエミッタ電極３３が自己整合的に形成された
バイポーラトランジスタが他の回路素子と同時に形成さ
れる。
コレクタ領域５４とし、これの上に真性ベース領域２７
ｓとベース取り出し領域２７ｔとよりなるベース領域２
７と、エミッタ領域４０とが形成され、このエミッタ領
域４０上にエミッタ電極３３が自己整合的に形成された
バイポーラトランジスタが他の回路素子と同時に形成さ
れる。
【００４６】尚、上述した本発明製法は、そのバイポー
ラトランジスタにおいて、またこれと形成する他の回路
素子との兼ね合いでその詳細なパターン及び形成手順に
おいては種々の変形変更を行うことができる。
ラトランジスタにおいて、またこれと形成する他の回路
素子との兼ね合いでその詳細なパターン及び形成手順に
おいては種々の変形変更を行うことができる。
【００４７】
【発明の効果】上述した本発明方法によれば、エミッタ
電極３３上にすなわちこれに対して開口を形成すべき部
分上に、他の多結晶半導体層３４を形成し、これを通じ
て開口の形成を行うことから、他の回路素子における開
口の形成とともにエミッタ電極３３上に開口３６Ｗ1 の
形成を行う場合において、オーバーエッチングが生じて
多結晶半導体層よりなるエミッタ電極３３を掘り込んだ
り、あるいはこれを貫通するようなオーバーエッチング
を回避できる。
電極３３上にすなわちこれに対して開口を形成すべき部
分上に、他の多結晶半導体層３４を形成し、これを通じ
て開口の形成を行うことから、他の回路素子における開
口の形成とともにエミッタ電極３３上に開口３６Ｗ1 の
形成を行う場合において、オーバーエッチングが生じて
多結晶半導体層よりなるエミッタ電極３３を掘り込んだ
り、あるいはこれを貫通するようなオーバーエッチング
を回避できる。
【００４８】そして、この多結晶半導体層３４は特別に
設けるものではなくて、他の回路素子の形成例えば他の
ＭＯＳにおける抵抗素子に用いる多結晶半導体素子、あ
るいは薄膜トランジスタを形成する多結晶半導体層等に
よって構成するものであるからこれを設けることによる
工程数の増加は回避できる。
設けるものではなくて、他の回路素子の形成例えば他の
ＭＯＳにおける抵抗素子に用いる多結晶半導体素子、あ
るいは薄膜トランジスタを形成する多結晶半導体層等に
よって構成するものであるからこれを設けることによる
工程数の増加は回避できる。
【図１】本発明製造方法の一例の一部の工程図である。
【図２】本発明製造方法の一例の一部の工程図である。
【図３】本発明製造方法の一例の一部の工程図である。
【図４】本発明製造方法の一例の一部の工程図である。
【図５】本発明製造方法の一例の一部の工程図である。
【図６】従来の製造方法の工程図である。
２４ 半導体基板 ２７ ベース領域 ２７ｓ 真性ベース領域 ３３ 多結晶半導体層よりなるエミッタ電極 ４０ エミッタ領域 ３４ 他の多結晶半導体層
Claims (3)
- 【請求項１】 エミッタ領域の直上に多結晶半導体層よ
り成るエミッタ電極が被着されて成るバイポ−ラ・トラ
ンジスタを有する半導体装置の製造方法において、 上記バイポ−ラ・トランジスタの形成領域に、真性ベー
ス領域を形成する工程と、 該真性ベース領域上の絶縁層にエミッタ領域形成開口を
形成する工程と、 該エミッタ領域形成開口上に、多結晶半導体層より成る
エミッタ電極を形成する工程と、 該多結晶半導体層より成るエミッタ電極上に、他の多結
晶半導体層を絶縁層を介して形成する工程と、 該他の多結晶半導体層を貫通して上記多結晶半導体層よ
り成るエミッタ電極に到る深さの開口と、該他の多結晶
半導体層が形成されていない部分上における他の開口と
を同時に形成する工程と、 上記各開口に金属電極配線層を所定のパターンに形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記他の多結晶半導体層が上記バイポ−
ラ・トランジスタの形成領域以外の他の半導体素子形成
部における抵抗素子を形成する多結晶半導体層であるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 上記他の多結晶半導体層が上記バイポ−
ラ・トランジスタの形成領域以外の他の半導体素子形成
部における薄膜トランジスタを形成する多結晶半導体層
であることを特徴とする請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25164592A JPH06104390A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25164592A JPH06104390A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104390A true JPH06104390A (ja) | 1994-04-15 |
Family
ID=17225906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25164592A Pending JPH06104390A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104390A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305672B1 (ko) * | 1999-02-25 | 2001-09-26 | 곽정소 | 바이폴라 트랜지스터가 내장된 반도체 칩 |
-
1992
- 1992-09-21 JP JP25164592A patent/JPH06104390A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305672B1 (ko) * | 1999-02-25 | 2001-09-26 | 곽정소 | 바이폴라 트랜지스터가 내장된 반도체 칩 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0355984B2 (ja) | ||
| JPH08203994A (ja) | 半導体装置およびその製造方法 | |
| US4931407A (en) | Method for manufacturing integrated bipolar and MOS transistors | |
| US4939154A (en) | Method of fabricating an insulated gate semiconductor device having a self-aligned gate | |
| JPH07249770A (ja) | 半導体装置及びその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JPH0557741B2 (ja) | ||
| JPH07106412A (ja) | 半導体装置およびその製造方法 | |
| JP2773221B2 (ja) | 半導体装置 | |
| JP2000514241A (ja) | 自己整合されたコンタクトおよびフィールド絶縁物を伴ったトランジスタおよび該トランジスタのための製造プロセス | |
| US5834811A (en) | Salicide process for FETs | |
| US5554549A (en) | Salicide process for FETs | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPH06104390A (ja) | 半導体装置の製造方法 | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| KR100367951B1 (ko) | 반도체 장치의 제조방법 | |
| JPH08293604A (ja) | 金属ゲート電極を有するトランジスタ及びその製造方法 | |
| KR100774114B1 (ko) | 집적된 주입 논리 셀의 반도체 장치 및 그 제조 프로세스 | |
| JP3125429B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07254705A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS59168675A (ja) | 半導体装置の製法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JP3247106B2 (ja) | 集積回路の製法と集積回路構造 | |
| JPH10154755A (ja) | 半導体装置の製造方法 | |
| JP2002198437A (ja) | 半導体装置およびその製造方法 |