JP2002373941A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 抵抗素子のコンタクト抵抗の安定性及びトラ
ンジスタ特性を維持しつつ抵抗素子及びＭＯＳトランジ
スタを同一基板上に形成する。 【解決手段】 絶縁性の第１のポリシリコン膜７上にシ
リコン酸化膜９を形成し、シリコン酸化膜９をマスクと
して第１のポリシリコン膜７に不純物を導入して導電性
の第２のポリシリコン膜１１を形成する。抵抗値を決定
するための第３のポリシリコン膜１３を形成し、レジス
トパターン１５を形成し（Ｆ）、ポリシリコン膜１３，
１１を異方性エッチングして第１のポリシリコン膜７、
第２のポリシリコン膜１１，１１、抵抗素子用絶縁膜９
及び第３のポリシリコン膜１３からなる抵抗素子１７
と、第２及び第３のポリシリコン膜１１，１３からなる
ゲート電極１９を形成する（Ｇ）。高濃度不純物領域２
３を形成した後（Ｈ）、層間絶縁膜２５を堆積し、コン
タクトホール２７を形成する（Ｉ）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ポリシリコン膜を
用いた抵抗素子及びＭＯＳ（Metal Oxide Semiconducto
r）トランジスタを同一基板上に備えた半導体装置及び
その製造方法に関し、特にポリシリコン膜を用いた抵抗
素子を含む半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】集積度の高いＳＲＡＭ（Static Random
Access Memory）や、アナログ回路を搭載したＬＳＩ
（大規模集積回路）ではポリシリコン膜からなる比較的
抵抗値の高い抵抗素子が用いられるのが主流である。式
（１）に抵抗素子の抵抗値を表す式を示す。 Ｒ ＝（ρ／ｔ）×（Ｌ／Ｗ） ・・・（１） （Ｒ:抵抗値、ρ:抵抗率、ｔ:膜厚、Ｌ:抵抗素子の長
さ、Ｗ:抵抗素子の幅）

【０００３】式（１）からわかるように、抵抗値Ｒを高
くするためには、抵抗率ρもしくは長さＬを大きくする
か、又は膜厚ｔもしくは幅Ｗを小さくする必要がある。
このうち、膜厚ｔを薄くする方法は抵抗値Ｒを安定して
高くする方法として有用であるが、膜厚ｔを薄くするこ
とによる以下のような不具合が発生する。

【０００４】図６は、膜厚が薄いポリシリコン膜を使用
した薄膜抵抗素子と、その抵抗素子と金属配線とを接続
するコンタクトホールを断面で示す模式図である。半導
体基板上に形成されたフィールド酸化膜３上に、Ｎ型不
純物又はＰ型不純物を含有したポリシリコン膜からなる
抵抗素子パターン４１が形成されており、抵抗素子パタ
ーン４１を覆うようにして層間絶縁膜４３が形成されて
いる。抵抗素子パターン４１にコンタクトを形成する場
合、通常、電気的接続を良好にするために抵抗素子パタ
ーン４１の両端に低抵抗領域（高濃度に不純物を含有し
ている領域）４５が形成されている。低抵抗領域４５上
の層間絶縁膜４３にはコンタクトホール４７が形成され
ている。層間絶縁膜４３上には金属配線層４９が形成さ
れている。コンタクトホール４７内には、低抵抗領域４
５と金属配線層４９を電気的に接続するための導電材料
５１が充填されている。

【０００５】抵抗素子パターン４１の抵抗値を高くする
ために抵抗素子パターン４１及び低抵抗領域４５を構成
するポリシリコン膜の膜厚を薄くすると、コンタクトホ
ール４７を形成するためのドライエッチングによって、
図７に示すように、低抵抗領域４５もエッチングされ
て、コンタクトホール４７の底部が低抵抗領域４５を貫
通して下地としてのフィールド酸化膜３に達してしまう
ことがある。この場合、コンタクトホール４７に充填さ
れた導電材料５１と低抵抗領域４５との接触面積がコン
タクトホール４７の側面部分４７ａのみとなって、コン
タクト抵抗が上昇してしまう。そのため、所望の抵抗値
を得るために抵抗素子パターン４１の長さや幅を設計し
ても、コンタクト抵抗の上昇やバラツキなどが大きく影
響し、所望の抵抗値が正確に得られないという不具合が
あった。

【０００６】この不具合を解決するために、従来では以
下のような方法が提案されている。 抵抗素子を構成するポリシリコン膜のコンタクトホ
ールを形成する領域のポリシリコン膜のみを厚膜化する
方法（例えば特開平５−５５５２０号公報、特開平６−
６９２０７号公報、特開平１０−３２２４６号公報、特
開平１０−１６３４３０号公報参照）。

【０００７】例えば特開平５−５５５２０号公報で開示
されている方法（従来技術１）では、図８に示すよう
に、配線領域で金属配線層４９と電極用コンタクト部４
７を介して接続しうる低抵抗用の、不純物が高濃度に添
加された膜厚の厚いポリシリコン膜５５を第１の絶縁膜
３上に成長させた後、高抵抗部領域の厚いポリシリコン
膜５５をエッチングして絶縁膜３に至る高抵抗部用開口
５３を形成し、開口５３を含む絶縁膜３及び厚いポリシ
リコン膜５５上の全面に新たに高抵抗用の、不純物が添
加されないか、不純物が低濃度に添加された薄いポリシ
リコン膜４１を成長させ、薄いポリシリコン膜４１上の
全面に第２の絶縁膜（層間絶縁膜）４３を形成し、絶縁
膜４３に電極用コンタクト部４７を形成している。従来
技術１では、抵抗素子を構成する薄いポリシリコン膜４
１がコンタクト開口箇所５７で貫通しても、その下部に
ポリシリコン膜５５が存在するのでコンタクト抵抗値に
大きな変動はない。

【０００８】従来技術１では抵抗素子パターン形成に関
する製造方法が開示されているが、例えばこの製造方法
を実際にＳＲＡＭやアナログ回路などを集積したＬＳＩ
製造に用いる場合、抵抗素子パターン４１とは別に、ポ
リシリコンからなるＭＯＳトランジスタのゲート電極を
形成する必要がある。ＭＯＳトランジスタのゲート電極
を、図８の厚いポリシリコン膜５５を用いて形成するこ
とを想定すると、ポリシリコン電極の側面に、薄いポリ
シリコン膜４１により形成される側面残渣膜が形成され
てしまう。ＭＯＳトランジスタのゲート電極の側面に、
電気伝導性膜であるポリシリコン膜による残渣膜が形成
されると、そのトランジスタ特性は大いに影響を受ける
こととなる。仮に、この薄いポリシリコン膜４１により
形成される側面残渣膜が形成されないようにすることを
考えると、その製造方法は複雑になることが予想され
る。

【０００９】また、特開平６−６９２０７号公報で開示
されている構造（従来技術２）では、図９（Ａ）に示す
ように、半導体基板１上に形成された絶縁膜３上に、第
１の多結晶シリコン層５５が形成されている。さらに、
第１の多結晶シリコン層５５は、側部を除いた上面のみ
に絶縁膜としてのシリコン酸化膜５９が被着されてお
り、さらに側部のみで接触するようにして第２の多結晶
シリコン層４１がシリコン酸化膜５９及び基板表面の絶
縁膜３上にわたって形成されている。

【００１０】このような構成にすることにより、配線及
びコンタクトホールとする領域には第１及び第２の多結
晶シリコン層５５，４１の積層構造が用いられ、一方、
高抵抗とする領域には、第２の多結晶シリコン層４１の
みが用いられるので、従来技術１と同様に、抵抗素子を
構成する第２の多結晶シリコン層４１がコンタクト開口
箇所で貫通しても、その下部に第１の多結晶シリコン層
５５が存在するのでコンタクト抵抗値に大きな変動はな
い。

【００１１】従来技術２では、図９（Ｂ）に示すよう
に、抵抗素子を形成するのと同時に、半導体基板１上に
ゲート絶縁膜６１を形成し、さらにその上に第１の多結
晶シリコン層５５及びシリコン酸化膜５９を形成し、第
１の多結晶シリコン層５５及びシリコン酸化膜５９を覆
う形で第２の多結晶シリコン層４１を形成し、その上か
ら半導体基板１に不純物イオン注入を行なってソース又
はドレインとなる拡散領域６３を形成している。しか
し、第１の多結晶シリコン層５５をＭＯＳトランジスタ
のゲート電極に使用した場合、高抵抗の第２の多結晶シ
リコン層４１がゲート電極の側壁に直接接触して存在す
るので、従来技術１と同様の不具合が懸念される。

【００１２】 薄いポリシリコン膜上面のコンタクト
ホールを形成する領域のみに金属シリサイド層を形成し
て、コンタクトホール形成時のエッチング掘れを防ぐ方
法（特開平５−２９３４６号公報、特開平７−１８３５
２６号公報参照）。この方法は金属シリサイド層のエッ
チングレートがシリコン酸化膜及び層間絶縁膜よりも小
さいことを利用して、コンタクトホール形成用のエッチ
ング処理時に金属シリサイド層でエッチングが終了する
ようにしたものである。

【００１３】例えば特開平７−１８３５２６公報では、
薄膜トランジスタへのコンタクト形成方法について開示
されており、その方法を薄膜ポリシリコンからなる抵抗
素子の形成に適用することができる。しかし、薄膜ポリ
シリコンからなる抵抗素子とＭＯＳトランジスタを同一
基板上に形成する方法は示されておらず、特開平７−１
８３５２６公報に記載の方法を抵抗素子及びＭＯＳトラ
ンジスタの同一基板上への形成に適用した場合、上記従
来技術１と同様に、ポリシリコン電極の側面に抵抗素子
用の薄いポリシリコン膜の側面残渣膜が形成されること
が予想され、従来技術１で述べたのと同様の不具合が起
こると考えられる。

【００１４】 高抵抗パターン上に層間絶縁膜を形成
し、コンタクトホール開口後、コンタクトホールをシリ
コンで埋め込む方法（特開平５−２９３４６号公報、特
開平７−１８３５２６号公報参照）。例えば特開平５−
３６６２公報では、薄膜トランジスタの拡散領域に電気
的接触をとる場合について開示されている。この方法に
よれば、コンタクトホール形成の際に、コンタクトホー
ル底部のシリコン薄膜がエッチングによって膜減りして
も、再びシリコンで埋め込むことにより良好なコンタク
トが形成されるとしている。しかし、この方法では、ポ
リシリコン埋め込みを考慮して、コンタクトのホール径
を統一したものにしなければならないという問題があっ
た。例えばホール径がシリコン膜厚の２倍より大きい場
合は完全な埋め込みができず、所望の目的は達成できな
いという問題があった。

【００１５】

【発明が解決しようとする課題】そこで本発明は、ポリ
シリコン膜を用いた抵抗素子及びＭＯＳトランジスタを
同一基板上に備えた半導体装置及びその製造方法におい
て、抵抗素子のコンタクト抵抗の安定性、及びＭＯＳト
ランジスタのトランジスタ特性を維持できる半導体装置
及びその製造方法を提供することを目的とするものであ
る。

【００１６】

【課題を解決するための手段】本発明にかかる半導体装
置は、ポリシリコン膜を用いた抵抗素子及びＭＯＳトラ
ンジスタを同一基板上に備えた半導体装置であって、上
記抵抗素子は、フィールド絶縁膜上に形成された絶縁性
の第１のポリシリコン膜と、上記第１のポリシリコン膜
の両端に隣接したコンタクトホールが形成される領域に
形成された導電性の第２のポリシリコン膜と、上記第１
のポリシリコン膜上に形成された抵抗素子用絶縁膜と、
上記第２のポリシリコン膜上及び上記抵抗素子用絶縁膜
上に連続して形成された抵抗値を決定するための第３の
ポリシリコン膜とを備え、上記ＭＯＳトランジスタは、
上記フィールド絶縁膜に囲まれた活性領域の半導体基板
上に、ゲート酸化膜を介して、下層が上記第２のポリシ
リコン膜と同時に形成されたポリシリコン膜、上層が上
記第３のポリシリコン膜と同時に形成されたポリシリコ
ン膜の積層膜からなるゲート電極を備えているものであ
る。

【００１７】上記抵抗素子の構成では、コンタクトホー
ルが形成される領域が抵抗素子の抵抗値を決定する第３
のポリシリコン膜と導電性の第２のポリシリコン膜から
なる積層構造になっているので、第３のポリシリコン膜
を薄く形成し、コンタクトホールを形成する際に第３の
ポリシリコン膜を貫通してしまっても、コンタクトホー
ルに充填される配線材と第２及び第３のポリシリコン膜
の良好な電気的接触が得られる。さらに、第３のポリシ
リコン膜と第２のポリシリコン膜を連続してパターニン
グしてＭＯＳトランジスタのゲート電極を形成すること
ができるので、抵抗値を決定するための薄いポリシリコ
ン膜（第３のポリシリコン膜）の残渣の発生がなく、Ｍ
ＯＳトランジスタのトランジスタ特性を維持できる。

【００１８】本発明にかかる半導体装置の製造方法は、
ポリシリコン膜を用いた抵抗素子及びＭＯＳトランジス
タを同一基板上に備えた半導体装置の製造方法であっ
て、以下の工程（Ａ）から（Ｇ）を含む。 （Ａ）半導体基板表面に素子分離のためのフィールド絶
縁膜と、フィールド絶縁膜に囲まれた活性領域とを形成
し、上記活性領域表面にゲート酸化膜を形成する工程、
（Ｂ）半導体基板上全面に絶縁性の第１のポリシリコン
膜を形成する工程、（Ｃ）上記第１のポリシリコン膜上
に抵抗素子用絶縁膜を形成し、上記フィールド絶縁膜上
に形成する抵抗素子の中央部に対応する領域に上記抵抗
素子用絶縁膜が残るようにパターニングする工程、
（Ｄ）上記抵抗素子用絶縁膜をマスクにして第１のポリ
シリコン膜に導電性を与えるための不純物を導入し、上
記抵抗素子用絶縁膜下の上記第１のポリシリコン膜に隣
接して第２のポリシリコン膜を形成する工程、（Ｅ）半
導体基板上全面に、抵抗値を決定するための第３のポリ
シリコン膜を形成する工程、（Ｆ）上記第３のポリシリ
コン膜、上記抵抗素子用絶縁膜、上記第２のポリシリコ
ン膜及び上記第１のポリシリコン膜をパターニングし
て、上記フィールド絶縁膜上に上記第１のポリシリコン
膜、上記第１のポリシリコン膜の両端に隣接した第２の
ポリシリコン膜、上記抵抗素子用絶縁膜及び上記第３の
ポリシリコン膜からなる抵抗素子と、上記活性領域に上
記第２のポリシリコン膜及び上記第３のポリシリコン膜
からなるＭＯＳトランジスタのゲート電極を形成する工
程、（Ｇ）半導体基板上全面に層間絶縁膜を形成した
後、上記抵抗素子の両端側の上記第２のポリシリコン膜
と第３のポリシリコン膜が積層している領域の上記層間
絶縁膜にコンタクトホールを形成する工程。

【００１９】本発明の製造方法により形成される抵抗素
子は、コンタクトホールが形成される領域が抵抗素子の
抵抗値を決定する第３のポリシリコン膜と、導電性の第
２のポリシリコン膜の積層構造になっているので、第３
のポリシリコン膜を薄く形成し、コンタクトホールを形
成する際に第３のポリシリコン膜を貫通してしまって
も、コンタクトホールに充填される配線材と第２及び第
３のポリシリコン膜の良好な電気的接触が得られる。さ
らに、第３のポリシリコン膜及び第２のポリシリコン膜
を連続してエッチングしてＭＯＳトランジスタのゲート
電極を形成しているので、抵抗値を決定するための薄い
ポリシリコン膜（第３のポリシリコン膜）の残渣の発生
はない。これにより、抵抗素子のコンタクト抵抗の安定
性、及びＭＯＳトランジスタのトランジスタ特性を維持
できる。

【００２０】

【発明の実施の形態】本発明の半導体装置及び製造方法
において、上記抵抗素子の上記抵抗素子用絶縁膜として
は、シリコン酸化膜又はシリコン窒化膜を挙げることが
できる。製造方法の工程（Ｄ）において、例えば固相拡
散法によって、第２のポリシリコン膜を形成するために
第１のポリシリコン膜に不純物を注入するときに、形成
後の第２のポリシリコン膜の表面に不純物を含むシリコ
ン酸化膜が生成することがある。その不純物を含むシリ
コン酸化膜を除去しやすくするために、シリコン酸化膜
とは選択性があるシリコン窒化膜を抵抗素子用絶縁膜と
して用いることが好ましい。さらに、シリコン窒化膜は
固相拡散に対する阻止能が高いので、薄膜化することが
可能である。抵抗素子用絶縁膜を薄膜化することによ
り、抵抗素子用絶縁膜上層に形成される、所望の抵抗値
を得るための第３のポリシリコン膜の長さのばらつきを
抑制することができ、抵抗素子の抵抗値のばらつきを低
減することができる。

【００２１】本発明の製造方法の工程（Ｄ）で、例えば
固相拡散法を用いて抵抗素子用絶縁膜をマスクとして第
２のシリコン酸化膜を形成する場合、形成後の第２のポ
リシリコン膜の表面にリンを含むシリコン酸化膜が形成
される。通常、ふっ酸溶液に浸けてリンを含むシリコン
酸化膜を除去するが、この時に、特にシリコン酸化膜を
抵抗素子用絶縁膜として用いた場合、抵抗素子用絶縁膜
も除去される恐れがある。また、完全に除去されず一部
が削れた状態になったとしても、第２のポリシリコン膜
と抵抗素子用絶縁膜の段差部分が抵抗素子間でばらつ
き、後の工程（Ｅ）で形成する第３のポリシリコン膜の
長さがばらつくことになり、抵抗値のバラツキの原因に
なることが考えられる。

【００２２】そこで、本発明の製造方法において、上記
工程（Ｃ）で、上記抵抗素子用絶縁膜として下層がシリ
コン酸化膜、上層がシリコン窒化膜からなる積層膜を形
成し、上記工程（Ｄ）で上記積層膜をマスクとして上記
第１のポリシリコン膜に不純物を導入し、その後、上記
シリコン窒化膜を除去し、残存する上記シリコン酸化膜
を上記抵抗素子用絶縁膜として用いることが好ましい。
その結果、第１のポリシリコン膜へのイオン導入の際に
第２のポリシリコン膜の表面に形成されたシリコン酸化
膜を選択的に除去する場合であっても、抵抗素子用絶縁
膜として用いるシリコン酸化膜の上層にシリコン窒化膜
が形成されているので、抵抗素子用絶縁膜として用いる
シリコン酸化膜を安定して残存させることができる。

【００２３】本発明の製造方法において、上記工程
（Ｃ）で、上記抵抗素子用絶縁膜をパターニングするた
めのフォトレジストパターンを残存させ、上記工程
（Ｄ）で、残存する上記フォトレジストパターン及び上
記抵抗素子用絶縁膜をマスクにして、イオン注入法によ
り、第１のポリシリコン膜に不純物を導入して上記第２
のポリシリコン膜を形成することが好ましい。その結
果、抵抗素子用絶縁膜の膜厚を薄膜化することが可能に
なる。抵抗素子用絶縁膜を薄膜化することにより、抵抗
素子用絶縁膜上層に形成される、所望の抵抗値を得るた
めの第３のポリシリコン膜の長さのばらつきを抑制する
ことができ、抵抗素子の抵抗値のばらつきを低減するこ
とができる。

【００２４】

【実施例】図１及び図２は、本発明の製造方法の一実施
例を示す工程断面図である。図２（Ｉ）は本発明の半導
体装置の一実施例を示す。図２（Ｉ）を参照して、半導
体装置の一実施例を説明する。半導体基板１表面に素子
分離のためのフィールド酸化膜３が形成されている。フ
ィールド酸化膜で囲まれた活性領域の半導体基板１の表
面にＭＯＳトランジスタのゲート酸化膜５が形成されて
いる。ゲート酸化膜５上に、下層が第２のポリシリコン
膜１１、上層が第３のポリシリコン膜からなるゲート電
極１９が形成されている。活性領域の半導体基板１には
ゲート電極１９を挟んで、ＭＯＳトランジスタのソース
及びドレインを構成する高濃度不純物領域２３が形成さ
れている。

【００２５】フィールド酸化膜３上に、不純物が含まれ
ておらず絶縁性の第１のポリシリコン膜７が形成されて
いる。第１のポリシリコン膜７の両端側に隣接して、不
純物が高濃度に導入された導電性の第２のポリシリコン
膜１１，１１が形成されている。第１のポリシリコン膜
７上に抵抗素子用絶縁膜としてのシリコン酸化膜９が形
成されている。第２のポリシリコン膜１１上及び抵抗素
子用絶縁膜９上に連続して、高抵抗値を得るための不純
物が導入された、抵抗値を決定するための第３のポリシ
リコン膜１３が形成されている。フィールド酸化膜３上
に形成された第１のポリシリコン膜７、シリコン酸化膜
９、第２のポリシリコン膜１１，１１、第３のポリシリ
コン膜１３は抵抗素子１７を構成する。

【００２６】抵抗素子１７上及びゲート電極１９上を含
む半導体基板１上全面に層間絶縁膜２５が形成されてい
る。層間絶縁膜２５には、抵抗素子１７の第２のポリシ
リコン膜１１と第３のポリシリコン膜１３が積層されて
いる領域に対応する位置及びＭＯＳトランジスタの高濃
度不純物領域２３に対応する位置にコンタクトホール２
７が形成されている。

【００２７】図１から図３を用いて製造方法の一実施例
を説明する。 （Ａ）半導体基板１に、公知技術により素子分離のため
のフィールド酸化膜（フィールド絶縁膜）３を４００〜
１０００ｎｍ程度、例えば５００ｎｍの膜厚で形成し、
ＭＯＳトランジスタが形成される領域（活性領域）にゲ
ート酸化膜５を２０〜１００ｎｍ程度、例えば２０ｎｍ
の膜厚で形成する。

【００２８】（Ｂ）不純物を含んでいない絶縁性の第１
のポリシリコン膜７を膜厚１００〜５００ｎｍ程度、例
えば３００ｎｍの膜厚で形成する。ここで、第１のポリ
シリコン膜は不純物を全く含んでいないものに限定され
るものではなく、十分な絶縁性を得られるものであれば
少量の不純物を含んでいてもよい。 （Ｃ）第１のポリシリコン膜７上にＬＰＣＶＤ（減圧気
相成長）法にてシリコン酸化膜９を１００〜４００ｎ
ｍ、例えば２００ｎｍの膜厚で形成し、フォトリソグラ
フィ技術及びドライエッチング技術を用いて高抵抗ポリ
シリコン領域（抵抗素子の中央部）に対応する領域に抵
抗素子用絶縁膜としてのシリコン酸化膜９が残るように
パターニングする。

【００２９】（Ｄ）例えば固相拡散法を用いて、シリコ
ン酸化膜９をマスクとして、第１のポリシリコン膜７に
導電性を与える量の不純物を導入して低抵抗化し、シリ
コン酸化膜下の第１のポリシリコン膜９に隣接して、低
抵抗化された導電性の第２のポリシリコン膜１１を形成
する。 （Ｅ）半導体基板１上全面に、抵抗値を決定するための
第３のポリシリコン膜１３を１０〜３００ｎｍ程度、例
えば５０ｎｍの膜厚で形成する。所望の抵抗値を得るた
めに、例えばイオン注入法により、注入エネルギーが１
０ｋｅＶ、注入量が１×１０¹⁴ｃｍ^-2の条件でリンを第
３のポリシリコン膜１３に注入する（矢印参照）。

【００３０】（Ｆ）フィールド酸化膜３上の抵抗素子形
成領域及び活性領域上のゲート電極形成領域に抵抗素子
及びＭＯＳトランジスタのゲート電極を形成のためのフ
ォトレジストパターン１５を形成する。 （Ｇ）フォトレジストパターン１５をマスクにして、第
３のポリシリコン膜１３及び第１のポリシリコン膜１１
を異方性エッチングする。これにより、フィールド酸化
膜３上に第１のポリシリコン膜７、第１のポリシリコン
膜７の両端に隣接した第２のポリシリコン膜１１，１
１、抵抗素子用絶縁膜９及び第３のポリシリコン膜１３
からなる抵抗素子１７と、活性領域のゲート酸化膜５上
に上層が第３のポリシリコン膜１３及び下層が第２のポ
リシリコン膜１１からなるＭＯＳトランジスタのゲート
電極１９を形成する。このとき、従来技術のようには、
第３のポリシリコン膜１３の残渣の発生はない。

【００３１】（Ｈ）抵抗素子１７を覆うようにフォトレ
ジストパターン２１を形成する。フォトレジストパター
ン２１をマスクとして、ＭＯＳトランジスタの高濃度不
純物領域を形成するための不純物注入を例えばイオン注
入法によって行ない、その後、活性化のための熱処理を
行なって、ＭＯＳトランジスタの高濃度不純物領域２３
を形成する。 （Ｉ）半導体基板１上全面に層間絶縁膜２５を堆積す
る。層間絶縁膜２５の、抵抗素子１７の両端側の第２の
ポリシリコン膜１１と第３のポリシリコン膜１３が積層
している領域及びＭＯＳトランジスタの高濃度不純物領
域２３の所望の位置にコンタクトホール２７を形成す
る。図に示すように、コンタクトホール２７が上層の第
３のポリシリコン膜１３を貫通して下層の第２のポリシ
リコン膜１１に到達しても、後工程でコンタクトホール
２７に充填される配線材と第２及び第３のポリシリコン
膜の良好な電気的接触が得られる。

【００３２】この実施例では、シリコン酸化膜９の下層
に位置する第１のポリシリコン膜７は、不純物を含有し
ていないので、抵抗値は１０⁹Ω程度の非常に高い抵抗
値を示す。したがって、抵抗素子１７としては、シリコ
ン酸化膜９の下にある第１のポリシリコン膜７は電気伝
導に寄与せず、不純物が導入されている第２のポリシリ
コン膜１３の抵抗値により決定される。

【００３３】上記の実施例では、工程（Ｃ）で、第１の
ポリシリコン膜７上にシリコン酸化膜９をＬＰＣＶＤ法
によって形成しているが、本発明はこれに限定されるも
のではなく、熱酸化法や常圧ＣＶＤ法など、他の方法に
よってシリコン酸化膜を形成してもよい。また、シリコ
ン酸化膜９をパターニングする方法はドライエッチング
法に限定されず、例えばふっ酸溶液を用いたウエットエ
ッチング法などを用いてもよい。

【００３４】また、本発明の製造方法の工程（Ｄ）に対
応する上記の実施例の工程（Ｄ）で、第１のポリシリコ
ン膜７に不純物を導入して第２のポリシリコン膜１１を
形成する方法として固相拡散法を用いているが、本発明
はこれに限定されるものではなく、例えばイオン注入法
を用いてもよい。本発明の工程（Ｄ）で、イオン注入法
によって第２のポリシリコン膜に不純物を導入する実施
例を図３を用いて説明する。

【００３５】図３は製造方法の他の実施例の一部分を示
す工程断面図である。この実施例は図１及び図２の実施
例と同様の工程（Ａ）から（Ｉ）によって構成され、図
３ではそのうち（Ｃ）及び（Ｄ）についてのみ示す。工
程（Ａ）、（Ｂ）及び工程（Ｅ）から（Ｉ）については
図１及び図２と同様であるので、図示及び説明は省略す
る。 （Ｃ）第１のポリシリコン膜７上にシリコン酸化膜９を
１０〜２００ｎｍ、例えば３０ｎｍの膜厚で形成する。
フォトリソグラフィ技術により高抵抗ポリシリコン領域
（抵抗素子の中央部）に対応する領域にフォトレジスト
パターン２９を形成し、ドライエッチング技術によりフ
ォトレジストパターン２９をマスクとして抵抗素子用絶
縁膜としてのシリコン酸化膜９を形成する。

【００３６】（Ｄ）フォトレジストパターン２９及びシ
リコン酸化膜９をマスクとして、第１のポリシリコン膜
７に、イオン注入法を用いて例えば注入エネルギーが３
０ｋｅＶ、注入量が１×１０¹⁶ｃｍ^-2の条件でヒ素を注
入して第２のポリシリコン膜１１を形成する。

【００３７】その後、フォトレジストパターン２９を除
去し、図１の工程（Ｅ）及び図２の工程（Ｆ）から
（Ｉ）と同様にして抵抗素子及びＭＯＳトランジスタを
形成する。このように、工程（Ｃ）で抵抗素子用絶縁膜
としてのシリコン酸化膜９を形成するためのフォトレジ
ストパターン２９を除去しないで、工程（Ｄ）でフォト
レジストパターン２９をイオン注入用のマスクとして用
いるようにすれば、シリコン酸化膜９を薄膜化できる利
点がある。シリコン酸化膜９を薄膜化することにより、
第３のポリシリコン膜１３が連続して形成される、第２
のポリシリコン膜１１とシリコン酸化膜９の段差を低く
形成することができ、第３のポリシリコン膜１３の長さ
のばらつきを小さくでき、ひいては抵抗素子２１の抵抗
値のばらつきを低減できる。

【００３８】また、上記実施例では、抵抗体用絶縁膜と
してシリコン酸化膜９を用いているが、本発明はこれに
限定されるものではなく、抵抗体用絶縁膜としてシリコ
ン窒化膜を用いることもできる。図４は、抵抗体用絶縁
膜としてシリコン窒化膜を用いた製造方法の実施例の一
部を示す工程断面図である。この実施例は図１及び図２
の実施例と同様の工程（Ａ）から（Ｉ）によって構成さ
れ、図４ではそのうち（Ｃ）、（Ｄ）及び（Ｉ）につい
てのみ示す。工程（Ａ）、（Ｂ）及び工程（Ｅ）から
（Ｈ）については図１及び図２と同様であるので、図示
及び説明は省略する。図４を用いてこの実施例を説明す
る。

【００３９】（Ｃ）第１のポリシリコン膜７上にシリコ
ン窒化膜３１を１０〜２００ｎｍ、例えば３０ｎｍの膜
厚で形成し、フォトリソグラフィ技術及びドライエッチ
ング技術を用いて高抵抗ポリシリコン領域に対応する領
域に抵抗素子用絶縁膜としてのシリコン窒化膜３１が残
るようにパターニングする。 （Ｄ）シリコン窒化膜３１をマスクとして、第１のポリ
シリコン膜７に、例えば固相拡散法を用いてリンを導入
して低抵抗化し、第２のポリシリコン膜１１を形成す
る。ここで、シリコン窒化膜３１は固相拡散に対する阻
止能が高いため、シリコン酸化膜よりも薄膜化すること
が可能であり、シリコン窒化膜３１の膜厚が３０ｎｍ程
度でも通常のリンの固相拡散を十分に防ぐことができ
る。

【００４０】その後、図１の工程（Ｅ）及び図２の工程
（Ｆ）から（Ｈ）と同様の工程を経て、（Ｉ）に示すよ
うに、抵抗素子１７及びゲート電極１９を形成する。こ
の実施例によれば、図４（Ｉ）に示すように、第３のポ
リシリコン膜１３が連続して形成される、第２のポリシ
リコン膜１１とシリコン窒化膜１９の段差を低く形成す
ることができ、第３のポリシリコン膜１３の長さのばら
つきを小さくでき、ひいては抵抗素子２１の抵抗値のば
らつきを低減できる。

【００４１】また、本発明の製造方法の工程（Ｃ）に対
応する上記実施例の工程（Ｃ）で、抵抗素子用絶縁膜を
単層膜により形成しているが、本発明はこれに限定され
るものではなく、抵抗素子用絶縁膜として下層がシリコ
ン酸化膜、上層がシリコン窒化膜からなる積層膜を形成
することもできる。図５は、抵抗体用絶縁膜として下層
がシリコン酸化膜、上層がシリコン窒化膜からなる積層
膜を用いた製造方法の実施例の一部を示す工程断面図で
ある。この実施例は図１及び図２の実施例と同様の工程
（Ａ）から（Ｉ）によって構成され、図５ではそのうち
（Ｃ）及び（Ｄ）についてのみ示す。工程（Ａ）、
（Ｂ）及び工程（Ｅ）から（Ｉ）については図１及び図
２と同様であるので、図示及び説明は省略する。図５を
用いてこの実施例を説明する。

【００４２】（Ｃ）第１のポリシリコン膜７上にシリコ
ン酸化膜３３を１０〜１００ｎｍ、例えば５０ｎｍの膜
厚で形成し、さらにその上にシリコン窒化膜３５を１０
〜１００ｎｍ、例えば３０ｎｍの膜厚で形成する。シリ
コン窒化膜３５及びシリコン酸化膜３３をパターニング
して、高抵抗ポリシリコン領域に対応する領域に、下層
がシリコン酸化膜３３、上層がシリコン窒化膜３５から
なる積層膜３７を形成する。

【００４３】（Ｄ）積層膜３７をマスクとして、第１の
ポリシリコン膜７に、例えば固相拡散法を用いてリンを
導入して低抵抗化し、第２のポリシリコン膜１１を形成
する。このとき、第２のポリシリコン膜１１表面にリン
を含むシリコン酸化膜が形成されるので、そのシリコン
酸化膜を除去するために、ふっ酸溶液を用いてウエット
エッチングを行なう。リンを含むシリコン酸化膜を除去
するためのふっ酸溶液でのエッチングで、抵抗素子用絶
縁膜として用いるシリコン酸化膜３３は、シリコン窒化
膜３５により覆われているので、除去されにくくなって
残る。このとき、シリコン酸化膜３３には側面からのふ
っ酸溶液のエッチングにより、食い込み部分３９が発生
する。この状態では、後工程で第２のポリシリコン膜上
及び抵抗素子用絶縁膜上に第３のポリシリコン膜を形成
する際に、食い込み部分３９周辺で第３のポリシリコン
膜が不連続になる可能性が考えられるので、上層のシリ
コン窒化膜３５を除去してから第３のポリシリコン膜を
形成する。シリコン窒化膜３５の除去は、熱リン酸溶液
に浸けることでシリコン窒化膜３５のみを選択的に除去
することができる。その後、図１の工程（Ｅ）及び図２
の工程（Ｆ）から（Ｈ）と同様の工程を経て、（Ｉ）に
示すように、抵抗素子１７及びゲート電極１９を形成す
る。

【００４４】以上、本発明の実施例を説明したが、本発
明はこれに限定されるものではなく、特許請求の範囲に
記載された本発明の範囲内で種々の変更が可能である。

【００４５】

【発明の効果】請求項１に記載の半導体装置では、抵抗
素子は、フィールド絶縁膜上に形成された絶縁性の第１
のポリシリコン膜と、上記第１のポリシリコン膜の両端
に隣接したコンタクトホールが形成される領域に形成さ
れた導電性の第２のポリシリコン膜と、上記第１のポリ
シリコン膜上に形成された抵抗素子用絶縁膜と、上記第
２のポリシリコン膜上及び上記抵抗素子用絶縁膜上に連
続して形成された抵抗値を決定するための第３のポリシ
リコン膜とを備え、上記ＭＯＳトランジスタは、上記フ
ィールド絶縁膜に囲まれた活性領域の半導体基板上に、
ゲート酸化膜を介して、下層が上記第２のポリシリコン
膜と同時に形成されたポリシリコン膜、上層が上記第３
のポリシリコン膜と同時に形成されたポリシリコン膜の
積層膜からなるゲート電極を備えているようにしたの
で、上記抵抗素子の構成では、第３のポリシリコン膜を
薄く形成し、コンタクトホールを形成する際に第３のポ
リシリコン膜を貫通してしまっても、コンタクトホール
に充填される配線材と第２及び第３のポリシリコン膜の
良好な電気的接触が得られるので、抵抗素子の特性を維
持できる。さらに、ＭＯＳトランジスタにおいて、第３
のポリシリコン膜と第２のポリシリコン膜を連続してパ
ターニングしてＭＯＳトランジスタのゲート電極を形成
することができるので、抵抗値を決定するための薄いポ
リシリコン膜（第３のポリシリコン膜）の残渣の発生が
なく、ＭＯＳトランジスタのトランジスタ特性を維持で
きる。

【００４６】請求項３に記載の製造方法では、工程
（Ｆ）において、上記第３のポリシリコン膜、上記抵抗
素子用絶縁膜、上記第２のポリシリコン膜及び上記第１
のポリシリコン膜をパターニングして、上記フィールド
絶縁膜上に上記第１のポリシリコン膜、上記第１のポリ
シリコン膜の両端に隣接した第２のポリシリコン膜、上
記抵抗素子用絶縁膜及び上記第３のポリシリコン膜から
なる抵抗素子と、上記第２のポリシリコン膜及び上記第
３のポリシリコン膜からなるＭＯＳトランジスタのゲー
ト電極を形成し、工程（Ｇ）において、上記抵抗素子の
両端側の上記第２のポリシリコン膜と第３のポリシリコ
ン膜が積層している領域の上記層間絶縁膜にコンタクト
ホールを形成するようにしたので、第３のポリシリコン
膜を薄く形成し、コンタクトホールを形成する際に第３
のポリシリコン膜を貫通してしまっても、コンタクトホ
ールに充填される配線材と第２及び第３のポリシリコン
膜の良好な電気的接触が得られるので、抵抗素子の特性
を維持できる。さらに、ＭＯＳトランジスタの形成にお
いて、第３のポリシリコン膜と第２のポリシリコン膜を
連続してパターニングしてＭＯＳトランジスタのゲート
電極を形成するので、抵抗値を決定するための薄いポリ
シリコン膜（第３のポリシリコン膜）の残渣の発生がな
く、ＭＯＳトランジスタのトランジスタ特性を維持でき
る。

【００４７】請求項２及び４に記載の半導体装置および
製造方法では、上記抵抗素子の上記抵抗素子用絶縁膜と
して、シリコン酸化膜又はシリコン窒化膜を挙げること
ができる。特に、抵抗素子用絶縁膜としてシリコン窒化
膜を用いた場合、製造方法の工程（Ｄ）において、例え
ば固相拡散法によって形成した第２のポリシリコン膜の
表面に同時に形成された不純物を含むシリコン酸化膜を
除去する際に、選択性をもって不純物を含むシリコン酸
化膜を除去することができる。さらに、シリコン窒化膜
は固相拡散に対する阻止能が高いので、薄膜化すること
ができ、抵抗素子用絶縁膜上層に形成される、所望の抵
抗値を得るための第３のポリシリコン膜の長さのばらつ
きを抑制することができ、抵抗素子の抵抗値のばらつき
を低減することができる。

【００４８】請求項５に記載の製造方法では、上記工程
（Ｃ）で、上記抵抗素子用絶縁膜として下層がシリコン
酸化膜、上層がシリコン窒化膜からなる積層膜を形成
し、上記工程（Ｄ）で上記積層膜をマスクとして上記第
１のポリシリコン膜に不純物を導入し、その後、上記シ
リコン窒化膜を除去し、残存する上記シリコン酸化膜を
上記抵抗素子用絶縁膜として用いるようにしたので、第
１のポリシリコン膜へのイオン導入の際に第２のポリシ
リコン膜の表面に形成されたシリコン酸化膜を選択的に
除去する場合であっても、抵抗素子用絶縁膜として用い
るシリコン酸化膜の上層にシリコン窒化膜が形成されて
いるので、抵抗素子用絶縁膜として用いるシリコン酸化
膜を安定して残存させることができる。

【００４９】請求項６に記載の製造方法では、本発明の
製造方法において、上記工程（Ｃ）で、上記抵抗素子用
絶縁膜をパターニングするためのフォトレジストパター
ンを残存させ、上記工程（Ｄ）で、残存する上記フォト
レジストパターン及び上記抵抗素子用絶縁膜をマスクに
して、イオン注入法により、第１のポリシリコン膜に不
純物を導入して上記第２のポリシリコン膜を形成するよ
うにしたので、抵抗素子用絶縁膜の膜厚を薄膜化するこ
とができ、抵抗素子用絶縁膜を薄膜化することにより、
抵抗素子用絶縁膜上層に形成される、所望の抵抗値を得
るための第３のポリシリコン膜の長さのばらつきを抑制
することができ、抵抗素子の抵抗値のばらつきを低減す
ることができる。

【図面の簡単な説明】

【図１】製造方法の一実施例の前半を示す工程断面図で
ある。

【図２】製造方法の一実施例の後半を示す工程断面図で
あり、（Ｉ）は装置の一実施例を示す。

【図３】製造方法の他の実施例の一部を示す工程断面図
である。

【図４】製造方法のさらに他の実施例の一部を示す工程
断面図である。

【図５】製造方法のさらに他の実施例の一部を示す工程
断面図である。

【図６】従来の製造方法によって形成した膜厚が薄いポ
リシリコン膜を使用した薄膜抵抗素子と、その抵抗素子
と金属配線とを接続するコンタクトホールを断面で示す
模式図である。

【図７】従来の製造方法における不具合を示す断面図で
ある。

【図８】従来技術１によって形成した抵抗素子を示す断
面図である。

【図９】従来技術２によって形成した抵抗素子を示す断
面図である。

【図１０】従来技術３によって形成した抵抗素子を示す
断面図である。

【符号の説明】

１ 半導体基板 ３ フィールド酸化膜 ５ ゲート酸化膜 ７ 第１のポリシリコン膜 ９ シリコン酸化膜（抵抗素子用絶縁膜） １１ 第２のポリシリコン膜 １３ 第３のポリシリコン膜 １５，２１，２９ フォトレジストパターン １７ 抵抗素子 １９ ゲート電極 ２３ 高濃度不純物領域 ２５ 層間絶縁膜 ２７ コンタクトホール ３１，３５ シリコン窒化膜 ３３ シリコン酸化膜 ３７ 積層膜 ３９ 食い込み部分

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 27/11 Ｆターム(参考） 5F033 JJ00 KK04 LL04 MM05 NN13 PP09 PP33 QQ08 QQ10 QQ11 QQ16 QQ19 QQ37 QQ59 QQ65 QQ68 QQ80 RR04 RR06 SS12 SS13 SS27 VV06 VV09 VV16 XX00 5F038 AR06 AR10 AR15 AR16 EZ13 EZ15 EZ20 5F048 AB01 AB10 AC10 BA01 BB05 BG12 DA09 5F083 BS37 BS42 GA02 GA11 MA01 MA04 MA15

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ポリシリコン膜を用いた抵抗素子及びＭ
   ＯＳトランジスタを同一基板上に備えた半導体装置にお
   いて、 前記抵抗素子は、フィールド絶縁膜上に形成された絶縁
   性の第１のポリシリコン膜と、前記第１のポリシリコン
   膜の両端に隣接したコンタクトホールが形成される領域
   に形成された導電性の第２のポリシリコン膜と、前記第
   １のポリシリコン膜上に形成された抵抗素子用絶縁膜
   と、前記第２のポリシリコン膜上及び前記抵抗素子用絶
   縁膜上に連続して形成された抵抗値を決定するための第
   ３のポリシリコン膜とを備え、 前記ＭＯＳトランジスタは、前記フィールド絶縁膜に囲
   まれた活性領域の半導体基板上に、ゲート酸化膜を介し
   て、下層が前記第２のポリシリコン膜と同時に形成され
   たポリシリコン膜、上層が前記第３のポリシリコン膜と
   同時に形成されたポリシリコン膜の積層膜からなるゲー
   ト電極を備えていることを特徴とする半導体装置。
2. 【請求項２】 前記抵抗素子の前記抵抗素子用絶縁膜は
   シリコン酸化膜又はシリコン窒化膜からなる請求項１に
   記載の半導体装置。
3. 【請求項３】 ポリシリコン膜を用いた抵抗素子及びＭ
   ＯＳトランジスタを同一基板上に備えた半導体装置の製
   造方法において、以下の工程（Ａ）から（Ｇ）を含むこ
   とを特徴とする製造方法。 （Ａ）半導体基板表面に素子分離のためのフィールド絶
   縁膜と、フィールド絶縁膜に囲まれた活性領域とを形成
   し、前記活性領域表面にゲート酸化膜を形成する工程、
   （Ｂ）半導体基板上全面に絶縁性の第１のポリシリコン
   膜を形成する工程、（Ｃ）前記第１のポリシリコン膜上
   に抵抗素子用絶縁膜を形成し、前記フィールド絶縁膜上
   に形成する抵抗素子の中央部に対応する領域に前記抵抗
   素子用絶縁膜が残るようにパターニングする工程、
   （Ｄ）前記抵抗素子用絶縁膜をマスクにして第１のポリ
   シリコン膜に導電性を与えるための不純物を導入し、前
   記抵抗素子用絶縁膜下の前記第１のポリシリコン膜に隣
   接して第２のポリシリコン膜を形成する工程、（Ｅ）半
   導体基板上全面に、抵抗値を決定するための第３のポリ
   シリコン膜を形成する工程、（Ｆ）前記第３のポリシリ
   コン膜、前記抵抗素子用絶縁膜、前記第２のポリシリコ
   ン膜及び前記第１のポリシリコン膜をパターニングし
   て、前記フィールド絶縁膜上に前記第１のポリシリコン
   膜、前記第１のポリシリコン膜の両端に隣接した第２の
   ポリシリコン膜、前記抵抗素子用絶縁膜及び前記第３の
   ポリシリコン膜からなる抵抗素子と、前記活性領域に前
   記第２のポリシリコン膜及び前記第３のポリシリコン膜
   からなるＭＯＳトランジスタのゲート電極を形成する工
   程、（Ｇ）半導体基板上全面に層間絶縁膜を形成した
   後、前記抵抗素子の両端側の前記第２のポリシリコン膜
   と第３のポリシリコン膜が積層している領域の前記層間
   絶縁膜にコンタクトホールを形成する工程。
4. 【請求項４】 前記抵抗素子用絶縁膜として、シリコン
   酸化膜又はシリコン窒化膜を用いる請求項３に記載の製
   造方法。
5. 【請求項５】 前記工程（Ｃ）で、前記抵抗素子用絶縁
   膜として下層がシリコン酸化膜、上層がシリコン窒化膜
   からなる積層膜を形成し、前記工程（Ｄ）で前記積層膜
   をマスクとして前記第１のポリシリコン膜に不純物を導
   入し、その後、前記シリコン窒化膜を除去し、残存する
   前記シリコン酸化膜を前記抵抗素子用絶縁膜として用い
   る請求項３に記載の製造方法。
6. 【請求項６】 前記工程（Ｃ）で、前記抵抗素子用絶縁
   膜をパターニングするためのフォトレジストパターンを
   残存させ、前記工程（Ｄ）で、残存する前記フォトレジ
   ストパターン及び前記抵抗素子用絶縁膜をマスクにし
   て、イオン注入法により、第１のポリシリコン膜に不純
   物を導入して前記第２のポリシリコン膜を形成する請求
   項３から５のいずれかに記載の製造方法。