JPH11177046A - 半導体装置及びその製造方法並びにキャパシタの製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】本願発明は、トレンチキャパシタを有する半導
体装置において、埋め込みプレートの不純物濃度を高濃
度とし、かつ、埋め込みプレートの深さと寄生トランジ
スタの発生を防ぐ絶縁膜の深さとを１の工程で決定し、
それぞれの深さを厳密に制御する必要をなくしたことを
主要な特徴とする。 【解決手段】半導体基板にトレンチを形成する工程と、
前記トレンチ内にＡｓＳＧ膜を形成する工程と、前記ト
レンチ内のＡｓＳＧ膜が形成されていない側面に側壁を
形成する工程と、前記半導体基板に前記ＡｓＳＧ膜に含
まれる不純物を拡散させる工程と、前記ＡｓＳＧ膜を除
去する工程と、前記トレンチ内に誘電膜を被着させる工
程と、前記トレンチ内に導電膜を形成する工程と、前記
トレンチの内、前記導電膜の上面から前記Ｐ型半導体基
板の上面までの側壁にＴＥＯＳ膜を形成する工程とによ
り形成されたセルキャパシタを具備する半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、トレンチキャパ
シタを有する半導体装置及びその製造方法にかかり、特
に、高濃度埋め込みプレートの形成、及び、キャパシタ
として使用するトレンチの上部側面に形成する絶縁膜の
形成に関する。

【０００２】

【従来の技術】深いトレンチキャパシタを有するダイナ
ミック型半導体装置を製造する従来の方法（以下「方法
Ａ」とする）について、図面を参照しながら説明する。
まずはじめに図１（ａ）に示したように、Ｐ型半導体基
板１の表面に熱酸化法を用いて酸化膜２を形成し、その
上にＣＶＤ法を用いて窒化膜３を形成する。次いで、窒
化膜３の上にＣＶＤ法を用いてＴＥＯＳ膜４を形成し、
その上に回転塗布法を用いて反射防止膜及びレジスト５
を形成し、さらに、写真蝕刻法を用いてレジスト５を所
定の形状にパターニングする。次に、パターニングされ
たレジスト５をマスクに、異方性エッチング法、例え
ば、ＲＩＥ法を用いて反射防止膜、ＴＥＯＳ膜４、窒化
膜３及び酸化膜２を除去し、Ｐ型半導体基板１の上面の
一部を露出させる。ここで、ＴＥＯＳ膜４はマスク材と
して使用される。

【０００３】次に、図１（ｂ）に示したように、レジス
ト５をアッシングにより除去し、ＴＥＯＳ膜４をマスク
にし、異方性エッチング法、例えば、ＲＩＥ法を用い
て、Ｐ型半導体基板１をエッチング除去して溝６（以下
「トレンチ６」とする）を形成する。このトレンチ６に
キャパシタが形成される。

【０００４】次に、図２（ａ）に示したように、不純物
を含んだ膜７、例えば、ＡｓＳＧ膜をＣＶＤ法を用いて
全面に形成した後、回転塗布法を用いてトレンチ６が完
全に充填されるように全面にレジスト８を形成する。こ
こで、不純物を含んだ膜７は、不純物が含まれており、
かつ、Ｐ型半導体基板１と十分にエッチング選択比が取
れる膜ならばなんでもよい。

【０００５】次に、図２（ｂ）に示したように、レジス
ト８を露光現像することにより膜７の一部を露出させ
る。次に、例えば、フッ酸系のウェットエッチング法を
用いて、露出した膜７を除去する。これにより、膜７の
深さが決定される。

【０００６】次に、図３（ａ）に示したように、トレン
チ６内のレジスト８をアッシングにより除去し、トレン
チ６内の側壁全体に、例えば、ＣＶＤ法によりＴＥＯＳ
膜９を形成する。

【０００７】次に、図３（ｂ）に示したように、熱拡散
法により膜７に含まれる不純物をトレンチ６の側壁に拡
散させる。これにより、埋め込みプレート１０が形成さ
れる。なお、埋め込みプレート１０の深さＸは、膜７を
ウェットエッチング法等により除去する工程（図２
（ｂ）参照）で膜７の深さを決定したと同時に、決定さ
れることとなる。また、ＴＥＯＳ膜９は、膜７に含まれ
る不純物を拡散させる際に、その不純物が外方拡散によ
りトレンチ６の側壁のうち膜７が形成されていない部分
からＰ型半導体基板１の中に入り込むことを防止する役
割を果たす。

【０００８】次に、図４（ａ）に示したように、例えば
ウェットエッチング法により、トレンチ６内部に形成さ
れた膜７及びＴＥＯＳ膜９４を除去する。次に、図４
（ｂ）に示したように、誘電体膜１１、例えばＮＯ膜を
ＣＶＤ法を用いて全面に形成する。次に、ＣＶＤ法を用
いてトレンチ６が完全に充填されるように導電膜１２、
例えばＡｓを含んだアモルファス・シリコン膜を全面に
形成する。

【０００９】次に、図５（ａ）に示したように、ＣＭＰ
法等の平坦化プロセスとウェットエッチング法とを併用
することにより、窒化膜３の上面を平坦化する。そし
て、窒化膜３をマスクとして異方性エッチング法、例え
ば、ＲＩＥ法を用いて誘電体膜１１及び導電膜１２を埋
め込みプレートの上部と同じ高さまでエッチングする。
これにより、キャパシタが形成される。

【００１０】次に、図５（ｂ）に示したように、絶縁膜
１３、例えばＴＥＯＳ膜をＣＶＤ法を用いて、全面に形
成する。この絶縁膜１３は寄生トランジスタの発生を防
ぐものであるため、膜厚を十分に取る必要がある。

【００１１】次に、図６に示したように、絶縁膜１３を
異方性エッチング法、例えば、ＲＩＥ法を用いてトレン
チ側面にのみ残すことにより、側壁を形成する。この絶
縁膜１３の下部の深さＹは、ＲＩＥ法等を用いて誘電体
膜１１及び導電膜１２をエッチングする工程（図５
（ａ）参照）により決定されている。

【００１２】この後、トレンチ６の内、導電膜１２の上
面から少なくとも前記Ｐ型半導体基板１の上面まで導電
膜を形成し、図示せぬトランジスタの拡散層と、トレン
チ６内に埋め込んだ導電膜１２とを電気的に接続させ
る。そして、Ｐ型半導体基板１上に情報転送用トランジ
スタを形成することにより半導体装置を製造する。

【００１３】また、図７に示したように、トレンチ６の
側壁に不純物を含んだ膜７を被着させる代わりに、不純
物を含んだ膜１４をトレンチ６内に埋め込む方法もある
（以下「方法Ｂ」とする）。この方法について図面を参
照しながら詳細に説明する。

【００１４】まず、図１（ａ）（ｂ）に示したように、
Ｐ型半導体基板１について所定のエッチング工程を経る
ことによりトレンチ６を形成するところまでは前記方法
と同様である。

【００１５】次に、図７に示したように、不純物を含ん
だ膜１４、例えば、ＡｓＳＧ膜をＣＶＤ法を用いて全面
に形成する。ここで、不純物を含んだ膜１４は、不純物
が含まれており、かつ、Ｐ型半導体基板１と十分にエッ
チング選択比が取れる膜ならばなんでもよい。

【００１６】次に、図８（ａ）に示したように、異方性
エッチング法、例えば、ＲＩＥ法を用いて膜１４をトレ
ンチ６内の所定の深さまでエッチングする。このエッチ
ング工程により、膜１４の深さが決定される。

【００１７】次に、図８（ｂ）に示したように、例えば
ＣＶＤ法を用いることにより、ＴＥＯＳ膜１５を全面に
形成する。次に、図９（ａ）に示したように、熱拡散法
により、膜１４に含まれる不純物をトレンチ６の側壁に
拡散させる。これにより、埋め込みプレート１６が形成
される。なお、埋め込みプレート１６の深さＺは、膜１
４をＲＩＥ法等を用いてトレンチ６内の所定の深さまで
エッチングした工程（図８（ａ）参照）で膜１４の深さ
を決定したと同時に、決定されることとなる。また、Ｔ
ＥＯＳ膜１５は、膜１４に含まれる不純物を拡散させる
際に、その不純物が外方拡散によりトレンチ６の側壁の
うち膜１４が形成されていない部分からＰ型半導体基板
１の中に入り込むことを防止する役割を果たす。次に、
図９（ｂ）に示したように、フッ酸系のウェットエッチ
ング法等により、トレンチ６内に形成された膜１４並び
にＴＥＯＳ膜１５及びＴＥＯＳ膜４を除去する。以下、
図４（ｂ）から図６に既に示した方法により半導体装置
を形成する。

【００１８】

【発明が解決しようとする課題】トレンチ６の側壁に不
純物を含む膜７を被着させて熱拡散させることにより埋
め込みプレート１０を作成する方法Ａ（図１（ａ）〜図
６参照）を採ると、トレンチ６の穴径を縮小したとき
に、トレンチ６の側壁に被着させることのできる不純物
を含んだ膜７の膜厚が減少する。そのため、膜厚に依存
することとなる埋め込みプレート１０の不純物濃度も低
下するため、埋め込みプレート１０の不純物濃度を高く
することが困難となる。しかし、セルキャパシタに電圧
をかけたときにＰ型半導体基板１側の空乏層幅が大きく
なり、蓄積容量が低下し、ＤＲＡＭの特性が劣化すると
いう問題があった。

【００１９】また、トレンチの側壁に不純物を含んだ膜
７を被着させる代わりに、不純物を含んだ膜１４をトレ
ンチ内に埋め込む方法Ｂ（図７〜図９（ｂ）、図４
（ｂ）〜図６参照）を採ると、不純物を熱拡散させた後
に前記不純物を含んだ膜１４を除去するにあたってのエ
ッチング時間が長くなり、Ｐ型半導体基板１上の酸化膜
２が後退してしまう（図９（ｂ）参照）。この酸化膜２
はセルトランジスタとなる部分のＰ型半導体基板１を保
護する役割を果たしているもので、酸化膜２の後退によ
り剥き出しになったＰ型半導体基板１が他工程の影響を
受け、そのＰ型半導体基板面に形成するトランジスタの
特性を劣化させてしまう問題があった。

【００２０】また、埋め込みプレート１０、１６の深さ
Ｘ、Ｚ（図３（ｂ）、図９（ａ）参照）と寄生トランジ
スタの発生を防ぐための絶縁膜１３の深さＹ（図６参
照）とは、それぞれ、不純物を含む膜７、１４を所定の
高さまでエッチングする工程（図２（ｂ）、図８（ａ）
参照）と、トレンチ６の側壁に誘電体膜１１を被着させ
た後、トレンチ内に導電膜１２を埋め込んでキャパシタ
を形成する際のエッチングの工程（図５（ａ）参照）、
の２つの工程で独立に決まるため、それぞれの工程の深
さを厳密に制御しないと、セルキャパシタの蓄積容量に
バラツキが生じる問題がある。

【００２１】本願発明は上述の問題点に鑑みてなされた
ものであり、Ｐ型半導体基板１上の酸化膜２を後退させ
ることなく、埋め込みプレート１０、１６の不純物濃度
を高濃度とすることにより、セルキャパシタの蓄積容量
を大きくし、読み込み書き込み特性などＤＲＡＭの特性
を向上させることを目的とする。さらに、埋め込みプレ
ート１０、１６の深さＸ，Ｚ及び寄生トランジスタ発生
を防止するための絶縁膜１３の深さＹを決定するプロセ
ス（図２（ｂ）、図８（ａ）参照）の厳密な制御を不要
とすることによりにより、セルキャパシタの蓄積容量の
バラツキを低減し、製品の歩留まりを向上させることを
目的とするものである。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本願発明は、一導電型半導体基板に所定の深さを有
するトレンチを形成する工程と、前記トレンチの底部か
ら前記一導電型半導体基板の表面に至らない所定の高さ
まで、不純物を含んだ第一の膜を埋め込む工程と、前記
所定の高さから前記一導電型半導体基板の上面までの前
記トレンチの側面に第二の膜を形成する工程と、前記一
導電型半導体基板に前記第一の膜に含まれる不純物を拡
散させる工程と、前記第二の膜をマスクとして前記トレ
ンチ内の前記第一の膜を除去する工程と、前記トレンチ
の、前記一導電型半導体基板表面が露出している部分及
び前記第二の膜の表面に、第一の絶縁膜を被着させる工
程と、前記トレンチの底部から、概略前記第二の膜が形
成されている高さまで、不純物を含んだ第三の膜を形成
する工程と、前記第二の膜に被着した前記第一の絶縁膜
及び前記第二の膜を除去する工程と、前記トレンチの、
前記第三の膜の上面から前記一導電型半導体基板の上面
までの側面に第二の絶縁膜を形成する工程と、前記トレ
ンチの、前記第三の膜の上面から少なくとも前記一導電
型半導体基板の上面まで導電膜を形成する工程と、所定
の拡散層と前記第三の膜とを電気的に接続させる工程
と、前記一導電型半導体基板上に情報転送用トランジス
タを形成する工程とを具備することを特徴とする。

【００２３】本願発明は、上述の構成を採用することに
より、セルキャパシタの蓄積容量を大きくし、読み込み
書き込み特性などＤＲＡＭの特性を向上させることがで
きる。さらに、セルキャパシタの蓄積容量のバラツキを
低減し、製品の歩留まりを向上させることも可能とな
る。

【００２４】

【発明の実施の形態】以下、本願発明の第一の実施の形
態について図面（図１０（ａ）〜図１６（ｂ）参酌）を
参酌して説明する。まずはじめに図１０（ａ）に示した
ように、Ｐ型半導体基板１７の表面に熱酸化法を用いて
厚さ６ｎｍ程度の酸化膜１８を形成し、その上にＣＶＤ
法を用いて厚さ２２０ｎｍ程度の窒化膜１９を形成す
る。次いで、窒化膜１９の上にＣＶＤ法を用いて厚さ７
００ｎｍ程度のＴＥＯＳ膜２０を形成し、その上に回転
塗布法を用いてレジスト２１を形成し、さらに、写真蝕
刻法を用いてレジスト２１を所定の形状にパターニング
する。次に、パターニングされたレジスト２１をマスク
に、異方性エッチング法、例えば、ＲＩＥ法を用いてＴ
ＥＯＳ膜２０、窒化膜１９及び酸化膜１８を除去し、Ｐ
型半導体基板１７の上面の一部を露出させる。ここで、
ＴＥＯＳ膜２０はマスク材として使用される。

【００２５】次に、図１０（ｂ）に示したように、レジ
スト２１をアッシングにより除去し、ＴＥＯＳ膜２０を
マスクにし、異方性エッチング法、例えば、ＲＩＥ法を
用いて、Ｐ型半導体基板１７をエッチング除去して溝２
２（以下「トレンチ２２」とする）を形成する。このト
レンチ２２にキャパシタが形成される。

【００２６】次に、図１１（ａ）に示したように、不純
物を含んだ膜２３、例えば、ＡｓＳＧ膜又はＰＳＧをＣ
ＶＤ法を用いて厚さ７００ｎｍ程度に全面に形成する。
これにより、トレンチ２２内は不純物を含んだ膜２３で
完全に埋め込まれる。ここで、不純物を含んだ膜２３
は、不純物が含まれており、かつ、Ｐ型半導体基板１７
と十分にエッチング選択比が取れる膜ならばなんでもよ
い。

【００２７】次に、図１１（ｂ）に示したように、ＣＭ
Ｐ法より不純物を含んだ膜２３をＴＥＯＳ膜２０の面上
まで研磨することにより平坦化した後、異方性エッチン
グ法、例えば、ＲＩＥ法を用いて膜２３をトレンチ２２
内の所定の深さα（Ｐ型半導体基板１７と酸化膜１８と
の界面から約１．６μｍ下方）までエッチングする。こ
のエッチング工程により、膜２３の深さαが決定され
る。

【００２８】次に、図１２（ａ）に示したように、トレ
ンチ２２内の上部のＰ型半導体基板１７の表面が露出し
た側壁を熱酸化法により１０５０℃程度で酸化させ、厚
さ５ｎｍ程度の酸化膜２４を形成する。その後、トレン
チ２２内の表面に、例えば、ＣＶＤ法を用いて、酸化膜
１８を保護するための厚さ２０ｎｍ程度の窒化膜２５を
形成する。

【００２９】次に、図１２（ｂ）に示したように、窒化
膜２５を異方性エッチング、例えば、ＲＩＥ法を用い
て、トレンチ２２内の側面にのみ残すことにより、側壁
を形成する。

【００３０】次に、図１３（ａ）に示したように、熱拡
散法により、膜２３に含まれる不純物をトレンチ２２の
側壁に拡散させる。これにより、埋め込みプレート２６
が形成される。なお、埋め込みプレート２６の深さβ
は、膜２３をＲＩＥ法等を用いてトレンチ２２内の所定
の深さまでエッチングした工程（図１１（ｂ）参照）で
膜２３の深さを決定したと同時に、決定されることとな
る。また、窒化膜２５は、膜２３に含まれる不純物を拡
散させる際に、その不純物が外方拡散によりトレンチ２
２の側壁のうち膜２３が形成されていない部分からＰ型
半導体基板１７の中に入り込むことを防止する役割を果
たす。さらに、酸化膜２４は、 Ｐ型半導体基板１７と
窒化膜２５との間に入ることにより、Ｐ型半導体基板１
７と窒化膜２５とを直接的に接しさせた場合に相互の熱
膨張係数の相違から熱拡散時（図１３（ａ）参照）に起
こる歪みを防止し、ＤＲＡＭに欠陥が生じることを防止
する役割を果たす。

【００３１】ここで、熱拡散法により、膜２３に含まれ
る不純物をトレンチ２２の側壁に拡散させる工程（図１
３（ａ）参照）は、窒化膜２５を異方性エッチング、例
えば、ＲＩＥ法を用いてトレンチ２２内の側壁のうち酸
化膜２４が形成されている部分にのみ残して側壁を形成
する工程（図１２（ｂ）参照）の前にしても構わない。

【００３２】また、熱拡散法により不純物を拡散させる
前に、フッ酸系のウェットエッチング法により、不純物
を含んだ膜２３を除去した後、気相拡散法により、不純
物をトレンチ２２の側壁のうちＰ型半導体基板１７が露
出している部分に拡散させることもできる。この場合、
膜２３は不純物を含んでいなくても構わない。この気相
拡散法を用いて不純物を拡散させる方法によると、供給
源が気体であるために、埋め込みプレート２６の不純物
濃度を高濃度にすることができる効果がある。

【００３３】さらに、熱拡散法により不純物を拡散させ
る前に、フッ酸系のウェットエッチング法により不純物
を含んだ膜２３を除去した後、トレンチ２２内の側面の
うちＰ型半導体基板１７が露出している部分をドライエ
ッチング法、例えば、ＣＤＥ法により後退させる工程を
いれる。この場合、膜２３は不純物を含んでいなくても
構わない。この工程を加えると、キャパシタ部の表面積
を大きくすることができ、蓄積容量を増加させることが
できる効果がある。この後、気相拡散法により、不純物
をトレンチ２２の側壁のうちＰ型半導体基板１７が露出
している部分に拡散させる。また、不純物を含んだ膜を
トレンチ２２内に新たに埋め込んでその不純物を拡散さ
せる方法をとることもできる。

【００３４】次に、図１３（ｂ）に示したように、フッ
酸系のウェットエッチング法により、トレンチ２２内に
形成された膜２３及び、窒化膜１９の面上に形成されて
いるＴＥＯＳ膜１９を除去する。

【００３５】次に、図１４（ａ）に示したように、厚さ
８ｎｍ程度の誘電体膜２７、例えば、ＮＯ膜をＣＶＤ法
を用いて全面に形成する。その後、厚さ５００ｎｍ程度
の導電膜２８、例えば、アモルファスシリコンをＣＶＤ
法を用いて全面に堆積させる。これにより、トレンチ２
２内は導伝膜２８で完全に埋め込まれる。次に、この導
電膜２８を異方性エッチング法、例えばＲＩＥ法を用い
て窒化膜２５の底部（Ｐ型半導体基板１７と酸化膜１８
との界面から約１．６μｍ下方）付近までエッチングす
る。これにより、キャパシタが形成される。ここで、導
電膜２８を異方性エッチング法によりエッチングする
際、その深さは、 Ｐ型半導体基板１７と酸化膜１８と
の界面から１．６μｍよりも深くても浅くてもよい。そ
のため、このエッチング工程の厳密な制御が不要とな
り、結果的に、セルキャパシタの蓄積容量のバラツキを
低減し、製品の歩留まりを向上させることが可能とな
る。

【００３６】次に、図１４（ｂ）に示したように、フッ
酸系のウェットエッチング法により、トレンチ内に形成
された窒化膜２５を除去する。次に、図１５（ａ）に示
したように、厚さ２５ｎｍ程度の絶縁膜２９、例えばＴ
ＥＯＳ膜をＣＶＤ法を用いて全面に形成する。この絶縁
膜２９は寄生トランジスタの発生を防ぐものであるた
め、膜厚を十分にとることが必要となる。

【００３７】次に、図１５（ｂ）に示したように、絶縁
膜２９を異方性エッチング法、例えば、ＲＩＥ法を用い
てトレンチ側面にのみ残すことにより、側壁を形成す
る。この絶縁膜２９の下部の深さγは、膜２３をＲＩＥ
法等を用いてトレンチ２２内の所定の深さまでエッチン
グした工程（図１１（ｂ）参照）で膜２３の深さを決定
したと同時に、決定されることとなり、埋め込みプレー
ト２６の深さβと同一の工程により決定されることとな
る。さらに、導電膜２８の上面から少なくともＰ型半導
体基板１７の上面まで導電膜３９を形成する。

【００３８】次に、図１６（ａ）に示したように、Ｐ型
半導体基板１７の上面を所定の形状にエッチングした
後、ＴＥＯＳ膜４０を形成する。さらに、窒化膜１９を
剥離した後、厚さ１００ｎｍ程度のポリシリコン４１、
厚さ５５ｎｍ程度の珪化シリサイド４２、厚さ１５０ｎ
ｍ程度の窒化シリコン４３を所定の形状に形成する。

【００３９】次に、図１６（ｂ）に示したように、窒化
シリコン４３の上面から厚さ１００ｎｍ程度のＢＰＳＧ
４４及びＢＰＳＧ４４の上面から厚さ３００ｎｍ程度の
ＴＥＯＳ膜４５を形成し、所定の形状にエッチングす
る。さらに、ＣＢコンタクトとなるポリシリコン４６及
びＭ０となるタングステン４７を所定の形状に形成する
ことにより、図示せぬトランジスタの拡散層と、トレン
チ２２内に埋め込んだ導電膜２８とを電気的に接続させ
る。そして、Ｐ型半導体基板１７上に情報転送用トラン
ジスタを形成することにより半導体装置を製造する。

【００４０】以上詳述したように、本実施例によると、
半導体基板上の酸化膜を後退させることなく、埋め込み
プレートの不純物濃度を高濃度とすることにより、セル
キャパシタの蓄積容量を大きくし、リテンション不良に
強くなる効果がある。

【００４１】また、埋め込みプレート２６の深さβと寄
生トランジスタ発生を防止するための絶縁膜２９の深さ
γとは、同一の工程で決定されるため、それぞれの深さ
β、γを厳密に制御する必要がなく、セルキャパシタの
蓄積容量のバラツキを低減し、製品の歩留まりを向上さ
せることができる。

【００４２】また、埋め込みプレート２６を形成する際
に気相拡散法を用いて不純物を拡散させる方法によると
（図１３（ａ）参照）、供給源が気体であるために、埋
め込みプレート２６の不純物濃度を高濃度とすることが
できる。

【００４３】また、埋め込みプレート２６を形成するた
めに不純物を拡散させる前にフッ酸系のウェットエッチ
ング法により膜２３を除去した後、トレンチ２２内の側
面のうちＰ型半導体基板１７が露出している部分をドラ
イエッチング法により後退させる工程をいれると（図１
３（ａ）参照）、キャパシタ部の表面積を大きくするこ
とができ、蓄積容量を増加させることができる効果があ
る。

【００４４】次に、本願発明の第二の実施の形態につい
て図面（図１７（ａ）〜図２０参酌）を参酌して説明す
る。まずはじめに図１７（ａ）に示したように、Ｐ型半
導体基板３０の表面に熱酸化法を用いて厚さ６ｎｍ程度
の酸化膜３１を形成し、その上にＣＶＤ法を用いて厚さ
２２０ｎｍ程度の窒化膜３２を形成する。次いで、窒化
膜３２の上にＣＶＤ法を用いて厚さ７００ｎｍ程度のＢ
ＳＧ膜３３を形成し、その上に回転塗布法を用いてレジ
スト３４を形成し、さらに、写真蝕刻法を用いてレジス
ト３４を所定の形状にパターニングする。次に、パター
ニングされたレジスト３４をマスクに、異方性エッチン
グ法、例えば、ＲＩＥ法を用いてＢＳＧ膜３３、窒化膜
３２及び酸化膜３１を除去し、Ｐ型半導体基板３０の上
面の一部を露出させる。ここで、ＢＳＧ膜３３はマスク
材として使用される。

【００４５】次に、図１７（ｂ）に示したように、レジ
スト３４をアッシングにより除去し、ＢＳＧ膜３３をマ
スクにし、異方性エッチング法、例えば、ＲＩＥ法を用
いて、Ｐ型半導体基板３０をエッチング除去して溝３５
（以下「トレンチ３５」とする）を形成する。このトレ
ンチ３５にキャパシタが形成される。

【００４６】次に、図１８（ａ）に示したように、ドラ
イエッチング又はウェットエッチング、例えば、窒化膜
３２に対して選択比の取れる気相ＨＦエッチングや、硫
酸＋フッ酸の条件を用いてマスク材であるＢＳＧ膜３３
を除去する。

【００４７】次に、図１８（ｂ）に示したように、不純
物を含んだ膜３６、例えば、ＡｓＳＧ膜やＰＳＧをＣＶ
Ｄ法を用いて厚さ４００ｎｍから５００ｎｍ程度に全面
に形成する。これにより、トレンチ３５内は不純物を含
んだ膜３６で完全に埋め込まれる。ここで、不純物を含
んだ膜３６は、不純物が含まれており、かつ、Ｐ型半導
体基板３０と十分にエッチング選択比が取れる膜ならば
なんでもよい。

【００４８】次に、図１９（ａ）に示したように、異方
性エッチング法、例えば、ＲＩＥ法を用いて膜３６をト
レンチ３５内の所定の深さＡ（Ｐ型半導体基板３０と酸
化膜３１との界面から約１．６μｍ下方）までエッチン
グする。このエッチング工程により、膜３６の深さＡが
決定される。また、ドライエッチング法又はウェットエ
ッチング法を用いてマスク材であるＢＳＧ膜３３を除去
する工程を経ていることにより（図１８（ａ）参照）、
マスク材自体の膜のばらつきによるエッチング工程の深
さのばらつきがなくなる。そのため、膜３６の上面内の
均一性を良くする効果が得られ、キャパシタの蓄積容量
のバラツキを低減でき、製品の歩留まりを向上させるこ
とができる。

【００４９】次に、図１９（ｂ）に示したように、トレ
ンチ３５内の上部のＰ型半導体基板３０の表面が露出し
た側壁を熱酸化法により１０５０℃程度で酸化させ、厚
さ５ｎｍ程度の酸化膜３７を形成する。その後、トレン
チ３５内の表面に、例えば、ＣＶＤ法を用いて、酸化膜
３７を保護するための厚さ２０ｎｍ程度の窒化膜３８を
形成する。

【００５０】次に、図２０に示したように、窒化膜３８
を異方性エッチング、例えば、ＲＩＥ法を用いて、トレ
ンチ３５内の側壁のうち酸化膜３７が形成されている部
分にのみ残すことにより、側壁を形成する。

【００５１】以下、図１３（ａ）から図１６（ｂ）に既
に示した方法により半導体装置を形成する。以上詳述し
たように、本実施例によると、半導体基板上の酸化膜を
後退させることなく、埋め込みプレートの不純物濃度を
高濃度とすることにより、セルキャパシタの蓄積容量を
大きくし、リテンション不良に強くなる効果がある。

【００５２】また、埋め込みプレート２６の深さβと寄
生トランジスタ発生を防止するための絶縁膜２９の深さ
γとは、同一の工程で決定されるため、それぞれの深さ
β、γを厳密に制御する必要がなく、セルキャパシタの
蓄積容量のバラツキを低減し、製品の歩留まりを向上さ
せることができる。

【００５３】また、埋め込みプレート２６を形成する際
に気相拡散法を用いて不純物を拡散させる方法によると
（図１３（ａ）参照）、供給源が気体であるために、埋
め込みプレート２６の不純物濃度を高濃度とすることが
できる。

【００５４】また、埋め込みプレート２６を形成するた
めに不純物を拡散させる前にフッ酸系のウェットエッチ
ング法により膜２３を除去した後、トレンチ２２内の側
面のうちＰ型半導体基板１７が露出している部分をドラ
イエッチング法により後退させる工程をいれると（図１
３（ａ）参照）、キャパシタ部の表面積を大きくするこ
とができ、蓄積容量を増加させることができる効果があ
る。

【００５５】また、トレンチ３５を形成した後（図１７
（ｂ）参照）、マスク材であるＢＳＧ膜３３を除去する
工程を経ることにより（図１８（ａ）参照）、異方性エ
ッチング法を用いて膜３６をトレンチ３５内の所定の深
さＡまでエッチングする工程（図１９（ａ）参照）にお
いて、マスク材から膜３６の上面までの距離が近くな
る。そのため、膜３６の上面内の均一性を良くする効果
が得られ、キャパシタの蓄積容量のバラツキを低減で
き、製品の歩留まりを向上させることができる。

【００５６】次に、本願発明の第三の実施の形態につい
て説明する。図１（ａ）から図１５（ｂ）に既に示した
方法により半導体装置を形成する。次に、図２１（ａ）
に示したように、導電膜２８の上面から少なくともＰ型
半導体基板１７の上面まで導電膜３９を形成し、所定の
形状にエッチングした後、ＴＥＯＳ膜４０を形成する。
導伝膜３９と拡散層４８とを、開口部５０を介して電気
的に接続し、さらに、この拡散層４８と配線層４９とを
電気的に接続することにより、キャパシタ半導体装置を
形成することができる。また、図２１（ｂ）に示したよ
うに、上記半導体装置の導伝膜３９と配線層４９とを電
気的に接続することにより、キャパシタを形成すること
もできる。

【００５７】ここで、図１７（ａ）〜図２０及び図１３
（ａ）〜図１５（ｂ）に既に示した方法によりキャパシ
タを形成し、図２１（ａ）又は（ｂ）に既に示した方法
により、キャパシタ半導体装置を形成することもでき
る。

【００５８】また、図２２に示したように、キャパシタ
ンスの値は、上記キャパシタを複数個並べて、相互の拡
散層５１、５２を電気的に接続することにより調節する
ことができる。 この方法によると、半導体基板上の酸
化膜を後退させることなく、埋め込みプレートの不純物
濃度を高濃度とすることにより、セルキャパシタの蓄積
容量を大きくし、リテンション不良に強くなる効果があ
る。

【００５９】また、埋め込みプレート２６の深さβと寄
生トランジスタ発生を防止するための絶縁膜２９の深さ
γとは、同一の工程で決定されるため、それぞれの深さ
β、γを厳密に制御する必要がなく、セルキャパシタの
蓄積容量のバラツキを低減し、製品の歩留まりを向上さ
せることができる。

【００６０】また、埋め込みプレート２６を形成する際
に気相拡散法を用いて不純物を拡散させる方法によると
（図１３（ａ）参照）、供給源が気体であるために、埋
め込みプレート２６の不純物濃度を高濃度とすることが
でき、キャパシタの蓄積容量を増加させることができ
る。

【００６１】また、埋め込みプレート２６を形成するた
めに不純物を拡散させる前にフッ酸系のウェットエッチ
ング法により膜２３を除去した後、トレンチ２２内の側
面のうちＰ型半導体基板１７が露出している部分をドラ
イエッチング法により後退させる工程をいれると（図１
３（ａ）参照）、キャパシタ部の表面積を大きくするこ
とができ、蓄積容量を増加させることができる効果があ
る。

【００６２】また、トレンチ３５を形成した後（図１７
（ｂ）参照）、マスク材であるＢＳＧ膜３３を除去する
工程を経ることにより（図１８（ａ）参照）、異方性エ
ッチング法を用いて膜３６をトレンチ３５内の所定の深
さＡまでエッチングする工程（図１９（ａ）参照）にお
いて、マスク材から膜３６の上面までの距離が近くな
る。そのため、膜３６の上面内の均一性を良くする効果
が得られ、キャパシタの蓄積容量のバラツキを低減で
き、製品の歩留まりを向上させることができる。上記キ
ャパシタは、セル部以外の周辺回路部に使用することが
でき、必要に応じてキャパシタンスの値を調節すること
ができる。

【００６３】

【発明の効果】以上詳述したように、本願発明によれ
ば、半導体基板上の酸化膜を後退させることなく、埋め
込みプレートの不純物濃度を高濃度とすることにより、
セルキャパシタの蓄積容量を大きくし、リテンション不
良に強くなる効果がある。また、埋め込みプレート２６
の深さβと寄生トランジスタ発生を防止するための絶縁
膜２９の深さγとは、同一の工程で決定されるため、そ
れぞれの深さβ、γを厳密に制御する必要がなく、セル
キャパシタの蓄積容量のバラツキを低減し、製品の歩留
まりを向上させることができる。

【図面の簡単な説明】

【図１】（ａ），（ｂ）とも従来のトレンチキャパシタ
を有するＤＲＡＭの製造方法を示す工程断面図。

【図２】（ａ），（ｂ）とも従来のトレンチキャパシタ
を有するＤＲＡＭの製造方法を示す工程断面図。

【図３】（ａ），（ｂ）とも従来のトレンチキャパシタ
を有するＤＲＡＭの製造方法を示す工程断面図。

【図４】（ａ），（ｂ）とも従来のトレンチキャパシタ
を有するＤＲＡＭの製造方法を示す工程断面図。

【図５】（ａ），（ｂ）とも従来のトレンチキャパシタ
を有するＤＲＡＭの製造方法を示す工程断面図。

【図６】従来のトレンチキャパシタを有するＤＲＡＭの
製造方法を示す工程断面図。

【図７】従来のトレンチキャパシタを有するＤＲＡＭの
製造方法を示す工程断面図。

【図８】（ａ），（ｂ）とも従来のトレンチキャパシタ
を有するＤＲＡＭの製造方法を示す工程断面図。

【図９】（ａ），（ｂ）とも従来のトレンチキャパシタ
を有するＤＲＡＭの製造方法を示す工程断面図。

【図１０】（ａ），（ｂ）とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１１】（ａ），（ｂ）とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１２】（ａ），（ｂ）とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１３】（ａ），（ｂ）とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１４】（ａ），（ｂ）とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１５】（ａ），（ｂ）とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１６】（ａ），（ｂ）とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１７】（ａ），（ｂ）とも本願発明にかかる第二の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１８】（ａ），（ｂ）とも本願発明にかかる第二の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図１９】（ａ），（ｂ）とも本願発明にかかる第二の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図２０】本願発明にかかる第二の実施形態にかかる半
導体装置の製造方法の工程断面図。

【図２１】（ａ），（ｂ）とも本願発明にかかる第三の
実施形態にかかる半導体装置の製造方法の工程断面図。

【図２２】本願発明にかかる第三の実施形態にかかる半
導体装置の製造方法の工程断面図。

【符号の説明】

１・・・・Ｐ型半導体基板 ２・・・・酸化膜 ３・・・・窒化膜 ４・・・・ＴＥＯＳ膜 ５・・・・レジスト ６・・・・トレンチ ７・・・・不純物を含んだ膜 ８・・・・レジスト ９・・・・ＴＥＯＳ膜 １０・・・・埋め込みプレート １１・・・・誘電体膜 １２・・・・導伝膜 １３・・・・絶縁膜 １４・・・・不純物を含んだ膜 １５・・・・ＴＥＯＳ膜 １６・・・・埋め込みプレート １７・・・・Ｐ型半導体基板 １８・・・・酸化膜 １９・・・・窒化膜 ２０・・・・ＴＥＯＳ膜 ２１・・・・レジスト ２２・・・・トレンチ ２３・・・・不純物を含んだ膜 ２４・・・・酸化膜 ２５・・・・窒化膜 ２６・・・・埋め込みプレート ２７・・・・誘電体膜 ２８・・・・導伝膜 ２９・・・・絶縁膜 ３０・・・・Ｐ型半導体基板 ３１・・・・酸化膜 ３２・・・・窒化膜 ３３・・・・ＢＳＧ膜 ３４・・・・レジスト ３５・・・・トレンチ ３６・・・・不純物を含んだ膜 ３７・・・・酸化膜 ３８・・・・窒化膜 ３９・・・・導伝膜 ４０・・・・ＴＥＯＳ膜 ４１・・・・ポリシリコン ４２・・・・珪化シリサイド ４３・・・・窒化シリコン ４４・・・・ＢＰＳＧ ４５・・・・ＴＥＯＳ膜 ４６・・・・ポリシリコン ４７・・・・タングステン ４８・・・・拡散層 ４９・・・・配線層 ５０・・・・開口部 ５１・・・・拡散層 ５２・・・・拡散層

Claims (10)

【特許請求の範囲】
1. 【請求項１】一導電型半導体基板に所定の深さを有する
   トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
   に至らない所定の高さまで、不純物を含んだ第一の膜を
   埋め込む工程と、 前記所定の高さから前記一導電型半導体基板の上面まで
   の前記トレンチの側面に第二の膜を形成する工程と、 前記一導電型半導体基板に前記第一の膜に含まれる不純
   物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
   の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
   ている部分及び前記第二の膜の表面に、第一の絶縁膜を
   被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
   ている高さまで、不純物を含んだ第三の膜を形成する工
   程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
   の膜を除去する工程と、 前記トレンチの、前記第三の膜の上面から前記一導電型
   半導体基板の上面までの側面に第二の絶縁膜を形成する
   工程と、 前記トレンチの、前記第三の膜の上面から少なくとも前
   記一導電型半導体基板の上面まで導電膜を形成する工程
   と、 所定の拡散層と前記第三の膜とを電気的に接続させる工
   程と、 前記一導電型半導体基板上に情報転送用トランジスタを
   形成する工程とを具備する半導体装置の製造方法。
2. 【請求項２】一導電型半導体基板上に所定の形状にパタ
   ーニングされたマスク材を形成する工程と、 前記マスク材を用いて一導電型半導体基板に所定の深さ
   を有するトレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
   に至らない所定の高さまで、不純物を含んだ第一の膜を
   埋め込む工程と、 前記所定の高さから前記マスク材の上面までの前記トレ
   ンチの側面に第二の膜を形成する工程と、 前記一導電型半導体基板に前記第一の膜に含まれる不純
   物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
   の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
   ている部分及び前記第二の膜の表面に、第一の絶縁膜を
   被着させる工程と、 前記トレンチの底部から概略前記第二の膜が形成されて
   いる高さまで、不純物を含んだ第三の膜を形成する工程
   と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
   の膜を除去する工程と、 前記トレンチの、前記第三の膜の上面から前記一導電型
   半導体基板の上面までの側面に第二の絶縁膜を形成する
   工程と、 前記トレンチの、前記第三の膜の上面から少なくとも前
   記一導電型半導体基板の上面まで導電膜を形成する工程
   と、 所定の拡散層と前記第三の膜とを電気的に接続させる工
   程と、 前記一導電型半導体基板上に情報転送用トランジスタを
   形成する工程とを具備する半導体装置の製造方法。
3. 【請求項３】一導電型半導体基板に所定の深さを有する
   トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
   に至らない所定の高さまで、第一の膜を埋め込む工程
   と、 前記所定の高さから前記一導電型半導体基板の上面まで
   の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
   の膜を除去する膜除去工程と、 前記トレンチ内の前記一導電型半導体基板表面に不純物
   を気相拡散させる気相拡散工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
   ている部分及び前記第二の膜の表面に、第一の絶縁膜を
   被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
   ている高さまで、不純物を含んだ第三の膜を形成する工
   程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
   の膜を除去する工程と、 前記トレンチの、前記第三の膜の上面から前記一導電型
   半導体基板の上面までの側面に第二の絶縁膜を形成する
   工程と、 前記トレンチの、前記第三の膜の上面から少なくとも前
   記一導電型半導体基板の上面まで導電膜を形成する工程
   と、 所定の拡散層と前記第三の膜とを電気的に接続させる工
   程と、 前記一導電型半導体基板上に情報転送用トランジスタを
   形成する工程とを具備する半導体装置の製造方法。
4. 【請求項４】前記膜除去工程と前記気相拡散工程との間
   に、前記トレンチ内の前記一導電型半導体基板が露出し
   ている部分を後退させる工程を含むことを特徴とする請
   求項３記載の半導体装置の製造方法。
5. 【請求項５】一導電型半導体基板に所定の深さを有する
   トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
   に至らない所定の高さまで、第一の膜を形成する工程
   と、 前記所定の高さから前記一導電型半導体基板の上面まで
   の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
   の膜を除去する工程と、 前記トレンチ内の前記一導電型半導体基板表面が露出し
   ている部分を後退させる工程と、 不純物を含む第三の膜を形成する工程と、 前記一導電型半導体基板に前記第三の膜に含まれる不純
   物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第三
   の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
   ている部分及び前記第二の膜の表面に、第一の絶縁膜を
   被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
   ている高さまで、不純物を含んだ第四の膜を形成する工
   程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
   の膜を除去する工程と、 前記トレンチの、前記第四の膜の上面から前記一導電型
   半導体基板の上面までの側面に第二の絶縁膜を形成する
   工程と、 前記トレンチの、前記第四の膜の上面から少なくとも前
   記一導電型半導体基板の上面まで導電膜を形成する工程
   と、 所定の拡散層と前記第四の膜とを電気的に接続させる工
   程と、 前記一導電型半導体基板上に情報転送用トランジスタを
   形成する工程とを具備する半導体装置の製造方法。
6. 【請求項６】請求項１乃至５記載の製造方法により製造
   される半導体装置。
7. 【請求項７】一導電型半導体基板に所定の深さを有する
   トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
   に至らない所定の高さまで、不純物を含んだ第一の膜を
   形成する工程と、 前記所定の高さから前記一導電型半導体基板の上面まで
   の前記トレンチの側面に第二の膜を形成する工程と、 前記一導電型半導体基板に前記第一の膜に含まれる不純
   物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
   の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
   ている部分及び前記第二の膜の表面に、第一の絶縁膜を
   被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
   ている高さまで、不純物を含んだ第三の膜を形成する工
   程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
   の膜を除去する工程とを具備するキャパシタの製造方
   法。
8. 【請求項８】一導電型半導体基板に所定の深さを有する
   トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
   に至らない所定の高さまで、第一の膜を形成する工程
   と、 前記所定の高さから前記一導電型半導体基板の上面まで
   の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
   の膜を除去する膜除去工程と、 前記トレンチ内の前記一導電型半導体基板表面に不純物
   を気相拡散させる気相拡散工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
   ている部分及び前記第二の膜の表面に、第一の絶縁膜を
   被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
   ている高さまで、不純物を含んだ第三の膜を形成する工
   程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
   の膜を除去する工程とを具備するキャパシタの製造方
   法。
9. 【請求項９】前記膜除去工程と前記気相拡散工程との間
   に、前記トレンチ内の前記一導電型半導体基板が露出し
   ている部分を後退させる工程を含むことを特徴とする請
   求項８記載のキャパシタの製造方法。
10. 【請求項１０】一導電型半導体基板に所定の深さを有す
    るトレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、第一の膜を形成する工程
    と、 前記所定の高さから前記一導電型半導体基板の上面まで
    の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する工程と、 前記トレンチ内の前記一導電型半導体基板表面が露出し
    ている部分を後退させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含む第三の膜を形成する工程
    と、 前記一導電型半導体基板に前記第三の膜に含まれる不純
    物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第三
    の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含んだ第四の膜を形成する工
    程と、 前記側壁に被着した前記第一の絶縁膜及び前記第二の膜
    を除去する工程とを具備するキャパシタの製造方法。