JPH11177046A - 半導体装置及びその製造方法並びにキャパシタの製造方法 - Google Patents

半導体装置及びその製造方法並びにキャパシタの製造方法

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JPH11177046A
JPH11177046A JP9338302A JP33830297A JPH11177046A JP H11177046 A JPH11177046 A JP H11177046A JP 9338302 A JP9338302 A JP 9338302A JP 33830297 A JP33830297 A JP 33830297A JP H11177046 A JPH11177046 A JP H11177046A
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JP
Japan
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film
trench
semiconductor substrate
forming
type semiconductor
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JP9338302A
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Inventor
Takashi Kito
傑 鬼頭
Junichiro Iba
淳一郎 井場
Mutsuo Morikado
六月生 森門
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 (修正有) 【課題】本願発明は、トレンチキャパシタを有する半導
体装置において、埋め込みプレートの不純物濃度を高濃
度とし、かつ、埋め込みプレートの深さと寄生トランジ
スタの発生を防ぐ絶縁膜の深さとを1の工程で決定し、
それぞれの深さを厳密に制御する必要をなくしたことを
主要な特徴とする。 【解決手段】半導体基板にトレンチを形成する工程と、
前記トレンチ内にAsSG膜を形成する工程と、前記ト
レンチ内のAsSG膜が形成されていない側面に側壁を
形成する工程と、前記半導体基板に前記AsSG膜に含
まれる不純物を拡散させる工程と、前記AsSG膜を除
去する工程と、前記トレンチ内に誘電膜を被着させる工
程と、前記トレンチ内に導電膜を形成する工程と、前記
トレンチの内、前記導電膜の上面から前記P型半導体基
板の上面までの側壁にTEOS膜を形成する工程とによ
り形成されたセルキャパシタを具備する半導体装置。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本願発明は、トレンチキャパ
シタを有する半導体装置及びその製造方法にかかり、特
に、高濃度埋め込みプレートの形成、及び、キャパシタ
として使用するトレンチの上部側面に形成する絶縁膜の
形成に関する。
【0002】
【従来の技術】深いトレンチキャパシタを有するダイナ
ミック型半導体装置を製造する従来の方法(以下「方法
A」とする)について、図面を参照しながら説明する。
まずはじめに図1(a)に示したように、P型半導体基
板1の表面に熱酸化法を用いて酸化膜2を形成し、その
上にCVD法を用いて窒化膜3を形成する。次いで、窒
化膜3の上にCVD法を用いてTEOS膜4を形成し、
その上に回転塗布法を用いて反射防止膜及びレジスト5
を形成し、さらに、写真蝕刻法を用いてレジスト5を所
定の形状にパターニングする。次に、パターニングされ
たレジスト5をマスクに、異方性エッチング法、例え
ば、RIE法を用いて反射防止膜、TEOS膜4、窒化
膜3及び酸化膜2を除去し、P型半導体基板1の上面の
一部を露出させる。ここで、TEOS膜4はマスク材と
して使用される。
【0003】次に、図1(b)に示したように、レジス
ト5をアッシングにより除去し、TEOS膜4をマスク
にし、異方性エッチング法、例えば、RIE法を用い
て、P型半導体基板1をエッチング除去して溝6(以下
「トレンチ6」とする)を形成する。このトレンチ6に
キャパシタが形成される。
【0004】次に、図2(a)に示したように、不純物
を含んだ膜7、例えば、AsSG膜をCVD法を用いて
全面に形成した後、回転塗布法を用いてトレンチ6が完
全に充填されるように全面にレジスト8を形成する。こ
こで、不純物を含んだ膜7は、不純物が含まれており、
かつ、P型半導体基板1と十分にエッチング選択比が取
れる膜ならばなんでもよい。
【0005】次に、図2(b)に示したように、レジス
ト8を露光現像することにより膜7の一部を露出させ
る。次に、例えば、フッ酸系のウェットエッチング法を
用いて、露出した膜7を除去する。これにより、膜7の
深さが決定される。
【0006】次に、図3(a)に示したように、トレン
チ6内のレジスト8をアッシングにより除去し、トレン
チ6内の側壁全体に、例えば、CVD法によりTEOS
膜9を形成する。
【0007】次に、図3(b)に示したように、熱拡散
法により膜7に含まれる不純物をトレンチ6の側壁に拡
散させる。これにより、埋め込みプレート10が形成さ
れる。なお、埋め込みプレート10の深さXは、膜7を
ウェットエッチング法等により除去する工程(図2
(b)参照)で膜7の深さを決定したと同時に、決定さ
れることとなる。また、TEOS膜9は、膜7に含まれ
る不純物を拡散させる際に、その不純物が外方拡散によ
りトレンチ6の側壁のうち膜7が形成されていない部分
からP型半導体基板1の中に入り込むことを防止する役
割を果たす。
【0008】次に、図4(a)に示したように、例えば
ウェットエッチング法により、トレンチ6内部に形成さ
れた膜7及びTEOS膜94を除去する。次に、図4
(b)に示したように、誘電体膜11、例えばNO膜を
CVD法を用いて全面に形成する。次に、CVD法を用
いてトレンチ6が完全に充填されるように導電膜12、
例えばAsを含んだアモルファス・シリコン膜を全面に
形成する。
【0009】次に、図5(a)に示したように、CMP
法等の平坦化プロセスとウェットエッチング法とを併用
することにより、窒化膜3の上面を平坦化する。そし
て、窒化膜3をマスクとして異方性エッチング法、例え
ば、RIE法を用いて誘電体膜11及び導電膜12を埋
め込みプレートの上部と同じ高さまでエッチングする。
これにより、キャパシタが形成される。
【0010】次に、図5(b)に示したように、絶縁膜
13、例えばTEOS膜をCVD法を用いて、全面に形
成する。この絶縁膜13は寄生トランジスタの発生を防
ぐものであるため、膜厚を十分に取る必要がある。
【0011】次に、図6に示したように、絶縁膜13を
異方性エッチング法、例えば、RIE法を用いてトレン
チ側面にのみ残すことにより、側壁を形成する。この絶
縁膜13の下部の深さYは、RIE法等を用いて誘電体
膜11及び導電膜12をエッチングする工程(図5
(a)参照)により決定されている。
【0012】この後、トレンチ6の内、導電膜12の上
面から少なくとも前記P型半導体基板1の上面まで導電
膜を形成し、図示せぬトランジスタの拡散層と、トレン
チ6内に埋め込んだ導電膜12とを電気的に接続させ
る。そして、P型半導体基板1上に情報転送用トランジ
スタを形成することにより半導体装置を製造する。
【0013】また、図7に示したように、トレンチ6の
側壁に不純物を含んだ膜7を被着させる代わりに、不純
物を含んだ膜14をトレンチ6内に埋め込む方法もある
(以下「方法B」とする)。この方法について図面を参
照しながら詳細に説明する。
【0014】まず、図1(a)(b)に示したように、
P型半導体基板1について所定のエッチング工程を経る
ことによりトレンチ6を形成するところまでは前記方法
と同様である。
【0015】次に、図7に示したように、不純物を含ん
だ膜14、例えば、AsSG膜をCVD法を用いて全面
に形成する。ここで、不純物を含んだ膜14は、不純物
が含まれており、かつ、P型半導体基板1と十分にエッ
チング選択比が取れる膜ならばなんでもよい。
【0016】次に、図8(a)に示したように、異方性
エッチング法、例えば、RIE法を用いて膜14をトレ
ンチ6内の所定の深さまでエッチングする。このエッチ
ング工程により、膜14の深さが決定される。
【0017】次に、図8(b)に示したように、例えば
CVD法を用いることにより、TEOS膜15を全面に
形成する。次に、図9(a)に示したように、熱拡散法
により、膜14に含まれる不純物をトレンチ6の側壁に
拡散させる。これにより、埋め込みプレート16が形成
される。なお、埋め込みプレート16の深さZは、膜1
4をRIE法等を用いてトレンチ6内の所定の深さまで
エッチングした工程(図8(a)参照)で膜14の深さ
を決定したと同時に、決定されることとなる。また、T
EOS膜15は、膜14に含まれる不純物を拡散させる
際に、その不純物が外方拡散によりトレンチ6の側壁の
うち膜14が形成されていない部分からP型半導体基板
1の中に入り込むことを防止する役割を果たす。次に、
図9(b)に示したように、フッ酸系のウェットエッチ
ング法等により、トレンチ6内に形成された膜14並び
にTEOS膜15及びTEOS膜4を除去する。以下、
図4(b)から図6に既に示した方法により半導体装置
を形成する。
【0018】
【発明が解決しようとする課題】トレンチ6の側壁に不
純物を含む膜7を被着させて熱拡散させることにより埋
め込みプレート10を作成する方法A(図1(a)〜図
6参照)を採ると、トレンチ6の穴径を縮小したとき
に、トレンチ6の側壁に被着させることのできる不純物
を含んだ膜7の膜厚が減少する。そのため、膜厚に依存
することとなる埋め込みプレート10の不純物濃度も低
下するため、埋め込みプレート10の不純物濃度を高く
することが困難となる。しかし、セルキャパシタに電圧
をかけたときにP型半導体基板1側の空乏層幅が大きく
なり、蓄積容量が低下し、DRAMの特性が劣化すると
いう問題があった。
【0019】また、トレンチの側壁に不純物を含んだ膜
7を被着させる代わりに、不純物を含んだ膜14をトレ
ンチ内に埋め込む方法B(図7〜図9(b)、図4
(b)〜図6参照)を採ると、不純物を熱拡散させた後
に前記不純物を含んだ膜14を除去するにあたってのエ
ッチング時間が長くなり、P型半導体基板1上の酸化膜
2が後退してしまう(図9(b)参照)。この酸化膜2
はセルトランジスタとなる部分のP型半導体基板1を保
護する役割を果たしているもので、酸化膜2の後退によ
り剥き出しになったP型半導体基板1が他工程の影響を
受け、そのP型半導体基板面に形成するトランジスタの
特性を劣化させてしまう問題があった。
【0020】また、埋め込みプレート10、16の深さ
X、Z(図3(b)、図9(a)参照)と寄生トランジ
スタの発生を防ぐための絶縁膜13の深さY(図6参
照)とは、それぞれ、不純物を含む膜7、14を所定の
高さまでエッチングする工程(図2(b)、図8(a)
参照)と、トレンチ6の側壁に誘電体膜11を被着させ
た後、トレンチ内に導電膜12を埋め込んでキャパシタ
を形成する際のエッチングの工程(図5(a)参照)、
の2つの工程で独立に決まるため、それぞれの工程の深
さを厳密に制御しないと、セルキャパシタの蓄積容量に
バラツキが生じる問題がある。
【0021】本願発明は上述の問題点に鑑みてなされた
ものであり、P型半導体基板1上の酸化膜2を後退させ
ることなく、埋め込みプレート10、16の不純物濃度
を高濃度とすることにより、セルキャパシタの蓄積容量
を大きくし、読み込み書き込み特性などDRAMの特性
を向上させることを目的とする。さらに、埋め込みプレ
ート10、16の深さX,Z及び寄生トランジスタ発生
を防止するための絶縁膜13の深さYを決定するプロセ
ス(図2(b)、図8(a)参照)の厳密な制御を不要
とすることによりにより、セルキャパシタの蓄積容量の
バラツキを低減し、製品の歩留まりを向上させることを
目的とするものである。
【0022】
【課題を解決するための手段】上記目的を達成するた
め、本願発明は、一導電型半導体基板に所定の深さを有
するトレンチを形成する工程と、前記トレンチの底部か
ら前記一導電型半導体基板の表面に至らない所定の高さ
まで、不純物を含んだ第一の膜を埋め込む工程と、前記
所定の高さから前記一導電型半導体基板の上面までの前
記トレンチの側面に第二の膜を形成する工程と、前記一
導電型半導体基板に前記第一の膜に含まれる不純物を拡
散させる工程と、前記第二の膜をマスクとして前記トレ
ンチ内の前記第一の膜を除去する工程と、前記トレンチ
の、前記一導電型半導体基板表面が露出している部分及
び前記第二の膜の表面に、第一の絶縁膜を被着させる工
程と、前記トレンチの底部から、概略前記第二の膜が形
成されている高さまで、不純物を含んだ第三の膜を形成
する工程と、前記第二の膜に被着した前記第一の絶縁膜
及び前記第二の膜を除去する工程と、前記トレンチの、
前記第三の膜の上面から前記一導電型半導体基板の上面
までの側面に第二の絶縁膜を形成する工程と、前記トレ
ンチの、前記第三の膜の上面から少なくとも前記一導電
型半導体基板の上面まで導電膜を形成する工程と、所定
の拡散層と前記第三の膜とを電気的に接続させる工程
と、前記一導電型半導体基板上に情報転送用トランジス
タを形成する工程とを具備することを特徴とする。
【0023】本願発明は、上述の構成を採用することに
より、セルキャパシタの蓄積容量を大きくし、読み込み
書き込み特性などDRAMの特性を向上させることがで
きる。さらに、セルキャパシタの蓄積容量のバラツキを
低減し、製品の歩留まりを向上させることも可能とな
る。
【0024】
【発明の実施の形態】以下、本願発明の第一の実施の形
態について図面(図10(a)〜図16(b)参酌)を
参酌して説明する。まずはじめに図10(a)に示した
ように、P型半導体基板17の表面に熱酸化法を用いて
厚さ6nm程度の酸化膜18を形成し、その上にCVD
法を用いて厚さ220nm程度の窒化膜19を形成す
る。次いで、窒化膜19の上にCVD法を用いて厚さ7
00nm程度のTEOS膜20を形成し、その上に回転
塗布法を用いてレジスト21を形成し、さらに、写真蝕
刻法を用いてレジスト21を所定の形状にパターニング
する。次に、パターニングされたレジスト21をマスク
に、異方性エッチング法、例えば、RIE法を用いてT
EOS膜20、窒化膜19及び酸化膜18を除去し、P
型半導体基板17の上面の一部を露出させる。ここで、
TEOS膜20はマスク材として使用される。
【0025】次に、図10(b)に示したように、レジ
スト21をアッシングにより除去し、TEOS膜20を
マスクにし、異方性エッチング法、例えば、RIE法を
用いて、P型半導体基板17をエッチング除去して溝2
2(以下「トレンチ22」とする)を形成する。このト
レンチ22にキャパシタが形成される。
【0026】次に、図11(a)に示したように、不純
物を含んだ膜23、例えば、AsSG膜又はPSGをC
VD法を用いて厚さ700nm程度に全面に形成する。
これにより、トレンチ22内は不純物を含んだ膜23で
完全に埋め込まれる。ここで、不純物を含んだ膜23
は、不純物が含まれており、かつ、P型半導体基板17
と十分にエッチング選択比が取れる膜ならばなんでもよ
い。
【0027】次に、図11(b)に示したように、CM
P法より不純物を含んだ膜23をTEOS膜20の面上
まで研磨することにより平坦化した後、異方性エッチン
グ法、例えば、RIE法を用いて膜23をトレンチ22
内の所定の深さα(P型半導体基板17と酸化膜18と
の界面から約1.6μm下方)までエッチングする。こ
のエッチング工程により、膜23の深さαが決定され
る。
【0028】次に、図12(a)に示したように、トレ
ンチ22内の上部のP型半導体基板17の表面が露出し
た側壁を熱酸化法により1050℃程度で酸化させ、厚
さ5nm程度の酸化膜24を形成する。その後、トレン
チ22内の表面に、例えば、CVD法を用いて、酸化膜
18を保護するための厚さ20nm程度の窒化膜25を
形成する。
【0029】次に、図12(b)に示したように、窒化
膜25を異方性エッチング、例えば、RIE法を用い
て、トレンチ22内の側面にのみ残すことにより、側壁
を形成する。
【0030】次に、図13(a)に示したように、熱拡
散法により、膜23に含まれる不純物をトレンチ22の
側壁に拡散させる。これにより、埋め込みプレート26
が形成される。なお、埋め込みプレート26の深さβ
は、膜23をRIE法等を用いてトレンチ22内の所定
の深さまでエッチングした工程(図11(b)参照)で
膜23の深さを決定したと同時に、決定されることとな
る。また、窒化膜25は、膜23に含まれる不純物を拡
散させる際に、その不純物が外方拡散によりトレンチ2
2の側壁のうち膜23が形成されていない部分からP型
半導体基板17の中に入り込むことを防止する役割を果
たす。さらに、酸化膜24は、 P型半導体基板17と
窒化膜25との間に入ることにより、P型半導体基板1
7と窒化膜25とを直接的に接しさせた場合に相互の熱
膨張係数の相違から熱拡散時(図13(a)参照)に起
こる歪みを防止し、DRAMに欠陥が生じることを防止
する役割を果たす。
【0031】ここで、熱拡散法により、膜23に含まれ
る不純物をトレンチ22の側壁に拡散させる工程(図1
3(a)参照)は、窒化膜25を異方性エッチング、例
えば、RIE法を用いてトレンチ22内の側壁のうち酸
化膜24が形成されている部分にのみ残して側壁を形成
する工程(図12(b)参照)の前にしても構わない。
【0032】また、熱拡散法により不純物を拡散させる
前に、フッ酸系のウェットエッチング法により、不純物
を含んだ膜23を除去した後、気相拡散法により、不純
物をトレンチ22の側壁のうちP型半導体基板17が露
出している部分に拡散させることもできる。この場合、
膜23は不純物を含んでいなくても構わない。この気相
拡散法を用いて不純物を拡散させる方法によると、供給
源が気体であるために、埋め込みプレート26の不純物
濃度を高濃度にすることができる効果がある。
【0033】さらに、熱拡散法により不純物を拡散させ
る前に、フッ酸系のウェットエッチング法により不純物
を含んだ膜23を除去した後、トレンチ22内の側面の
うちP型半導体基板17が露出している部分をドライエ
ッチング法、例えば、CDE法により後退させる工程を
いれる。この場合、膜23は不純物を含んでいなくても
構わない。この工程を加えると、キャパシタ部の表面積
を大きくすることができ、蓄積容量を増加させることが
できる効果がある。この後、気相拡散法により、不純物
をトレンチ22の側壁のうちP型半導体基板17が露出
している部分に拡散させる。また、不純物を含んだ膜を
トレンチ22内に新たに埋め込んでその不純物を拡散さ
せる方法をとることもできる。
【0034】次に、図13(b)に示したように、フッ
酸系のウェットエッチング法により、トレンチ22内に
形成された膜23及び、窒化膜19の面上に形成されて
いるTEOS膜19を除去する。
【0035】次に、図14(a)に示したように、厚さ
8nm程度の誘電体膜27、例えば、NO膜をCVD法
を用いて全面に形成する。その後、厚さ500nm程度
の導電膜28、例えば、アモルファスシリコンをCVD
法を用いて全面に堆積させる。これにより、トレンチ2
2内は導伝膜28で完全に埋め込まれる。次に、この導
電膜28を異方性エッチング法、例えばRIE法を用い
て窒化膜25の底部(P型半導体基板17と酸化膜18
との界面から約1.6μm下方)付近までエッチングす
る。これにより、キャパシタが形成される。ここで、導
電膜28を異方性エッチング法によりエッチングする
際、その深さは、 P型半導体基板17と酸化膜18と
の界面から1.6μmよりも深くても浅くてもよい。そ
のため、このエッチング工程の厳密な制御が不要とな
り、結果的に、セルキャパシタの蓄積容量のバラツキを
低減し、製品の歩留まりを向上させることが可能とな
る。
【0036】次に、図14(b)に示したように、フッ
酸系のウェットエッチング法により、トレンチ内に形成
された窒化膜25を除去する。次に、図15(a)に示
したように、厚さ25nm程度の絶縁膜29、例えばT
EOS膜をCVD法を用いて全面に形成する。この絶縁
膜29は寄生トランジスタの発生を防ぐものであるた
め、膜厚を十分にとることが必要となる。
【0037】次に、図15(b)に示したように、絶縁
膜29を異方性エッチング法、例えば、RIE法を用い
てトレンチ側面にのみ残すことにより、側壁を形成す
る。この絶縁膜29の下部の深さγは、膜23をRIE
法等を用いてトレンチ22内の所定の深さまでエッチン
グした工程(図11(b)参照)で膜23の深さを決定
したと同時に、決定されることとなり、埋め込みプレー
ト26の深さβと同一の工程により決定されることとな
る。さらに、導電膜28の上面から少なくともP型半導
体基板17の上面まで導電膜39を形成する。
【0038】次に、図16(a)に示したように、P型
半導体基板17の上面を所定の形状にエッチングした
後、TEOS膜40を形成する。さらに、窒化膜19を
剥離した後、厚さ100nm程度のポリシリコン41、
厚さ55nm程度の珪化シリサイド42、厚さ150n
m程度の窒化シリコン43を所定の形状に形成する。
【0039】次に、図16(b)に示したように、窒化
シリコン43の上面から厚さ100nm程度のBPSG
44及びBPSG44の上面から厚さ300nm程度の
TEOS膜45を形成し、所定の形状にエッチングす
る。さらに、CBコンタクトとなるポリシリコン46及
びM0となるタングステン47を所定の形状に形成する
ことにより、図示せぬトランジスタの拡散層と、トレン
チ22内に埋め込んだ導電膜28とを電気的に接続させ
る。そして、P型半導体基板17上に情報転送用トラン
ジスタを形成することにより半導体装置を製造する。
【0040】以上詳述したように、本実施例によると、
半導体基板上の酸化膜を後退させることなく、埋め込み
プレートの不純物濃度を高濃度とすることにより、セル
キャパシタの蓄積容量を大きくし、リテンション不良に
強くなる効果がある。
【0041】また、埋め込みプレート26の深さβと寄
生トランジスタ発生を防止するための絶縁膜29の深さ
γとは、同一の工程で決定されるため、それぞれの深さ
β、γを厳密に制御する必要がなく、セルキャパシタの
蓄積容量のバラツキを低減し、製品の歩留まりを向上さ
せることができる。
【0042】また、埋め込みプレート26を形成する際
に気相拡散法を用いて不純物を拡散させる方法によると
(図13(a)参照)、供給源が気体であるために、埋
め込みプレート26の不純物濃度を高濃度とすることが
できる。
【0043】また、埋め込みプレート26を形成するた
めに不純物を拡散させる前にフッ酸系のウェットエッチ
ング法により膜23を除去した後、トレンチ22内の側
面のうちP型半導体基板17が露出している部分をドラ
イエッチング法により後退させる工程をいれると(図1
3(a)参照)、キャパシタ部の表面積を大きくするこ
とができ、蓄積容量を増加させることができる効果があ
る。
【0044】次に、本願発明の第二の実施の形態につい
て図面(図17(a)〜図20参酌)を参酌して説明す
る。まずはじめに図17(a)に示したように、P型半
導体基板30の表面に熱酸化法を用いて厚さ6nm程度
の酸化膜31を形成し、その上にCVD法を用いて厚さ
220nm程度の窒化膜32を形成する。次いで、窒化
膜32の上にCVD法を用いて厚さ700nm程度のB
SG膜33を形成し、その上に回転塗布法を用いてレジ
スト34を形成し、さらに、写真蝕刻法を用いてレジス
ト34を所定の形状にパターニングする。次に、パター
ニングされたレジスト34をマスクに、異方性エッチン
グ法、例えば、RIE法を用いてBSG膜33、窒化膜
32及び酸化膜31を除去し、P型半導体基板30の上
面の一部を露出させる。ここで、BSG膜33はマスク
材として使用される。
【0045】次に、図17(b)に示したように、レジ
スト34をアッシングにより除去し、BSG膜33をマ
スクにし、異方性エッチング法、例えば、RIE法を用
いて、P型半導体基板30をエッチング除去して溝35
(以下「トレンチ35」とする)を形成する。このトレ
ンチ35にキャパシタが形成される。
【0046】次に、図18(a)に示したように、ドラ
イエッチング又はウェットエッチング、例えば、窒化膜
32に対して選択比の取れる気相HFエッチングや、硫
酸+フッ酸の条件を用いてマスク材であるBSG膜33
を除去する。
【0047】次に、図18(b)に示したように、不純
物を含んだ膜36、例えば、AsSG膜やPSGをCV
D法を用いて厚さ400nmから500nm程度に全面
に形成する。これにより、トレンチ35内は不純物を含
んだ膜36で完全に埋め込まれる。ここで、不純物を含
んだ膜36は、不純物が含まれており、かつ、P型半導
体基板30と十分にエッチング選択比が取れる膜ならば
なんでもよい。
【0048】次に、図19(a)に示したように、異方
性エッチング法、例えば、RIE法を用いて膜36をト
レンチ35内の所定の深さA(P型半導体基板30と酸
化膜31との界面から約1.6μm下方)までエッチン
グする。このエッチング工程により、膜36の深さAが
決定される。また、ドライエッチング法又はウェットエ
ッチング法を用いてマスク材であるBSG膜33を除去
する工程を経ていることにより(図18(a)参照)、
マスク材自体の膜のばらつきによるエッチング工程の深
さのばらつきがなくなる。そのため、膜36の上面内の
均一性を良くする効果が得られ、キャパシタの蓄積容量
のバラツキを低減でき、製品の歩留まりを向上させるこ
とができる。
【0049】次に、図19(b)に示したように、トレ
ンチ35内の上部のP型半導体基板30の表面が露出し
た側壁を熱酸化法により1050℃程度で酸化させ、厚
さ5nm程度の酸化膜37を形成する。その後、トレン
チ35内の表面に、例えば、CVD法を用いて、酸化膜
37を保護するための厚さ20nm程度の窒化膜38を
形成する。
【0050】次に、図20に示したように、窒化膜38
を異方性エッチング、例えば、RIE法を用いて、トレ
ンチ35内の側壁のうち酸化膜37が形成されている部
分にのみ残すことにより、側壁を形成する。
【0051】以下、図13(a)から図16(b)に既
に示した方法により半導体装置を形成する。以上詳述し
たように、本実施例によると、半導体基板上の酸化膜を
後退させることなく、埋め込みプレートの不純物濃度を
高濃度とすることにより、セルキャパシタの蓄積容量を
大きくし、リテンション不良に強くなる効果がある。
【0052】また、埋め込みプレート26の深さβと寄
生トランジスタ発生を防止するための絶縁膜29の深さ
γとは、同一の工程で決定されるため、それぞれの深さ
β、γを厳密に制御する必要がなく、セルキャパシタの
蓄積容量のバラツキを低減し、製品の歩留まりを向上さ
せることができる。
【0053】また、埋め込みプレート26を形成する際
に気相拡散法を用いて不純物を拡散させる方法によると
(図13(a)参照)、供給源が気体であるために、埋
め込みプレート26の不純物濃度を高濃度とすることが
できる。
【0054】また、埋め込みプレート26を形成するた
めに不純物を拡散させる前にフッ酸系のウェットエッチ
ング法により膜23を除去した後、トレンチ22内の側
面のうちP型半導体基板17が露出している部分をドラ
イエッチング法により後退させる工程をいれると(図1
3(a)参照)、キャパシタ部の表面積を大きくするこ
とができ、蓄積容量を増加させることができる効果があ
る。
【0055】また、トレンチ35を形成した後(図17
(b)参照)、マスク材であるBSG膜33を除去する
工程を経ることにより(図18(a)参照)、異方性エ
ッチング法を用いて膜36をトレンチ35内の所定の深
さAまでエッチングする工程(図19(a)参照)にお
いて、マスク材から膜36の上面までの距離が近くな
る。そのため、膜36の上面内の均一性を良くする効果
が得られ、キャパシタの蓄積容量のバラツキを低減で
き、製品の歩留まりを向上させることができる。
【0056】次に、本願発明の第三の実施の形態につい
て説明する。図1(a)から図15(b)に既に示した
方法により半導体装置を形成する。次に、図21(a)
に示したように、導電膜28の上面から少なくともP型
半導体基板17の上面まで導電膜39を形成し、所定の
形状にエッチングした後、TEOS膜40を形成する。
導伝膜39と拡散層48とを、開口部50を介して電気
的に接続し、さらに、この拡散層48と配線層49とを
電気的に接続することにより、キャパシタ半導体装置を
形成することができる。また、図21(b)に示したよ
うに、上記半導体装置の導伝膜39と配線層49とを電
気的に接続することにより、キャパシタを形成すること
もできる。
【0057】ここで、図17(a)〜図20及び図13
(a)〜図15(b)に既に示した方法によりキャパシ
タを形成し、図21(a)又は(b)に既に示した方法
により、キャパシタ半導体装置を形成することもでき
る。
【0058】また、図22に示したように、キャパシタ
ンスの値は、上記キャパシタを複数個並べて、相互の拡
散層51、52を電気的に接続することにより調節する
ことができる。 この方法によると、半導体基板上の酸
化膜を後退させることなく、埋め込みプレートの不純物
濃度を高濃度とすることにより、セルキャパシタの蓄積
容量を大きくし、リテンション不良に強くなる効果があ
る。
【0059】また、埋め込みプレート26の深さβと寄
生トランジスタ発生を防止するための絶縁膜29の深さ
γとは、同一の工程で決定されるため、それぞれの深さ
β、γを厳密に制御する必要がなく、セルキャパシタの
蓄積容量のバラツキを低減し、製品の歩留まりを向上さ
せることができる。
【0060】また、埋め込みプレート26を形成する際
に気相拡散法を用いて不純物を拡散させる方法によると
(図13(a)参照)、供給源が気体であるために、埋
め込みプレート26の不純物濃度を高濃度とすることが
でき、キャパシタの蓄積容量を増加させることができ
る。
【0061】また、埋め込みプレート26を形成するた
めに不純物を拡散させる前にフッ酸系のウェットエッチ
ング法により膜23を除去した後、トレンチ22内の側
面のうちP型半導体基板17が露出している部分をドラ
イエッチング法により後退させる工程をいれると(図1
3(a)参照)、キャパシタ部の表面積を大きくするこ
とができ、蓄積容量を増加させることができる効果があ
る。
【0062】また、トレンチ35を形成した後(図17
(b)参照)、マスク材であるBSG膜33を除去する
工程を経ることにより(図18(a)参照)、異方性エ
ッチング法を用いて膜36をトレンチ35内の所定の深
さAまでエッチングする工程(図19(a)参照)にお
いて、マスク材から膜36の上面までの距離が近くな
る。そのため、膜36の上面内の均一性を良くする効果
が得られ、キャパシタの蓄積容量のバラツキを低減で
き、製品の歩留まりを向上させることができる。上記キ
ャパシタは、セル部以外の周辺回路部に使用することが
でき、必要に応じてキャパシタンスの値を調節すること
ができる。
【0063】
【発明の効果】以上詳述したように、本願発明によれ
ば、半導体基板上の酸化膜を後退させることなく、埋め
込みプレートの不純物濃度を高濃度とすることにより、
セルキャパシタの蓄積容量を大きくし、リテンション不
良に強くなる効果がある。また、埋め込みプレート26
の深さβと寄生トランジスタ発生を防止するための絶縁
膜29の深さγとは、同一の工程で決定されるため、そ
れぞれの深さβ、γを厳密に制御する必要がなく、セル
キャパシタの蓄積容量のバラツキを低減し、製品の歩留
まりを向上させることができる。
【図面の簡単な説明】
【図1】(a),(b)とも従来のトレンチキャパシタ
を有するDRAMの製造方法を示す工程断面図。
【図2】(a),(b)とも従来のトレンチキャパシタ
を有するDRAMの製造方法を示す工程断面図。
【図3】(a),(b)とも従来のトレンチキャパシタ
を有するDRAMの製造方法を示す工程断面図。
【図4】(a),(b)とも従来のトレンチキャパシタ
を有するDRAMの製造方法を示す工程断面図。
【図5】(a),(b)とも従来のトレンチキャパシタ
を有するDRAMの製造方法を示す工程断面図。
【図6】従来のトレンチキャパシタを有するDRAMの
製造方法を示す工程断面図。
【図7】従来のトレンチキャパシタを有するDRAMの
製造方法を示す工程断面図。
【図8】(a),(b)とも従来のトレンチキャパシタ
を有するDRAMの製造方法を示す工程断面図。
【図9】(a),(b)とも従来のトレンチキャパシタ
を有するDRAMの製造方法を示す工程断面図。
【図10】(a),(b)とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図11】(a),(b)とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図12】(a),(b)とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図13】(a),(b)とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図14】(a),(b)とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図15】(a),(b)とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図16】(a),(b)とも本願発明にかかる第一の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図17】(a),(b)とも本願発明にかかる第二の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図18】(a),(b)とも本願発明にかかる第二の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図19】(a),(b)とも本願発明にかかる第二の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図20】本願発明にかかる第二の実施形態にかかる半
導体装置の製造方法の工程断面図。
【図21】(a),(b)とも本願発明にかかる第三の
実施形態にかかる半導体装置の製造方法の工程断面図。
【図22】本願発明にかかる第三の実施形態にかかる半
導体装置の製造方法の工程断面図。
【符号の説明】
1・・・・P型半導体基板 2・・・・酸化膜 3・・・・窒化膜 4・・・・TEOS膜 5・・・・レジスト 6・・・・トレンチ 7・・・・不純物を含んだ膜 8・・・・レジスト 9・・・・TEOS膜 10・・・・埋め込みプレート 11・・・・誘電体膜 12・・・・導伝膜 13・・・・絶縁膜 14・・・・不純物を含んだ膜 15・・・・TEOS膜 16・・・・埋め込みプレート 17・・・・P型半導体基板 18・・・・酸化膜 19・・・・窒化膜 20・・・・TEOS膜 21・・・・レジスト 22・・・・トレンチ 23・・・・不純物を含んだ膜 24・・・・酸化膜 25・・・・窒化膜 26・・・・埋め込みプレート 27・・・・誘電体膜 28・・・・導伝膜 29・・・・絶縁膜 30・・・・P型半導体基板 31・・・・酸化膜 32・・・・窒化膜 33・・・・BSG膜 34・・・・レジスト 35・・・・トレンチ 36・・・・不純物を含んだ膜 37・・・・酸化膜 38・・・・窒化膜 39・・・・導伝膜 40・・・・TEOS膜 41・・・・ポリシリコン 42・・・・珪化シリサイド 43・・・・窒化シリコン 44・・・・BPSG 45・・・・TEOS膜 46・・・・ポリシリコン 47・・・・タングステン 48・・・・拡散層 49・・・・配線層 50・・・・開口部 51・・・・拡散層 52・・・・拡散層

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】一導電型半導体基板に所定の深さを有する
    トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、不純物を含んだ第一の膜を
    埋め込む工程と、 前記所定の高さから前記一導電型半導体基板の上面まで
    の前記トレンチの側面に第二の膜を形成する工程と、 前記一導電型半導体基板に前記第一の膜に含まれる不純
    物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含んだ第三の膜を形成する工
    程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
    の膜を除去する工程と、 前記トレンチの、前記第三の膜の上面から前記一導電型
    半導体基板の上面までの側面に第二の絶縁膜を形成する
    工程と、 前記トレンチの、前記第三の膜の上面から少なくとも前
    記一導電型半導体基板の上面まで導電膜を形成する工程
    と、 所定の拡散層と前記第三の膜とを電気的に接続させる工
    程と、 前記一導電型半導体基板上に情報転送用トランジスタを
    形成する工程とを具備する半導体装置の製造方法。
  2. 【請求項2】一導電型半導体基板上に所定の形状にパタ
    ーニングされたマスク材を形成する工程と、 前記マスク材を用いて一導電型半導体基板に所定の深さ
    を有するトレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、不純物を含んだ第一の膜を
    埋め込む工程と、 前記所定の高さから前記マスク材の上面までの前記トレ
    ンチの側面に第二の膜を形成する工程と、 前記一導電型半導体基板に前記第一の膜に含まれる不純
    物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から概略前記第二の膜が形成されて
    いる高さまで、不純物を含んだ第三の膜を形成する工程
    と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
    の膜を除去する工程と、 前記トレンチの、前記第三の膜の上面から前記一導電型
    半導体基板の上面までの側面に第二の絶縁膜を形成する
    工程と、 前記トレンチの、前記第三の膜の上面から少なくとも前
    記一導電型半導体基板の上面まで導電膜を形成する工程
    と、 所定の拡散層と前記第三の膜とを電気的に接続させる工
    程と、 前記一導電型半導体基板上に情報転送用トランジスタを
    形成する工程とを具備する半導体装置の製造方法。
  3. 【請求項3】一導電型半導体基板に所定の深さを有する
    トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、第一の膜を埋め込む工程
    と、 前記所定の高さから前記一導電型半導体基板の上面まで
    の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する膜除去工程と、 前記トレンチ内の前記一導電型半導体基板表面に不純物
    を気相拡散させる気相拡散工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含んだ第三の膜を形成する工
    程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
    の膜を除去する工程と、 前記トレンチの、前記第三の膜の上面から前記一導電型
    半導体基板の上面までの側面に第二の絶縁膜を形成する
    工程と、 前記トレンチの、前記第三の膜の上面から少なくとも前
    記一導電型半導体基板の上面まで導電膜を形成する工程
    と、 所定の拡散層と前記第三の膜とを電気的に接続させる工
    程と、 前記一導電型半導体基板上に情報転送用トランジスタを
    形成する工程とを具備する半導体装置の製造方法。
  4. 【請求項4】前記膜除去工程と前記気相拡散工程との間
    に、前記トレンチ内の前記一導電型半導体基板が露出し
    ている部分を後退させる工程を含むことを特徴とする請
    求項3記載の半導体装置の製造方法。
  5. 【請求項5】一導電型半導体基板に所定の深さを有する
    トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、第一の膜を形成する工程
    と、 前記所定の高さから前記一導電型半導体基板の上面まで
    の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する工程と、 前記トレンチ内の前記一導電型半導体基板表面が露出し
    ている部分を後退させる工程と、 不純物を含む第三の膜を形成する工程と、 前記一導電型半導体基板に前記第三の膜に含まれる不純
    物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第三
    の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含んだ第四の膜を形成する工
    程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
    の膜を除去する工程と、 前記トレンチの、前記第四の膜の上面から前記一導電型
    半導体基板の上面までの側面に第二の絶縁膜を形成する
    工程と、 前記トレンチの、前記第四の膜の上面から少なくとも前
    記一導電型半導体基板の上面まで導電膜を形成する工程
    と、 所定の拡散層と前記第四の膜とを電気的に接続させる工
    程と、 前記一導電型半導体基板上に情報転送用トランジスタを
    形成する工程とを具備する半導体装置の製造方法。
  6. 【請求項6】請求項1乃至5記載の製造方法により製造
    される半導体装置。
  7. 【請求項7】一導電型半導体基板に所定の深さを有する
    トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、不純物を含んだ第一の膜を
    形成する工程と、 前記所定の高さから前記一導電型半導体基板の上面まで
    の前記トレンチの側面に第二の膜を形成する工程と、 前記一導電型半導体基板に前記第一の膜に含まれる不純
    物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含んだ第三の膜を形成する工
    程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
    の膜を除去する工程とを具備するキャパシタの製造方
    法。
  8. 【請求項8】一導電型半導体基板に所定の深さを有する
    トレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、第一の膜を形成する工程
    と、 前記所定の高さから前記一導電型半導体基板の上面まで
    の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する膜除去工程と、 前記トレンチ内の前記一導電型半導体基板表面に不純物
    を気相拡散させる気相拡散工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含んだ第三の膜を形成する工
    程と、 前記第二の膜に被着した前記第一の絶縁膜及び前記第二
    の膜を除去する工程とを具備するキャパシタの製造方
    法。
  9. 【請求項9】前記膜除去工程と前記気相拡散工程との間
    に、前記トレンチ内の前記一導電型半導体基板が露出し
    ている部分を後退させる工程を含むことを特徴とする請
    求項8記載のキャパシタの製造方法。
  10. 【請求項10】一導電型半導体基板に所定の深さを有す
    るトレンチを形成する工程と、 前記トレンチの底部から前記一導電型半導体基板の表面
    に至らない所定の高さまで、第一の膜を形成する工程
    と、 前記所定の高さから前記一導電型半導体基板の上面まで
    の前記トレンチの側面に第二の膜を形成する工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第一
    の膜を除去する工程と、 前記トレンチ内の前記一導電型半導体基板表面が露出し
    ている部分を後退させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含む第三の膜を形成する工程
    と、 前記一導電型半導体基板に前記第三の膜に含まれる不純
    物を拡散させる工程と、 前記第二の膜をマスクとして前記トレンチ内の前記第三
    の膜を除去する工程と、 前記トレンチの、前記一導電型半導体基板表面が露出し
    ている部分及び前記第二の膜の表面に、第一の絶縁膜を
    被着させる工程と、 前記トレンチの底部から、概略前記第二の膜が形成され
    ている高さまで、不純物を含んだ第四の膜を形成する工
    程と、 前記側壁に被着した前記第一の絶縁膜及び前記第二の膜
    を除去する工程とを具備するキャパシタの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
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US9406821B2 (en) 2010-03-04 2016-08-02 Sunpower Corporation Method of fabricating a back-contact solar cell and device thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615816B2 (en) 2003-07-30 2009-11-10 International Business Machines Corporation Buried plate structure for vertical dram devices
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