KR0159351B1 - 평탄화한 표면을 갖는 반도체장치 및 그의 제조방법 - Google Patents

평탄화한 표면을 갖는 반도체장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 대규모 수평방향으로 확대된 볼록 패턴의 단차를 단시간에 완전히 감소시켜 평탄화한 표면을 갖는 반도체장치를 얻는 것이다.
수평방향으로 확대된 볼록 패턴(83)을 도포함과 동시에 오목부(84)를 매립하기 위하여 반도체기판(1)상에 절연막(20)을 형성한다.
볼록 패턴(83)의 외주부상에는 적어도 1∼500㎛의 폭을 갖는 고리상 절연막(88)을 남기기 위하여 블록 패턴(83)의 평탄부상에 위치하는 절연막(20)을 선택적으로 에칭하여 제거한다.
반도체기판(1)상에 남겨진 절연막(88)을 화학적 기계적 연마법에 의해 에칭함으로써 그 반도체장치의 표면을 평탄화한다.

Description

평탄화한 표면을 갖는 반도체장치 및 그의 제조방법
제1도는 본 발명의 실시예 1에 따른 반도체장치의 단면도.
제2도는 실시예 1에 따른 반도체장치의 제조방법중 제1공정에 있어서 반도체장치의 단면도.
제3도는 실시예 1에 따른 반도체장치의 제조방법중 제2공정에 있어서 반도체장치의 단면도.
제4도는 실시예 1에 따른 반도체장치의 제조방법중 제3공정에 있어서 반도체장치의 부 단면도.
제5도는 실시예 1에 따른 반도체장치의 제조방법중 제4공정에 있어서 반도체장치의 단면도이고, 제6도의 A-A 선에 부합되는 단면도.
제6도는 제5도에 나타낸 반도체장치의 평면도.
제7도는 실시예 1에 따른 반도체장치의 제조방법중 제5공정에 있어서 반도체장치의 단면도.
제8도는 제7도에 있어서 대규모 수평방향으로 확대된 볼록부로부터 얻은 고리상 PSG막의 사시도.
제9a도는 제4b도에 있어서 IX-IX 선에 부합되는 단면도이고, 제9b도는 제8도에 있어서 IX-IX 선에 부합되는 단면도.
제10도는 실시예 1에 따른 반도체장치의 제조방법중 제6공정에 있어서 반도체장치의 단면도.
제11도는 볼록부의 짧은 변의 길이가 큰 경우(제11a도)와 작은 경우(제11b도)의 CMP법에 의한 연마시간과 볼록부 형상의 변화 관계를 나타낸 도면.
제12도는 실시예 1에 따른 반도체장치의 제조방법중 제7공정에 있어서 반도체장치의 단면도.
제13도는 실시예 2에 따른 반도체장치의 제조방법중 제1공정에 있어서 반도체장치의 단면도.
제14도는 실시예 2에 따른 반도체장치의 제조방법중 제2공정에 있어서 반도체장치의 단면도.
제15도는 실시예 2에 따른 반도체장치의 제조방법중 제3공정에 있어서 반도체장치의 단면도.
제16도는 실시예 2에 따른 반도체장치의 제조방법중 제4공정에 있어서 반도체장치의 단면도.
제17도는 실시예 2에 따른 반도체장치의 제조방법중 제5공정에 있어서 반도체장치의 단면도.
제18도는 실시예 3에 따른 반도체장치의 제조방법중 제1공정에 있어서 반도체장치의 단면도.
제19도는 실시예 3에 따른 반도체장치의 제조방법중 제2공정에 있어서 반도체장치의 단면도.
제20도는 실시예 3에 따른 반도체장치의 제조방법중 제3공정에 있어서 반도체장치의 단면도.
제21도는 실시예 3에 따른 반도체장치의 제조방법중 제4공정에 있어서 반도체장치의 단면도.
제22도는 종래 반도체장치의 단면도.
제23도는 화학적 기계적 연마법의 개념을 나타낸 도면.
제24도는 화학적 기계적 연마법을 이용하여 평탄화한 층간 절연막을 갖는 종래 반도체장치의 단면도.
제25도는 실리콘웨이퍼의 평면도.
제26도는 실리콘웨이퍼의 표면에 형성한 칩의 확대도.
제27도는 초기 볼록부의 높이와 연마후 볼록부의 높이와의 비인 상대단차(H/Ho)를 설명하기 위한 도면.
제28도는 상대단차와 평탄부상에서의 연마량의 관계도.
제29a도는 볼록부의 짧은 변의 길이와 상대단차를 1/e로 하는 데 필요한 연마량(R)과의 관계도, 제29b도는 볼록부의 긴 변의 길이와 상대단차를 1/e로 하는데 필요한 연마량(R)과의 관계도이고, 제29c도는 볼록부의 평면적과 상대단차를 1/e로 하는데 필요한 연마량(R)과의 관계도.
제30도는 종래 CMP법의 제1공정에 있어서 반도체장치의 단면도.
제31도는 종래 CMP법의 제2공정에 있어서 반도체장치의 단면도.
제32도는 종래 CMP법의 제3공정에 있어서 반도체장치의 단면도.
제33도는 종래 CMP법의 제4공정에 있어서 반도체장치의 단면도.
제34도는 종래 CMP법의 제1문제점을 설명하기 위한 도면.
제35도는 종래 CMP법의 제2문제점을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 16 : 고배선밀도 영역
26 : 저배선밀도 영역 27 : 제2층간 절연막
본 발명은 일반적으로 반도체장치에 관한 것으로, 특히 평탄화한 표면을 갖는 반도체장치에 관한 것이다.
또한 본 발명은 그와 같은 반도체장치의 제조방법에 관한 것이다.
제22도는 종래의 반도체장치의 단면도이다.
실리콘기판(1)의 표면중에 활성 영역을 또다른 활성 영역으로부터 분리하기 위한 분리산화막(2)이 형성되어 있다.
활성 영역에는 게이트산화막(3), 텅스텐실리사이드 등으로 구성된 게이트(4), 및 불순물 확산층(6)으로 이루어진 전계 효과 트랜지스터(MOSFET)가 형성되어 있다.
제1층간절연막(17)은 실리콘산화막(8), 실리콘질화막(9), BPSG(Boro-Phospho-Silicate Glass)막(10) 및 실리콘산화막(12)으로 형성되어 있다.
BPSG막(10)은 산소 또는 수증기 분위기에서 열처리함으로써 평탄화된다.
실리콘질화막(9)은 열처리시에 하부 실리콘기판(1)과 게이트(4)가 산화되는 것을 방지하기 위하여 형성되어 있다.
실리콘산화막(12)을 형성하는 이유는 다음과 같다.
제조공정에 있어서 BPSG막(10)이 수분을 흡수하여 BPSG막(10)의 표면에 인산(Phosphoric Acid)이 형성되는데, 실리콘산화막(12)은 이 인산에 의해 제1배선층(15)이 부식되는 것을 방지한다.
제1층간 절연막(17)에는 콘택트홀(Contact Hole)이 형성되어 있다.
이 콘택트홀내에 텅스텐 등을 매립함으로써 제1플러그(14)가 형성된다. 제1플러그(14)에 의해 불순물 확산층(6) 또는 게이트(4)는 배선층(15)과 접속된다.
제1층간 절연막(17)상에는 제1배선층(15)이 형성되어 있다.
제1배선층(15)을 도포하기 위하여 제2층간 절연막(27)이 설치되어 있다.
제2층간 절연막(27)은 플라스마 여기형 기상성장법(Plasma CVD법)이나 SOG법(Spin-On-Glass법) 등에 의해 형성된 제1 실리콘산화막(18)으로 구성되어 있다.
제2층간 절연막(27)에는 스루홀(Through Hole)이 형성되어 있다.
이 스루홀내에는 제2플러그(24)가 매립되어 있다.
제2플러그(24)에 의해 제1재선층(15)과 제2배선층(25)이 접속된다.
같은 방법으로, 제2배선층(25), 제3층간 절연막(37), 제3플러그(34), 제3배선층(35), 제4층간 절연막(47), 제4플러스(44), 및 제4배선층(45)이 형성된다.
플라스마 CVD법에 의해 형성된 실리콘질화막 등으로 이루어진 보호막(46)이 최상층으로 형성된다.
상기 반도체장치는 MOSFET와 4층의 배선으로 구성된다.
종래의 방법(SOG법)에 의해 층간 절연막을 형성하면, 국부적으로는 단차를 평탄화할 수 있다.
그러나, 단차가 10㎛을 초과하는 영역에 있어서는 이 단차를 감소시킬 수 없다. 또한 배선이 여러층으로 겹쳐진 영역과 배선이 존재하지 않는 영역 사이에 단차가 발생하게 되는데 이 단차는 상층에 이를수록 커지게 된다.
단차가 커지게 되면 다음과 같은 문제점이 발생한다.
즉, 반도체장치의 집적도를 향상시키기 위하여 포토리소그래피법(Photolithography법)에 의해 미세 패턴을 형성할 필요가 있다.
미세 패턴을 형성하기 위한 방법으로는 높은 개구수(NA)를 갖는 광학계를 사용하는 방법과, 단파장의 광을 사용하는 노광을 행하는 방법 등이 있다.
그러나, 어느 방법에 있어서도 집점 심도가 짧아지는 결점이 있다.
따라서 패턴을 형성한 면의 단차가 커지게 되면 미세 가공이 불가능하게 된다.
따라서 상층의 배선층에서는 배선간의 피치를 크게할 필요가 있게 되어, 사실상 집적도를 향상시키는 것이 곤란하다.
상기와 같은 문제점을 해결하기 위하여 화학적 기계적 연마법(CMP법)을 이용하여 층간 절연막의 볼록부를 선택적으로 제거하여 반도체장치의 표면을 평탄화하는 방법이 제안되어 있다(특개평5-30052호).
제23도는 CMP법에 대한 개념도를 나타낸 것이다.
연마판(61)상에 연마포(62)가 설치되어 있다.
연마포(62)는 폴리우레탄으로 형성된다.
연마제(64)는 연마제 공급관(65)으로부터 연마포(62)상에 공급된다.
연마제(64)는 직경이 약 0.01㎛의 실리카(SiO2) 입자를 약알칼리액중에 현탁시켜서 제조한다.
반도체 웨이퍼(63)는 그의 표면을 연마포(62)에 접촉시키기 위하여 지지봉(65)에 의해 연마판(61)의 방향으로 눌러진다.
연마제(64)를 연마포(62)의 표면에 공급하면서 연마판(61)과 지지봉(68)을 회전시킴으로써 반도체웨이퍼(63)의 표면은 화학적으로 그리고 기계적으로 연마된다.
제24도는 CMP법을 이용하여 층간 절연막을 평탄화한 반도체장치의 단면도이다.
이 방법에 의하면 면적이 큰 고배선밀도 영역(16)과 저배선밀도 영역(16)사이에 단차가 발생한다.
제24도를 참조하여 이와 같은 단차가 발생하는 이유에 대해서 설명한다.
즉, 고배선밀도 영역(16)에서는 배선상에 층간 절연막(27)을 형성하는 시점에 배선(15)과 배선(15) 사이는 층간 절연막(27)으로 매립되어 대규모 수평방향으로 확대된 볼록 패턴(83)이 형성된다.
한편 저배선밀도 영역(26)에서는 배선(15)과 배선(15) 사이가 완전히 매립되지 않기 때문에 층간 절연막(27)을 형성한 후에도 층간 절연막(27)의 표면에는 배선 패턴(15)의 형상이 반영된 오목부(84)가 형성된다.
이어서 CMP법에 의한 평탄화 정도의 의존성에 대하여 수행한 연구 결과를 설명하면, 제25도는 반도체웨이퍼의 평면도이다.
반도체웨이퍼(63)상에 약 100개의 칩(67)이 형성되어 있다.
제26도는 칩(67)의 확대도이다.
칩(67)상에는 볼록부(90)가 형성되어 있다.
볼록부(90)의 평면 형상은 실질적으로 긴 변(69)과 짧은 변(70)을 갖는 사각형이다.
연구 결과, CMP법에 의해 얻어진 평탄화 정도는 볼록부(90)의 짧은 변(70)의 길이에 의존한다는 것을 알 수 있으며, 일반적으로 짧은 변(70)이 긴 볼록부(90)는 평탄화하기가 어렵다는 것을 알 수 있다. 이것은 이후에 자세히 설명한다.
제27a도를 참조하면, 초기 볼록부(90)의 높이(Ho)와 연마후 볼록부(90)의 높이(H)와의 비(H/Ho)를 상대단차로 정의한다.
또한 제27b도는 제27a도의 평면도이다.
제27b도를 참조하면, 연마전 볼록부(90)의 평면 형상은 실질적으로 짧은 변(70)과 긴 변(69)을 갖는 사각형이다.
제28도는 다양한 크기의 볼록부(90)에 대하여 상대단차(H/Ho)와 평탄부상에 있어서 연마량과의 관계를 구한 결과를 나타낸 것이다.
제27b도와 제28도를 참조하면, 제28도의 직선(71,72,73,74)은 볼록부(90)의 짧은 변(70)의 길이가 각각 20㎛, 150㎛, 300㎛, 500㎛, 1.2㎜인 경우에 얻어진 데이터 이다.
제28도를 참조하면, 상대단차는 평탄부상에서의 연마량에 대하여 지수함수적으로 감소한다.
그러나, 짧은 변의 길이가 보다 긴 볼록부에 대해서는 직선의 기울기가 적다(직선 75 참조).
평탄부상에서의 연마량(R)과 상대단차(H/Ho)와의 사이에는 다음과 같은 경험식이 성립된다는 것을 경험적으로 확인할 수 있다.
H/Ho = exp(-R/Ro)
식중에서 Ro는 정수이다.
상대단차(H/Ho)를 1/e로 하는데 필요한 연마량(R)과 볼록부(90)의 짧은 변(70)의 길이와의 관계에는 제29a도에 나타낸 것과 같이 상관 관계가 성립되는 것을 알 수 있다.
제29b도는 상대단차(H/Ho)를 1/e로 하는데 필요한 연마량(R)과 볼록부(90)의 긴 변(69)의 길이와의 관계를 나타낸 것으로 이들 사이에는 어떠한 상관 관계가 존재하지 않는 것을 알 수 있다.
제29c도는 상대단차를 1/e로 하는데 필요한 연마량과 볼록부(90)의 평면적[긴 변(69) × 짧은 변(70)]과의 관계를 나타낸 것으로 이들 사이에도 어떠한 상관 관계가 존재하지 않는다.
실제의 반도체장치는 기억장치에 상당하는 부분등이 고밀도의 배선 패턴으로 형성되어 있으며, 이 부분은 대규모 수평방향으로 확대된 하나의 볼록 패턴(83)으로 이루어져 있다(제24도).
이러한 볼록 패턴(83)의 짧은 변(70)의 길이는 1㎜을 초과하는 경우도 있으며, 장래에는 더 커지는 경향이 있다.
이와 같은 대규모 수평 방향으로 확대되는 볼록 패턴(83)을 단지 CMP법에 의해 평탄화한 경우에는, 제29a도를 참조하면, 평탄부상에 있어서 1㎛ 이상의 연마량을 필요로 한다.
그러나 웨이퍼상에 형성된 막두께의 균일성은 연마량이 증가함에 따라 현저하게 감소하게 된다.
막두께의 균일성을 유지하기 위한 평탄부상의 최대 연마량은 0.5㎛ 정도이다.
미국 특허 제4954459호에서 아반지노(Avanzino) 등은 상기와 같은 문제점을 회피하는 방법을 제안하고 있다.
제30∼33도는 미국 특허 제4954459호에 개시되어 있는 CMP법을 이용하여 볼록 패턴을 완전하게 평탄화하는 방법을 각 공정별로 나타낸 반도체장치의 일부 단면도 이다.
제30도를 참조하면, 기판(1)상에 상승부분(81)을 형성하고 상승부분(81)을 도포하기 위하여 기판(1)상에 절연막(82)을 형성한다.
절연막(82)의 표면은 상승부분(81)상에서는 돌출되어 있고 상승부분(81)과 상승부분(81) 사이에서는 침몰되어 있다.
절연막(82)의 돌출부분[볼록부(91)]상에는 개구부(85)를 갖는 레지스트 패턴(86)을 형성한다.
제30도와 제31도를 참조하면, 레지스트 패턴(86)을 마스크로하여 절연막(82)의 볼록부(91)를 에칭한다.
제31도와 제32도를 참조해서, 레지스트 패턴(86)을 제거한다.
제33도를 참조하면, CMP법을 이용하여 절연막(82)의 표면을 평탄화 한다.
상기 미국 특허 제4954459호에 개시되어 있는 방법에 있어서 이 제1문제점은 레지스트 패턴(86)을 만족스럽게 형성할 수 없다는 점이다.
즉, 제34a도에 나타낸 바와 같이 상승부분(81)을 피복하기 위하여 형성된 절연막(82)상에 레지스트 패턴을 형성할 경우, 형성해야 할 레지스트 패턴(86)은 제34b도에 나타낸 것과 같은 형상으로 된다.
그 결과, 레지스트 패턴(86)의 폭(W)이, 예를 들면, 0.4㎛ 이하일 경우에는 현상이나 에칭 공정중에 레지스트 패턴(86)이 무너지거나 소실되는 문제점이 있다.
제2문제점은 제35도에 나타낸 바와 같이 제35도중 제34도에 나타낸 부재와 동일하거나 상당하는 부분에는 동일의 참조 부호를 첨부하여 그에 대한 설명은 반복하지 않는다.
그러한 제2문제점은 제35a도를 참조하면, 레지스트 패턴(86)을 형성하기 위한 마스크의 오차로 인하여 개구부(85)가 어긋나게 형성된다는 점이다.
또한 개구부(85)의 직경에 있어서 치수 변동이 일어난다는 문제점도 있다.
이와 같은 상태에서 에칭을 수행하면 제35b도와 같이 함몰부분(87)이 생긴다.
그후, 레지스트 패턴(86)을 제거하여 CMP법에 의해 평탄화 처리를 수행하면, 제35c도와 같이 평탄화 처리 후에 함몰부분(87)이 절연막(82)의 표면에 잔류하게 된다.
결국, 상기 미국 특허 제4954459호에 개시된 방법에 의해서는 반도체장치의 표면을 완전하게 평탄화할 수는 없다.
종래의 방법으로는 어느 경우에도 단차를 감소시킬 수 없고 결과적으로 다층배선 구조를 갖는 반도체장치의 미세화가 곤란하다.
또한 종래의 CMP법에 의하면, 사실상 대규모 수평방향으로 확대된 볼록 패턴의 단차를 감소시킬 수 있다고 해도 필요로하는 연마량이 커지게 되어 연마후에 막두께가 불균일하게 되고 나아가서 제품의 저하를 초래하는 문제점이 있으며, 또한 연마시간이 길어지게 되어 생산성이 저하된다는 문제점도 있다.
본 발명의 목적은 대규모 수평방향으로 확대된 볼록 패턴의 단차를 완전하게 제거하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 연마후에 절연막의 막두께가 균일한 반도체장치를 제조하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 연마시간을 단축시키고 생산성을 향상시킬 수 있는 개선된 방법을 제공하는데 있다.
본 발명의 또다른 목적은 마스크의 수익성을 높일 수 있는 개선된 방법을 제공하는데 있다.
본 발명의 또다른 목적은 상기의 방법에 의해 얻은 다층 배선구조의 반도체장치를 제공하는데 있다.
본 발명의 제1관점에서 보면, 반도체기판과, 그 반도체기판상에 설치되고 수평방향으로 확대된 적어도 하나의 배선층의 복수의 소자를 가지며, 상대적으로 많은 수의 배선소자를 가지는 고배선밀도부분과 상대적으로 적은 수의 배선소자를 가지는 저배선밀도부분을 포함하는 배선층부와, 상기 고밀도배선부분와 상기 저밀도배선부분 모두를 피복하기위해 상기 반도체 기판상에 설치된 제1 층간절연막과, 상기 제1 층간절연막상에 설치된 제2 층간절연막을 구비하고, 상기 고배선밀도부분에서 상기 각각의 제1및 제2층간절연막은 상기 기판표면으로 부터 순차적으로 형성된 제1실리콘산화막, 실리콘질화막과, 제2실리콘산화막을 포함하고, 상기 저배선밀도부분에서 상기 제1층간절연막은 상기 기판표면으로부터 순차적으로 형성된 상기 제1실리콘산화막, 상기 실리콘질화막, PSG막과 상기 제2실리콘산화막을 포함하며, 상기 반도체기판의 표면으로부터 상기 고저배선밀도상으로 연장되는 상기 제1층간절연막까지의 높이 변화량이 ±3㎛ 내로 하는 것을 특징으로 한다.
본 발명의 제2관점에서 보면, 평탄화한 표면을 갖는 반도체장치의 제조방법에 있어서는 우선, 수평방향으로 확대된 평탄부와 그 평탄부를 에워싸는 외주부로 이루어진 볼록 패턴부와, 오목부가 형성된 반도체기판을 제조하는 것으로 상기 볼록 패턴을 도포함과 동시에 오목부를 매립하여 상기 반도체기판상에 절연막을 형성한다.
적어도, 상기 볼록패턴의 외주부상에 1∼500㎛의 폭을 갖는 고리상 절연막을 남기기 위하여 상기 절연막의 볼록 패턴의 평탄부상에 위치하는 부를 선택적으로 에칭한다.
상기 반도체기판상에 남겨진 절연막을 화학적 기계적 연마법에 의해 에칭함으로써 반도체장치의 표면을 평탄화한다.
본 발명의 제1관점에서 본 반도체장치는 반도체기판의 표면으로부터 절연막의 표면까지의 높이 변화량이 ±3㎛ 이내인 평탄화한 표면을 갖는다.
본 발명의 제2관점에서 본 반도체장치의 제조방법에 의하면, 수평방향으로 확대된 볼록부를 1∼500㎛의 폭을 갖는 고리상 절연막으로 변화시킨 후, 그 절연막을 CMP법에 의해 연마함으로써 수평방향으로 확대된 볼록부가 완전하게 제거된다.
이하, 본 발명의 실시예를 도면에 의거하여 설명한다.
[실시예 1]
제1도는 본 발명의 하나의 실시예에 따라 평탄화한 표면을 갖는 반도체장치의 단면도이다.
제1도에 나타난 실시예는 제22도에 나타낸 종래의 반도체장치와 동일하기 때문에 다음의 차이점을 제외하고, 대응하는 부분에는 동일한 참조 번호를 부여하여 그에 대한 설명은 반복하지 않는다.
제1도에 나타난 실시예와 제22도에 나타낸 종래예와의 차이점은 실리콘기판(1)의 표면으로부터 제1, 제2, 제3 및 제4 층간 절연막(17,27,37,47)의 표면까지의 높이 변화량이 각각 ±3㎛ 이내인 점이다.
제2 층간 절연막(27)중 고배선밀도 영역(16)은 하부로부터 순차적으로 적층시킨 제1 실리콘산화막(18), 실리콘질화막(19) 및 제2 실리콘산화막(21)으로 형성되어 있고, 반면에 저배선밀도 영역(26)은 하부로부터 순차적으로 적층시킨 제1 실리콘산화막(18), 실리콘질화막(19), PSG(Phospho-Silicate-Glass)막(20) 및 제2 실리콘산화막(21)으로 형성되어 있다.
제3 층간 절연막(37) 및 제4 층간 절연막(47)도 동일한 구조를 갖는다. 제1 층간 절연막(17)중 분리산화막(2)과 게이트(4)가 겹쳐진 영역은 실리콘산화막(5,8,12)과 실리콘질화막(9)으로 구성되어 있고, 그 이외의 영역은 실리콘산화막(8,10,12), BPSG막(10)과 실리콘질화막(9)으로 구성되어 있다.
결국, 제1 층간 절연막(17), 제2 층간 절연막(27), 제3 층간 절연막(37)과 제4 층간 절연막(47)은 본 발명에 따른 방법에 의해서 형성된다.
본 실시예에서는 대규모 수평방향으로 확대된 볼록부 패턴(83)과 오목부(84) 사이의 단차가 완전히 소멸됨과 아울러 반도체장치의 표면이 평탄화된다.
이어서, 제2 층간 절연막(27)의 형성방법을 한 예로하여 본 발명에 따른 방법을 설명한다.
제2도를 참조하면, 제1배선층(15)을 피복하기 위하여 제1층간 절연막(17)상에 약 0.3㎛ 두께의 제1실리콘산화막(18)을 플라스마 CVD법이나 SOG법에 의해 형성한다.
이때, 고배선밀도 영역(16)에서는 제1실리콘산화막(18)에 의해 배선과 배선 사이가 매립됨과 아울러 대규모 수평방향으로 확대된 볼록부 패턴(83)이 형성된다.
제3도를 참조하면, 제1실리콘산화막(18)상에 약 0.02㎛ 두께의 실리콘질화막(19)을 플라스마 CVD법에 의해 형성한다.
제4a도를 참조하면, 제1실리콘질화막(19)상에 인(Phosphorus)의 농도가 약 7 wt%인 PSG막(20)을 플라스마 CVD법에 의해 형성한다.
PSG막(20)의 두께는 제1배선층(15)의 두께보다 약 0.2~0.5㎛ 크게 설정되어 있다.
이때, 고배선밀도 영역(16)에 있어서는 볼록 패턴(83)상에 PSG막(20)이 형성됨과 아울러 대규모 수평방향으로 확대된 볼록부(68)가 형성되는 한편, 오목부(84)는 PSG막(20)에 의해 매립된다.
또한, 제4b도는 제4a도에 나타난 반도체장치중 대규모로 확대된 볼록부(68)를 발췌하여 나타낸 사시도이다.
제4b도를 참조하면, 볼록부(68)는 짧은 변(70)의 길이가 1㎜이고, 긴 변의 길이가 2.5~3㎜로 평면형상이 직사각형인 볼록부이다.
제5도와 제6도(제5도의 평면도)를 참조하면, 대규모 수평방향으로 확대된 볼록부(68) 이외의 부는 포토레지스트(50)로 피복한다.
이어서 포토레지스트(50)을 그의 개구부(6)의 단부(60e)가 볼록 패턴(83)의 단부(83e)보다 약 50㎛ 내측에 위치하도록 패터닝한다.
하지만, 볼록부(68)의 짧은 변의 길이가 100㎛ 이하일 경우에는, 개구부를 갖는 레지스트 패턴을 형성할 필요는 없다.
그 이유는 제28도를 참조하면, CMP법에 의해 에칭하는 동안에 볼록부의 짧은 변의 길이가 100㎛ 이하이면 0.2~0.4㎛의 연마량에 의해 단차를 절반 이하로 줄일 수 있기 때문이다.
제5도와 제7도를 참조하면, 포토레지스트(50)을 마스크로하여 PSG막(20)을 불화수소산 수용액으로 에칭한 후, 포토레지스트(50)을 제거한다.
제8도는 제7도에 있어서 볼록 패턴(83)의 외주부상에 형성된 약 50㎛의 폭을 갖는 고리상 PSG막(88)의 부분을 발췌하여 나타낸 것이다.
제9a도는 제4b도에 있어서 IX-IX 선에 부합되는 단면도이고, 제9b도는 제8도에 있어서 IX-IX 선에 부합되는 단면도이다.
이들 도면을 참조하면, 상기 에칭에 의해 대규모 수평방향으로 확대된 볼록부(68)를 50㎛의 폭을 갖는 고리상 볼록부(88)로 변환된다.
제8도를 참조하면, 고리상 PSG막(88)은 그의 짧은 변의 길이가 각각 50㎛인 4개의 직사각형이 접합된 것으로 생각할 수 있다.
즉, 이 방법에 의하면 대규모 수평방향으로 확대되고 짧은 변의 길이가 100㎛ 이상인 볼록부는 짧은 변의 길이가 50㎛인 볼록부로 변환된다.
제7도를 참조하면, PSG막(20)의 에칭량은 제1배선층(15)의 두께 이상이면 좋다.
실리콘질화막(19)이 에칭 스톱퍼(Stopper)로 작용하기 때문에 에칭시간이나 에칭속도가 변화한다 해도 제1실리콘산화막(18)이나 제1배선층(15)은 에칭되지 않는다.
제7도와 제10도를 참조하면, CMP법을 이용하여 평탄부상에 약 0.2~0.5㎛의 적은 연마량으로 볼록부(88)을 완전히 제거할 수 있다.
실리콘질화막(19)은 PSG막(20)에 대하여 1/10 정도의 연마속도로 연마되기 때문에 연마속도가 변화하여도 제1실리콘산화막(18)이나 제1배선층은 연마되지 않는다.
제11a도와 제11b도는 각각 짧은 변의 길이가 150㎛과 30㎛인 볼록부를 CMP법에 의해 에칭할 때, 시간에 따른 변화 상태를 나타낸 도면이다.
이들 도면을 참조하면, 짧은 변의 길이가 150㎛인 볼록부를 연마 제거하는데는 6분이 걸리지만 (제11a도), 30㎛의 짧은 변을 갖는 볼록부를 완전히 제거하는데는 2~4분이 걸리는 것을 알수 있다.
도면중 괄호안의 숫자는 연마량(㎛)을 나타낸다.
제12도를 참조하면, 실리콘기판(1)의 전면에는 다음에 형성될 제2배선층이 PSG막(20)과 접촉되는 것을 방지하기 위하여 제2실리콘산화막(21)을 형성한다.
PSG막(20)은 수분과 반응하여 그의 표면에서 인산(Phosphoric Acid)이 발생하게 되는데, 이 인산이 다음에 형성될 제2배선층을 부식시키는 것과, 제2배선층과 PSG막(20)이 직접 접촉되는 것을 방지하기 위하여 실리콘산화막(20)을 형성한다.
이상의 공정에 의해 제2층간 절연막(27)이 완성된다.
이어서, 본 실시예의 이점에 대해서 설명한다.
제5도를 참조하면, 포토레지스트(50)의 개구부(60)의 단부(60e)는 대규모 수평방향으로 확대된 볼록 패턴(83)의 단부(83e)보다 50㎛ 내측에 형성된다.
따라서 치수 변동이나 비정렬에 대한 여유가 크기 때문에, 이 공정에 있어서 생산성 저하를 최소화 할 수 있다.
또한 개구부(60)의 길이는 볼록 패턴(83)의 크기에 의존하기 때문에 포토레지스트(50)의 패턴 형성이나 에칭이 있어서 미세 가공기술을 필요로 하지 않는다.
이 때문에 비교적 값싼 노광 투영장치 및 에칭 수단을 활용할 수 있다.
CMP법에 의한 연마에 있어서, 불화수소산 수용액에 대하여 에칭속도가 큰 PSG막을 피연마층으로 사용하기 때문에 연마시간과 에칭시간을 줄일 수 있으며, 나아가서 생산성을 향상시킬 수 있다.
또한 실리콘질화막은 불화수소산 수용액에 의한 에칭 및 CMP법에 의한 연마에 있어서 스톱퍼로 사용되기 때문에 각각의 공정에 있어서 수익성을 확대시킬 수 있다.
또한 값싼 불화수소산 수용액을 사용하는 에칭 방법을 채용하기 때문에 공정에 요구되는 비용을 절감시킬 수 있다.
[실시예 2]
상기 실시예에서는 충간 절연막을 실리콘산화막, 실리콘질화막 및 PSG막의 3층으로 형성한 경우를 예시하였지만, 본 발명은 여기서 한정시기지 않고 층간 절연막이 실리콘산화막만으로 구성되도 좋으며 PSG막과 실리콘산화막의 2층구조여도 좋다.
제13도와 제17도는 CMP법에 의해 연마한 층간 절연막을 실리콘산화막만으로 형성한 경우, 반도체장치의 제조방법중 순차적인 각 공정에 있어서 반도체장치의 부 단면도이다.
이들 도면에 있어서, 제1도에 나타낸 실시예중 부재와 동일하거나 대응하는 부분에는 동일한 참조 부호를 부여하여 그의 대한 설명은 반복하지 않는다.
제13도를 참조하면, 제1배선층(15)을 피복하기 위하여 실리콘기판(1)상에 약 1.7㎛ 두께의 제1실리콘산화막(18)을 형성한다.
제14도를 참조하면, 실시예1의 경우와 마찬가지로, 대규모 수평방향으로 확대된 볼록부(68)상에 개구부를 갖는 포토레지스트 패턴(50)을 제1실리콘산화막(18)상에 형성한다.
포토레지스트 패턴(50)을 마스크로 하여 RIE법에 의해 제1실리콘산화막(18)을 0.6㎛으로 에칭한다.
이러한 에칭량은 제1배선층(15)의 두께와 같게 된다. 그후 포토레지스트 패턴(50)을 제거한다.
실시예1과 마찬가지로 포토레지스트 패턴(50)의 개구부(60)의 단부(60e)는 볼록부(68)의 단부(68e)보다 약 50㎛ 내측에 위치하게 된다.
제15도를 참조하면, 포토레지스트 패턴(50)을 마스크로 하여 제1실리콘산화막(18)을 에칭함으로써 볼록 패턴(83)의 외주부(83a)상에는 100㎛ 이상의 폭을 갖는 고리상 실리콘산화막(88)을 남기게 된다.
제15도와 제16도를 참조하면, 실리콘산화막(88, 18)을 CMP법을 이용하여 평탄부에서 약 0.2㎛으로 연마하게 되면 도면과 같이 고리상 실리콘산화막(88)이 제거되어 결국 제1실리콘산화막(18)의 표면은 평탄화된다.
제1실리콘산화막(18)의 두께는 제1배선층의 표면으로부터 약 0.9㎛으로 된다.
제16도에 나타난 상태에서 제1실리콘산화막(18)상에 직접적으로 제2배선층을 형성해도 좋다.
또한 실리콘산화막(18)상에 남아 있는 결함을 제거하기 위하여 제1실리콘산화막(18)의 표면을 불화수소산 수용액으로 에칭한 후, 그위에 제2배선층을 형성하여도 좋다.
또한 제1실리콘산화막(18)상에 남겨진 결함을 제거하기 위하여 제17도에 나타난 바와 같이 CMP법에 의해 에칭한 후, 제1실리콘산화막(18)상에 제2실리콘산화막(21)을 퇴적하여도 좋다.
본 실시예에 있어서, 제1배선층(15)의 두께와 제1실리콘산화막(18)의 에칭량은 같아야 하지만, 다른 수치는 상술한 수치로 한정되는 것은 아니다.
또한 본 실시예에서는 에칭방법으로서 RIE법을 이용한 경우를 예시하지만 불화수소산 수용액 등에 의한 에칭방법도 이용할 수 있다.
본 실시예는 실시예1의 경우보다 에칭이나 연마에 대한 공정 수익성은 낮다는 결점과, 인(Phosphorus)을 함유하지 않는 실리콘산화막을 사용하고 또한 연마속도가 느리기 때문에 에칭에 필요한 시간이 길다는 단점을 갖는다.
그러나 실시예 1에 비해서 공정 단계가 적은 이점을 갖는다.
[실시예 3]
본 실시예에서는 실리콘산화막과 PSG막을 CMP법에 의해 에칭한 층간 절연막으로서 사용한다.
제18도~제21도는 실시예 3에 따른 반도체장치의 제조방법중 순차적인 각공정을 나타낸 반도체장치의 부 단면도이다.
제1배선층(15)을 피복하기 위하여 실리콘기판(1)상에 약 0.3㎛ 두께의 제1실리콘산화막(18)을 형성한다.
이때 실리콘기판(1)상에 대규모 수평방향으로 확대된 볼록 패턴(83)을 피복함과 동시에 오목부(84)를 매립하기 위하여 실리콘기판(1)상에 약 0.7㎛ 두께의 PSG막(20)을 형성한다.
이에 따라 대규모 수평방향으로 확대된 볼록부(68)와 오목부(89)가 형성된다.
실시예 1과 마찬가지로 포토레지스트 패턴을 PSG막(20)상에 형성한 후, 포토레지스트 패턴을 마스크로하여 PSG막(20)을 에칭함으로써 제19도에 나타난 반도체장치를 얻는다.
제18도와 제19도를 참조하면, 이러한 에칭에 의해 대규모 수평방향으로 확대된 볼록부(68)는 100㎛ 이상의 폭을 갖는 고리상 PSG막(88)으로 변환된다.
PSG막(20)의 에칭량은 제1배선층(15)의 두께와 동일하게 설정한다.
제19도와 제20도를 참조하면, PSG막(20)을 CMP법을 이용하여 평탄부에서 약 0.2~0.5㎛의 연마량으로 연마하면 도면과 같이 반도체장치의 표면은 평탄화된다.
제21도를 참조하면, 약 0.6㎛ 두께의 제2실리콘산화막(21)을 실리콘기판(1)상에 형성함에 따라 제2층간 절연막(27)이 완성된다.
본 실시예에서는 제2층간 절연막(27)은 실리콘산화막(18, 21)과 PSG막(20)으로 형성되어 있다.
제2층간 절연막을 실리콘산화막만으로 구성한 경우(실시예2)에 비해서 공정단계는 많지만, PSG막의 에칭속도와 연마속도가 크기 때문에 생산성을 향상시키는 효과가 있다.
지금까지 상기 실시예 1~3에 있어서는 제2층간 절연막(27)의 형성방법에 대해서 설명하였으나, 본 발명은 여기에 한정되는 것이 아니고 제1도에 나타난 모든 층간 절연막(17, 27, 37, 47)에 적용시킬 수 있다.
또한, 상기 실시예에서는 PSG막을 CMP법에 의해 에칭한 층간 절연막으로서 사용하였지만, 본 발명은 여기서 한정되는 것이 아니고 BPSG막을 사용할 수도 있다.
또한, 미세 가공의 관점에서 볼 때, 반드시 완전하게 평탄화할 필요가 없는 경우에는 상기 제1~ 제4층간 절연막중 몇개만을 본 발명에 적용시킬 수 있다.
또한 상기 실시예에서는 대규모 수평방향으로 확대된 볼록부의 외주부상에 100㎛ 이하의 폭을 갖는 고리상 절연막을 형성한 경우를 예시하였지만, 본 발명은 여기에 한정되는 것이 아니고 1~500㎛ 범위내에서도 실시예와 동일한 효과를 얻을 수 있다.
또한 상기 실시예중에서 언급한 막두께는 배선층의 두께나 층간 절연막의 최종 두께에도 의존하기 때문에 상기 치수에 한정되는 것은 아니다.
상기에서 설명한 바와 같이, 본 발명의 제1관점에서 본 반도체장치에 의하면 반도체기판의 표면으로부터 절연막의 표면까지의 높이 변화량이 ±3㎛ 이내로 되기 때문에 그의 표면이 평탄화한 반도체장치로 된다.
본 발명의 제2관점에서 반도체장치의 제조방법에 의하면, 우선 수평방향으로 확대된 볼록부는 1~500㎛의 폭을 갖는 고리상 절연막으로 변화된 후, 이 절연막을 CMP법에 의해 에칭함으로써 수평방향으로 확대된 상기 볼록부는 완전히 제거된다.
그 결과, 그의 표면이 평탄화한 반도체장치를 얻을 수 있다.
또한 이 제조방법에 의하면 치수 변동이나 비정렬에 대한 여유가 크기 때문에 수익성의 저하를 최소화할 수 있다. 더욱이, 레지스트의 패턴 형성이나 에칭에 있어서 미세가공을 필요로 하지 않기 때문에 비교적 값싼 노광 투영장치 및 에칭 수단을 사용할 수 있다.

Claims (7)

  1. 반도체기판(1)과, 상기 반도체기판상에 설치되고 수평방향으로 확대된 적어도 하나의 배선층의 복수의 소자를 가지며, 상대적으로 많은 수의 배선소자를 가지는 고배선밀도부분(16)와 상대적으로 적은 수의 배선소자를 가지는 저배선밀도부분(26)를 포함하는 배선층부와, 상기 고밀도배선부분와 상기 저밀도배선부분 모두를 피복하기위해 상기 반도체 기판상에 설치된 제1층간절연막(17)과, 상기 제1층간절연막상에 설치된 제2층간절연막(27)을 구비하고, 상기 고배선밀도부분에서 상기 각각의 제1및 제2층간절연막은 상기 기판표면으로 부터 순차적으로 형성된 제1실리콘산화막(18), 실리콘질화막(19), 제2실리콘산화막(21)을 포함하고, 상기 저배선밀도부분에서 상기 제1층간절연막은 상기 기판표면으로부터 순차적으로 형성된 상기 제1실리콘산화막, 상기 실리콘질화막, PSG막(20)과 상기 제2실리콘산화막을 포함하며, 상기 반도체기판의 표면으로부터 상기 고저배선밀도상으로 연장되는 상기 제1층간절연막까지의 높이 변화량이 ±3㎛ 내로 되게하는 것을 특징으로 하는 반도체장치.
  2. 수평방향으로 확대된 평탄부와 이 평탄부를 둘러싸는 외주부로 이루어진 볼록 패턴(83)과 그 위에 형성된 오목부(84)을 포함하는 반도체기판(1)을 준비하는 제1공정과, 상기 볼록 패턴(83)을 도포하고 또, 상기 오목부(84)를 매립하도록 상기 반도체기판(1)상에 절연막(20)을 형성하는 제2공정과, 적어도 상기 볼록 패턴(83)의 외주부상에 1~500㎛의 폭을 갖는 고리상 절연막(88)을 남기도록 상기 절연막의 상기 볼록 패턴(83)의 상기 평탄부상에 위치하는 부분을 선택적으로 에칭하여 제거하는 제3공정과, 상기 반도체기판(1)상에 남겨진 상기 절연막(88)을 화학적 기계적 연마법에 의해 연마함으로서 해당 반도체장치의 표면을 평탄화하는 제4공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 제3공정에서의 에칭은 상기 고리상 절연막(88)의 폭이 1~100㎛ 범위가 되도록 수행하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제2항에 있어서, 상기 볼록 패턴(83)의 평면형상은 실질적으로 사각형이고, 상기 사각형의 가장 짧은 변의 길이는 적어도 100㎛ 인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제2항에 있어서, 상기 제2공정에서 절연막(20)의 형성에 앞서 상기 볼록 패턴(83)의 표면을 실리콘질화막(19)으로 도포하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제2항에 있어서, 상기 절연막은 실리콘산화막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제2항에 있어서, 상기 절연막은 인이 첨가된 실리콘산화막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673883B1 (ko) * 2002-06-29 2007-01-25 주식회사 하이닉스반도체 반도체소자의 콘택 플러그 형성방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333944A (ja) * 1993-05-25 1994-12-02 Nippondenso Co Ltd 半導体装置
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
JPH0955425A (ja) * 1995-08-10 1997-02-25 Mitsubishi Electric Corp 多層Ａｌ配線構造を有する半導体装置およびその製造方法
US6478977B1 (en) 1995-09-13 2002-11-12 Hitachi, Ltd. Polishing method and apparatus
JP2785768B2 (ja) * 1995-09-14 1998-08-13 日本電気株式会社 半導体装置の製造方法
JPH09172072A (ja) * 1995-12-18 1997-06-30 Nec Corp 半導体装置及びその製造方法
US6136728A (en) * 1996-01-05 2000-10-24 Yale University Water vapor annealing process
US6653733B1 (en) * 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US5663108A (en) * 1996-06-13 1997-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized metal pillar via process
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
JPH1065118A (ja) * 1996-08-19 1998-03-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5861647A (en) * 1996-10-02 1999-01-19 National Semiconductor Corporation VLSI capacitors and high Q VLSI inductors using metal-filled via plugs
US6040628A (en) 1996-12-19 2000-03-21 Intel Corporation Interconnect structure using a combination of hard dielectric and polymer as interlayer dielectrics
JP3340333B2 (ja) * 1996-12-26 2002-11-05 株式会社東芝 半導体装置及びその製造方法
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5981374A (en) * 1997-04-29 1999-11-09 International Business Machines Corporation Sub-half-micron multi-level interconnection structure and process thereof
US6212671B1 (en) * 1997-10-20 2001-04-03 Mitsubishi Electric System Lsi Design Corporation Mask pattern data producing apparatus, mask pattern data producing method and semiconductor integrated circuit device
JP2002509354A (ja) * 1997-12-16 2002-03-26 インフィネオン テクノロジース アクチエンゲゼルシャフト 電気集積回路および該電気集積回路を製造する方法
TW498440B (en) 1998-03-30 2002-08-11 Hitachi Ltd Manufacture method of semiconductor device
KR100281897B1 (ko) * 1998-07-21 2001-03-02 윤종용 도전층을 갖는 반도체 장치의 제조방법
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6143644A (en) * 1998-09-17 2000-11-07 Taiwan Semiconductor Manufacturing Company Method to prevent passivation from keyhole damage and resist extrusion
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6429132B1 (en) * 1998-12-23 2002-08-06 Aurora Systems, Inc. Combination CMP-etch method for forming a thin planar layer over the surface of a device
JP3345880B2 (ja) * 1999-06-29 2002-11-18 日本電気株式会社 不揮発性メモリセルと電界効果トランジスタとを備えた半導体装置およびその製造方法
US6303043B1 (en) * 1999-07-07 2001-10-16 United Microelectronics Corp. Method of fabricating preserve layer
JP2001024056A (ja) * 1999-07-12 2001-01-26 Mitsubishi Electric Corp 半導体装置の多層配線装置及びその製造方法
US6521977B1 (en) * 2000-01-21 2003-02-18 International Business Machines Corporation Deuterium reservoirs and ingress paths
KR100363093B1 (ko) * 2000-07-28 2002-12-05 삼성전자 주식회사 반도체 소자의 층간 절연막 평탄화 방법
US20030141597A1 (en) * 2002-01-31 2003-07-31 Houston Theodore W. Semiconductor apparatus having contacts of multiple heights and method of making same
US20030177639A1 (en) * 2002-03-19 2003-09-25 Berg N. Edward Process and apparatus for manufacturing printed circuit boards
US20040219759A1 (en) * 2002-12-19 2004-11-04 Houston Theodore W Semiconductor apparatus having contacts of multiple heights and method of making same
US7743698B2 (en) * 2003-10-31 2010-06-29 Sephra L.P. Fountain that flows with fluidic material
KR100705937B1 (ko) * 2003-12-19 2007-04-11 에스티마이크로일렉트로닉스 엔.브이. 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치
JP5704811B2 (ja) * 2009-12-11 2015-04-22 キヤノン株式会社 固体撮像装置の製造方法
JP5329001B2 (ja) * 2011-02-09 2013-10-30 キヤノン株式会社 半導体装置の製造方法
JP5241902B2 (ja) 2011-02-09 2013-07-17 キヤノン株式会社 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4835778A (ko) * 1971-09-09 1973-05-26
JPS5958838A (ja) * 1982-09-29 1984-04-04 Hitachi Ltd 半導体装置
JPS59136934A (ja) * 1983-01-27 1984-08-06 Nec Corp 半導体装置の製造方法
IL82113A (en) * 1987-04-05 1992-08-18 Zvi Orbach Fabrication of customized integrated circuits
US4954459A (en) * 1988-05-12 1990-09-04 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
US5077238A (en) * 1988-05-18 1991-12-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device with a planar interlayer insulating film
JPH01303742A (ja) * 1988-05-31 1989-12-07 Nec Corp 半導体装置
JPH02219264A (ja) * 1989-02-20 1990-08-31 Matsushita Electric Ind Co Ltd Ｄｒａｍセルおよびその製造方法
US5139608A (en) * 1991-04-01 1992-08-18 Motorola, Inc. Method of planarizing a semiconductor device surface
JP2870610B2 (ja) * 1991-07-25 1999-03-17 三菱電機株式会社 路側通信放送方式
KR960003864B1 (ko) * 1992-01-06 1996-03-23 삼성전자주식회사 반도체 메모리장치 및 그 제조방법
US5317192A (en) * 1992-05-06 1994-05-31 Sgs-Thomson Microelectronics, Inc. Semiconductor contact via structure having amorphous silicon side walls
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer
JPH0621244A (ja) * 1992-06-30 1994-01-28 Fujitsu Ltd 半導体装置の製造方法
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
JPH0745616A (ja) * 1993-07-29 1995-02-14 Nec Corp 半導体装置の製造方法
US5567661A (en) * 1993-08-26 1996-10-22 Fujitsu Limited Formation of planarized insulating film by plasma-enhanced CVD of organic silicon compound
US5665202A (en) * 1995-11-24 1997-09-09 Motorola, Inc. Multi-step planarization process using polishing at two different pad pressures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673883B1 (ko) * 2002-06-29 2007-01-25 주식회사 하이닉스반도체 반도체소자의 콘택 플러그 형성방법

Also Published As

Publication number Publication date
DE69418302D1 (de) 1999-06-10
US5500558A (en) 1996-03-19
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JPH07235537A (ja) 1995-09-05
DE69418302T2 (de) 1999-09-30
US5840619A (en) 1998-11-24
EP0669645A1 (en) 1995-08-30
TW332319B (en) 1998-05-21

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