KR19980083841A - 보이드를 갖는 소자분리막 형성방법 - Google Patents

Abstract

보이드를 갖는 소자분리막 형성방법이 개시되어 있다. 본 발명은 활성영역 패턴 사이에 더미 활성영역 패턴이 그려진 포토마스크를 사용하여 반도체기판의 소정영역 상에 활성영역을 한정하기 위하여 차례로 적층된 패드산화막 패턴 및 패드질화막 패턴을 형성하고, 이와 동시에 서로 이웃한 패드산화막 패턴 사이에 소정의 폭을 갖는 더미 패드산화막 패턴 및 더미 패드질화막 패턴으로 구성된 더미 패턴을 형성하는 단계와, 더미 패턴 양 옆의 반도체기판을 식각하여 트렌치 영역을 형성하는 단계와, 트렌치 영역이 형성된 반도체기판을 등방성 식각하여 더미 패턴 양 옆의 트렌치 영역을 서로 연결시키는 단계와, 패드질화막 패턴 및 더미 패드질화막 패턴 사이의 영역을 채우면서 더미 패턴 아래에 보이드를 갖는 제1 절연막 패턴을 형성하는 단계와, 패드질화막 패턴 및 더미 패드질화막 패턴을 제거한 후, 더미 패드산화막 패턴을 덮는 제2 절연막 패턴을 형성하는 단계와, 패드산화막 패턴을 제거함으로써, 제1 절연막 패턴, 더미 패드산화막 패턴, 및 제2 절연막 패턴으로 구성되고 내부에 보이드를 갖는 소자분리막을 형성함과 동시에 활성영역의 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 한다.

Description

보이드를 갖는 소자분리막 형성방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 보이드를 갖는 소자분리막 형성방법에 관한 것이다.

최근 반도체소자의 집적도가 증가함에따라 미세패턴을 형성하는 기술에 대한 연구가 활발해지고 있다. 특히, 트랜지스터와 같은 단일 소자를 서로 격리시키기 위한 소자분리막을 좁게 형성하는 기술은 고집적 반도체소자를 제조하는 데 있어서 필수적으로 요구되고 있다. 이에 따라, 반도체기판의 소정영역을 식각하여 소자분리 영역을 형성하는 트렌치 소자분리 방법이 널리 사용되고 있다. 이러한 트렌치 소자분리 방법에 의하여 형성되는 소자분리 영역은 평면적으로 작은 면적을 차지하는 반면에, 서로 이웃한 활성영역 사이의 물리적인 거리를 증가시킬 수 있으므로 고집적 반도체소자에 적합한 소자분리 기술로 널리 알려져 있다. 그러나, 일반적인 트렌치 소자분리 방법은 트렌치 영역을 채우는 절연막과 반도체기판 사이에 스트레스가 발생하여 트렌치 영역의 측벽 및 바닥에 결정결함이 생성되는 문제점을 갖고 있다. 이러한 스트레스는 트렌치 영역을 채우는 절연막 및 반도체기판의 서로 다른 열팽창계수에 기인하여 발생하며, 활성영역에 형성되는 트랜지스터의 소오스/드레인 영역의 접합 누설전류를 유발시킨다.

따라서, 본 발명의 목적은 트렌치 영역을 채우는 절연막 및 반도체기판 사이에 발생하는 스트레스를 완화시킬 수 있는 보이드를 갖는 소자분리막 형성방법을 제공하는 데 있다.

도 1은 본 발명에 따른 소자분리막을 형성하기 위한 레이아웃도이다.

도 2 내지 도 6은 본 발명의 일 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도들이다.

도 7 내지 도 9는 본 발명의 다른 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위한 본 발명의 일 태양에 따르면, 본 발명은 반도체기판 상에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계와, 서로 이웃한 활성영역 패턴 사이에 더미 활성영역 패턴이 그려진 포토마스크를 사용하여 상기 패드질화막 및 패드산화막을 패터닝함으로써, 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴, 패드질화막 패턴, 더미 패드산화막 패턴, 및 더미 패드질화막 패턴을 형성하는 단계와, 상기 노출된 반도체기판의 소정영역을 식각하여 상기 더미 패드산화막 패턴 양 옆에 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역이 형성된 반도체기판을 등방성 식각하여 상기 더미 패드산화막 패턴 아래의 반도체기판을 제거하는 단계와, 상기 패드산화막 패턴들 사이의 반도체기판 표면에 열산화막을 형성하는 단계와, 상기 패드질화막 패턴 및 상기 더미 패드 질화막 패턴 사이의 영역을 채우면서 상기 더미 패드산화막 패턴 아래에 보이드를 갖는 제1 절연막 패턴을 형성하는 단계와, 상기 패드질화막 패턴 및 상기 더미 패드질화막 패턴을 제거하는 단계와, 상기 더미 패드산화막 패턴 및 상기 제1 절연막 패턴과 접하는 패드산화막 패턴 상에 각각 제2 절연막 패턴 및 스페이서를 형성하는 단계와, 상기 패드산화막 패턴을 제거하여 그 아래의 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 다른 태양에 따르면, 본 발명은 반도체기판 상에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계와, 서로 이웃한 활성영역 패턴 사이에 더미 활성영역 패턴이 그려진 포토마스크를 사용하여 상기 패드질화막 및 패드산화막을 패터닝함으로써, 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴, 패드질화막 패턴, 더미 패드산화막 패턴, 및 더미 패드질화막 패턴을 형성하는 단계와, 상기 노출된 반도체기판의 소정영역을 식각하여 상기 더미 패드산화막 패턴 양 옆에 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역이 형성된 반도체기판을 등방성 식각하여 상기 더미 패드산화막 패턴 아래의 반도체기판을 제거하는 단계와, 상기 패드산화막 패턴들 사이의 반도체기판 표면에 열산화막을 형성하는 단계와, 상기 더미 패드산화막 패턴 및 상기 더미 패드질화막 패턴으로 구성된 더미 패턴의 측면 및 하부면을 덮는 제1 절연막 패턴 및 상기 열산화막 표면, 상기 패드산화막 패턴(13) 표면, 및 상기 패드질화막 패턴 측면을 덮는 제2 절연막 패턴을 형성하는 단계와, 상기 제1 절연막 패턴 아래에 보이드를 갖고 상기 제1 및 제2 절연막 패턴 사이의 영역을 채우는 제3 절연막 패턴을 형성하는 단계와, 상기 패드질화막 패턴, 상기 더미 패드질화막 패턴, 상기 패드산화막 패턴, 및 상기 더미 패드산화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 소자분리막 내부에 보이드가 형성되어 후속 열처리공정시 소자분리막 및 반도체기판 사이에 스트레스가 발생될지라도 보이드에 의하여 스트레스가 완화된다. 따라서, 반도체기판 표면에 결정결함이 생성되는 현상을 억제시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 소자분리막을 형성하기 위한 레이아웃도이다.

도 1을 참조하면, 서로 일정간격을 유지하도록 활성영역 패턴(1)이 배치되어 있고, 상기 활성영역 패턴(1)들 사이에 소정의 폭을 갖는 더미 활성영역 패턴(1a)이 배치되어 있다. 여기서, 상기 더미 활성영역 패턴(1a)은 본 발명의 특징요소인 보이드를 그 아래에 형성하기 위한 목적으로 배치한 것이다.

도 2 내지 도 6은 도 1의 절단선 A-A'에 따라 본 발명의 일 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도들이다.

도 2는 트렌치 영역(T)을 형성하기 위한 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(11) 상에 패드산화막 및 패드질화막을 순차적으로 형성한다. 이어서, 도 1의 활성영역 패턴(1) 및 더미 활성영역 패턴(1a)이 그려진 포토마스크를 사용하여 상기 패드질화막 및 패드산화막을 패터닝한다. 이와 같이 패드질화막 및 패드산화막을 패터닝하면, 도 2에 도시된 바와 같이 반도체기판(11)의 소정영역을 노출시키는 패드산화막 패턴(13), 패드질화막 패턴(15), 더미 패드산화막 패턴(13a) 및 더미 패드질화막 패턴(15a)이 형성된다. 다음에, 상기 노출된 반도체기판(11)의 소정영역을 식각하여 소정의 깊이를 갖는 트렌치 영역(T)을 형성한다. 이때, 상기 더미 패드산화막 패턴(13a) 아래에 상기 트렌치 영역(T)을 형성하기 위한 식각공정시 식각되지 않은 실리콘기판(11)이 잔존한다.

도 3은 열산화막(17)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 트렌치 영역(T)이 형성된 반도체기판(11)을 등방성 식각하여 상기 더미 패드산화막 패턴(13a) 아래에 잔존하는 실리콘기판(11)을 제거한다. 이와 같이 상기 더미 패드산화막 패턴(13a) 아래의 실리콘기판(11)을 제거하면, 상기 패드산화막 패턴(13)의 가장자리 아래의 실리콘기판(11)도 소정량 식각되며, 상기 더미 패드산화막 패턴(13a) 양 옆에 형성된 트렌치 영역(T)이 서로 연결된다. 다음에, 상기 결과물을 열산화시키어 상기 패드산화막 패턴(13) 사이의 반도체기판(11) 표면에 열산화막(17)을 형성한다. 여기서, 상기 열산화막(17)은 트렌치 영역(T)을 형성하기 위한 식각공정시 반도체기판에 가해진 식각손상을 치유하기 위한 목적으로 형성한다.

도 4는 내부에 보이드(V)를 갖는 제1 절연막 패턴(19)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 열산화막(17)이 형성된 결과물 전면에 직진성의 증착특성이 우수한 제1 절연막, 예컨대 USG(undoped silicate glass)막을 형성한다. 이와 같이 직진성의 증착특성을 갖는 제1 절연막을 형성하면, 상기 더미 패드산화막 패턴(13a) 아래의 영역에 보이드(V)가 형성된다. 다음에, 상기 패드질화막 패턴(15) 및 상기 더미 패드질화막 패턴(15a)이 노출될 때까지 제1 절연막을 평탄화시킴으로써, 패드질화막 패턴(15) 사이의 빈 공간을 채우면서 더미 패드산화막 패턴(13a) 아래에 보이드(V)를 갖는 제1 절연막 패턴(19)을 형성한다. 여기서, 상기 제1 절연막을 평탄화시키는 방법으로 화학기계적 연마 공정을 사용하는 것이 바람직하다.

도 5는 제2 절연막 패턴(21a) 및 스페이서(21)를 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 노출된 패드질화막 패턴(15) 및 더미 패드질화막 패턴(15a)을 화학용액, 예컨대 인산용액으로 제거하여 패드산화막 패턴(13) 및 더미 패드산화막 패턴(13a)을 노출시킨다. 다음에, 상기 결과물 전면에 상기 더미 패드산화막 패턴(13a) 상의 요부를 완전히 채우는 제2 절연막, 예컨대 산화막을 형성한다. 이어서, 제2 절연막을 이방성 식각하여 더미 패드산화막 패턴(13a)을 덮는 제2 절연막 패턴(21a) 및 제1 절연막 패턴(19)과 접하는 패드산화막 패턴(13) 상에 스페이서(21)를 형성한다. 이와 같이 제2 절연막 패턴(21a)을 형성하는 이유는 상기 패드산화막 패턴(13)을 제거하기 위한 후속공정시 더미 패드산화막 패턴(13a)이 제거되어 보이드(V)가 노출되는 것을 방지하기 위함이다.

도 6은 내부에 보이드(V)를 갖는 소자분리막을 완성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 스페이서(21) 및 제2 절연막 패턴(21a)이 형성된 결과물의 표면을 산화막 식각레서피를 사용하여 식각함으로써, 패드산화막 패턴(13)을 제거하고, 그 아래의 반도체기판(11)을 노출시킨다. 이때, 상기 더미 패드산화막 패턴(13a)을 덮는 제2 절연막 패턴(21a)에 의해 더미 패드산화막 패턴(13a)이 제거되는 것을 방지할 수 있다. 이와 같이 형성된 열산화막(17), 제1 절연막 패턴(19), 더미 패드산화막 패턴(13a), 제2 절연막 패턴(21a) 및 스페이서(21)는 내부에 보이드(V)를 갖는 소자분리막을 구성한다.

도 7 내지 도 9는 본 발명의 다른 실시예에 따른 소자분리막을 형성하는 방법을 설명하기 위한 도면들로서 도 1의 절단선 A-A'에 따른 단면도들이다. 여기서, 열산화막(17)을 형성하는 단계까지는 본 발명의 일 실시예에서 설명한 방법과 동일하다.

도 7은 단차도포성이 우수한 절연막(119) 및 직진성의 증착특성을 갖는 절연막(121)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 도 6의 열산화막(17)이 형성된 결과물 전면에 단차도포성이 우수한 절연막(119), 예컨대 CVD 산화막을 형성한다. 이와 같이 절연막(119)을 형성하면, 도 7에 도시된 바와 같이 상기 더미 패드산화막 패턴(13a) 및 더미 패드질화막 패턴(15a)으로 구성된 더미 패턴을 감싸는 절연막(119)이 형성됨과 동시에, 상기 열산화막(17) 표면, 패드산화막 패턴(13) 표면, 패드질화막 패턴(15) 표면을 덮는 절연막(119)이 형성된다. 다음에, 상기 절연막(119)이 형성된 결과물 전면에 직진성의 증착특성을 갖는 절연막(121), 예컨대 USG(undoped silicate glass)막을 형성한다. 이때, 상기 절연막(121)은 직진성의 증착특성을 가지므로 더미 패턴을 감싸는 절연막(119) 아래에 보이드(V)를 갖는다.

도 8은 제1 내지 제3 절연막 패턴(119a, 119b, 121a)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 패드질화막 패턴(15) 및 더미 패드질화막 패턴(15a)이 노출될 때까지 절연막(121) 및 절연막(119)를 차례로 식각하여 평탄화시킴으로써 더미 패턴의 측면 및 하부면을 덮는 제1 절연막 패턴(119a)을 형성함과 동시에, 열산화막(17) 표면, 패드산화막 패턴(13) 표면, 및 패드질화막 패턴(15)의 측면을 덮는 제2 절연막 패턴(119b)을 형성한다. 또한 이때, 상기 제1 절연막 패턴(119a) 및 제2 절연막 패턴(119b) 사이의 영역에 제3 절연막 패턴(121a)이 형성된다. 절연막(119, 121)을 평탄화시키는 방법으로 화학기계적 연마 공정을 사용하는 것이 바람직하다. 상기 제3 절연막 패턴(121a)의 내부, 즉 제1 절연막 패턴(119a) 아래의 영역에는 도시된 바와 같이 보이드(V)가 그대로 잔존한다. 다음에, 상기 노출된 패드질화막 패턴(15) 및 더미 패드질화막 패턴(15a)을 화학용액, 예컨대 인산용액으로 제거하여 패드산화막 패턴(13) 및 더미 패드산화막 패턴(13a)을 노출시킨다.

도 9는 소자분리막을 완성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 노출된 패드산화막 패턴(13) 및 더미 패드산화막 패턴(13a)을 제거함으로써, 열산화막(17), 제1 절연막 패턴(119a), 제2 절연막 패턴(119b), 및 제3 절연막 패턴(121a)으로 구성된 소자분리막을 완성한다. 소자분리막은 도시된 바와 같이 그 내부에 보이드(V)를 갖는다.

본 발명은 상기 실시예들에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명의 실시예들에 의하면, 소자분리막 내에 보이드가 형성된다. 이에 따라, 후속 열공정에 기인하는 소자분리막의 스트레스는 보이드에 의하여 완화되는 효과를 얻을 수 있다. 결과적으로, 소자분리막 및 반도체기판 사이에 발생하는 스트레스를 경감시키어 반도체기판 표면에 결정결함 등이 발생하는 현상을 억제시킬 수 있다.

Claims (9)

1. 반도체기판 상에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계;

   서로 이웃한 활성영역 패턴 사이에 더미 활성영역 패턴이 그려진 포토마스크를 사용하여 상기 패드질화막 및 패드산화막을 패터닝함으로써, 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴, 패드질화막 패턴, 더미 패드산화막 패턴, 및 더미 패드질화막 패턴을 형성하는 단계;

   상기 노출된 반도체기판의 소정영역을 식각하여 상기 더미 패드산화막 패턴 양 옆에 트렌치 영역을 형성하는 단계;

   상기 트렌치 영역이 형성된 반도체기판을 등방성 식각하여 상기 더미 패드산화막 패턴 아래의 반도체기판을 제거하는 단계;

   상기 패드산화막 패턴들 사이의 반도체기판 표면에 열산화막을 형성하는 단계;

   상기 패드질화막 패턴 및 상기 더미 패드 질화막 패턴 사이의 영역을 채우면서 상기 더미 패드산화막 패턴 아래에 보이드를 갖는 제1 절연막 패턴을 형성하는 단계;

   상기 패드질화막 패턴 및 상기 더미 패드질화막 패턴을 제거하는 단계:

   상기 더미 패드산화막 패턴 및 상기 제1 절연막 패턴과 접하는 패드산화막 패턴 상에 각각 제2 절연막 패턴 및 스페이서를 형성하는 단계; 및

   상기 패드산화막 패턴을 제거하여 그 아래의 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
2. 제1항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계는

   상기 열산화막이 형성된 결과물 전면에 직진성의 증착특성이 우수한 제1 절연막을 형성함으로써, 상기 더미 패드산화막 패턴 아래에 보이드를 갖는 제1 절연막을 형성하는 단계; 및

   상기 패드질화막 패턴 및 상기 더미 패드질화막 패턴이 노출될 때까지 상기 제1 절연막을 평탄화시킴으로써, 상기 패드질화막 패턴 및 상기 더미 패드 질화막 패턴 사이의 영역을 채우면서 상기 더미 패드산화막 패턴 아래에 보이드를 갖는 제1 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
3. 제2항에 있어서, 상기 제1 절연막은 USG(undoped silicate glass)막으로 형성하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
4. 제2항에 있어서, 상기 제1 절연막을 평탄화시키는 방법은 화학기계적 연마 공정을 이용하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
5. 제1항에 있어서, 상기 제2 절연막 패턴 및 상기 스페이서를 형성하는 단계는

   상기 패드질화막 패턴 및 상기 더미 패드질화막 패턴이 제거된 결과물 전면에 상기 더미 패드질화막 패턴이 제거된 영역을 채우는 제2 절연막을 형성하는 단계; 및

   상기 제2 절연막을 이방성 식각하여 상기 더미 패드산화막 패턴 및 상기 제1 절연막 패턴과 접하는 패드산화막 패턴 상에 각각 제2 절연막 패턴 및 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
6. 제5항에 있어서, 상기 제2 절연막은 산화막인 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
7. 반도체기판 상에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계;

   서로 이웃한 활성영역 패턴 사이에 더미 활성영역 패턴이 그려진 포토마스크를 사용하여 상기 패드질화막 및 패드산화막을 패터닝함으로써, 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴, 패드질화막 패턴, 더미 패드산화막 패턴, 및 더미 패드질화막 패턴을 형성하는 단계;

   상기 노출된 반도체기판의 소정영역을 식각하여 상기 더미 패드산화막 패턴 양 옆에 트렌치 영역을 형성하는 단계;

   상기 트렌치 영역이 형성된 반도체기판을 등방성 식각하여 상기 더미 패드산화막 패턴 아래의 반도체기판을 제거하는 단계;

   상기 패드산화막 패턴들 사이의 반도체기판 표면에 열산화막을 형성하는 단계;

   상기 더미 패드산화막 패턴 및 상기 더미 패드질화막 패턴으로 구성된 더미 패턴의 측면 및 하부면을 덮는 제1 절연막 패턴 및 상기 열산화막 표면, 상기 패드산화막 패턴(13) 표면, 및 상기 패드질화막 패턴 측면을 덮는 제2 절연막 패턴을 형성하는 단계;

   상기 제1 절연막 패턴 아래에 보이드를 갖고 상기 제1 및 제2 절연막 패턴 사이의 영역을 채우는 제3 절연막 패턴을 형성하는 단계; 및

   상기 패드질화막 패턴, 상기 더미 패드질화막 패턴, 상기 패드산화막 패턴, 및 상기 더미 패드산화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
8. 제7항에 있어서, 상기 제1 및 제2 절연막 패턴은 단차도포성이 우수한 CVD 산화막으로 형성하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.
9. 제7항에 있어서, 상기 제3 절연막 패턴은 USG(undoped silicate glass)막으로 형성하는 것을 특징으로 하는 보이드를 갖는 소자분리막 형성방법.