KR20050019212A - Ｓｔｉ 공정에서의 트렌치 깊이 제어 방법 및 소자 분리용트렌치 형성 방법 - Google Patents

Ｓｔｉ 공정에서의 트렌치 깊이 제어 방법 및 소자 분리용트렌치 형성 방법 Download PDF

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Abstract

마스크 패턴 위에 트렌치 깊이 제어용 희생막 패턴을 형성하고, 트렌치를 형성하기 위한 메인 식각시 상기 마스크 패턴의 상면이 노출되는 시점을 식각 종말점으로 하는 STI 공정에서의 트렌치 깊이 제어 방법 및 소자 분리용 트렌치 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상의 마스크층 위에 반도체 기판과의 식각 선택비가 1:1 ∼ 3:1인 물질로 이루어지는 트렌치 깊이 제어용 희생막을 형성한다. 트렌치 깊이 제어용 희생막 및 마스크층의 일부를 제거하여 반도체 기판의 소자 분리 영역을 노출시키는 트렌치 깊이 제어용 희생막 패턴 및 마스크 패턴을 형성한다. 마스크 패턴의 상면이 노출되는 시점을 식각 종말점으로 하여 상기 트렌치 깊이 제어용 희생막 패턴 및 상기 반도체 기판의 소자 분리 영역을 동시에 식각한다.

Description

ＳＴＩ 공정에서의 트렌치 깊이 제어 방법 및 소자 분리용 트렌치 형성 방법 {Control of trench depth for shallow trench isolation and method of forming trench for isolation}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 소자 분리 영역을 형성하기 위한 STI (shallow trench isolation) 공정시 반도체 기판에 형성되는 트렌치의 깊이 제어 방법 및 이 제어 방법을 이용한 소자 분리용 트렌치 형성 방법에 관한 것이다.
반도체 소자가 고속화 및 고집적화되어 감에 따라 패턴 사이즈가 점차 미세화되어 가고 있으며 개개의 메모리 셀을 형성할 수 있는 활성 영역의 면적도 줄어들고 있다. 따라서, LOCOS (local oxidation of silicon) 소자 분리 방법에서 발생되는 버즈빅(bird’s beak) 현상으로 인한 메모리 셀 활성 영역의 면적 손실을 막기 위하여 기판에 트렌치를 형성하고 상기 트렌치를 소자 분리막으로 채우는 STI 공정이 많이 사용되고 있다.
통상의 STI 공정에서는, 먼저 반도체 기판 위에 마스크 패턴을 형성한다. 상기 마스크 패턴은 상기 반도체 기판의 소자 분리 영역을 노출시키도록 형성된다. 그 후, 상기 마스크 패턴을 식각 마스크로 이용하여 반도체 기판을 식각하여 트렌치를 형성한다. 이 때, 종래 기술에 따른 STI 공정에서는 상기 트렌치 형성을 위한 식각 공정을 미리 설정한 소정 시간 동안 행하는 타임에치(time etch) 방법으로 상기 트렌치 깊이를 제어하였다.
종래 기술에서와 같이 타임에치 방법으로 트렌치 깊이를 제어하는 경우에는 공정 설비의 환경 변화 또는 건식 식각율 변화 등으로 인하여 웨이퍼 마다 그 트렌치 깊이가 서로 달라져서 편차가 발생된다. 특히, 통상의 공정에서는 트렌치 형성을 위한 식각 공정이 웨이퍼 1매씩 순차적으로 진행되므로 우선적으로 식각 공정이 진행되는 선행 웨이퍼에 비하여 상대적으로 후에 식각 공정이 진행되는 후속 웨이퍼는 시간 지연(time delay)으로 인하여 식각 조건이 초기 조건과는 다른 상태에서 식각 공정을 거치게 되며, 그에 따라 선행 웨이퍼와 후속 웨이퍼와의 사이에는 트렌치 깊이 편차가 커지게 된다. 따라서, 종래 기술에 따라 STI 공정을 행하는 경우에는 트렌치 깊이 편차로 인하여 대량 생산시 웨이퍼 마다 균일한 특성을 확보할 수 없으며, 재현성을 기대하기 어렵다.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, STI 공정시 웨이퍼 마다 균일한 깊이를 가지는 트렌치를 형성할 수 있는 트렌치 깊이 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 STI 공정중에 웨이퍼 마다 트렌치 깊이 편차가 발생하지 않도록 트렌치 깊이를 제어하면서 트렌치를 형성할 수 있는 소자 분리용 트렌치 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 STI 공정에서의 트렌치 깊이 제어 방법에서는 반도체 기판상에 마스크층을 형성한다. 상기 반도체 기판과의 식각 선택비가 1:1 ∼ 3:1인 물질로 이루어지는 트렌치 깊이 제어용 희생막을 상기 마스크층 위에 형성한다. 상기 트렌치 깊이 제어용 희생막 및 마스크층의 일부를 제거하여 상기 반도체 기판의 소자 분리 영역을 노출시키는 트렌치 깊이 제어용 희생막 패턴 및 마스크 패턴을 형성한다. 상기 식각 마스크층의 상면이 노출되는 시점을 식각 종말점으로 하여 상기 트렌치 깊이 제어용 희생막 패턴 및 상기 반도체 기판의 소자 분리 영역을 동시에 식각하는 메인(main) 식각을 행하여 상기 소자 분리 영역에 트렌치를 형성한다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 소자 분리용 트렌치 형성 방법에서는 반도체 기판상에 패드 산화막을 형성한다. 상기 패드 산화막 위에 실리콘 질화막을 형성한다. 상기 반도체 기판과의 식각 선택비가 1:1 ∼ 3:1인 물질로 이루어지는 트렌치 깊이 제어용 희생막을 상기 실리콘 질화막 위에 형성한다. 상기 반도체 기판의 소자 분리 영역을 노출시키는 패드 산화막 패턴, 실리콘 질화막 패턴, 및 트렌치 깊이 제어용 희생막 패턴이 형성되도록 포토리소그래피 공정에 의하여 상기 트렌치 깊이 제어용 희생막, 실리콘 질화막 및 패드 산화막을 패터닝한다. 상기 실리콘 질화막 패턴의 상면이 노출되는 시점을 식각 종말점으로 하여 상기 트렌치 깊이 제어용 희생막 패턴 및 상기 반도체 기판의 소자 분리 영역을 동시에 식각하는 메인 식각을 행한다.
바람직하게는, 상기 트렌치 깊이 제어용 희생막은 Si 함유 물질로 구성된다. 특히 바람직하게는, 상기 트렌치 깊이 제어용 희생막은 폴리실리콘막 또는 SiON막으로 이루어진다.
본 발명에 따른 소자 분리용 트렌치 형성 방법에서는 상기 트렌치 깊이 제어용 희생막 위에 유기 ARC막을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 패터닝 단계에서는 상기 유기 ARC막 위에 형성된 포토레지스트 패턴을 식각 마스크로 사용한다.
또한, 본 발명에 따른 소자 분리용 트렌치 형성 방법에서는 상기 메인 식각 후 상기 실리콘 질화막을 식각 마스크로 하여 상기 반도체 기판의 소자 분리 영역을 과도 식각하는 단계를 더 포함할 수 있다. 상기 과도 식각은 소정 시간 동안 행해진다.
본 발명에 의하면, 마스크 패턴 위에 트렌치 깊이 제어용 희생막 패턴을 형성하고, 트렌치를 형성하기 위한 메인 식각시 상기 마스크 패턴의 상면이 노출되는 시점을 식각 종말점으로 한다. 따라서, STI 공정시 웨이퍼 마다 트렌치 깊이 편차가 발생되지 않으며, 웨이퍼 마다 균일한 깊이를 가지는 트렌치를 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 STI 공정에서의 트렌치 깊이 제어 방법을 설명하기 위한 플로차트이다.
도 1을 참조하면, 먼저 반도체 기판상에 마스크층을 형성한다 (단계 10). 상기 마스크층은 예를 들면 패드 산화막과 실리콘 질화막으로 구성될 수 있다.
그 후, 상기 마스크층 위에 트렌치 깊이 제어용 희생막을 형성한다 (단계 20). 상기 트렌치 깊이 제어용 희생막은 상기 반도체 기판과의 식각 선택비가 1:1 ∼ 3:1인 물질로 이루어지는 것으로서, 상기 트렌치 깊이 제어용 희생막은 상기 반도체 기판과의 식각 선택비를 고려하여 결정되는 두께로 형성된다. 즉, 상기 트렌치 깊이 제어용 희생막의 두께는 상기 반도체 기판에 형성하고자 하는 트렌치의 깊이에 따라 식각 선택비를 고려하여 결정된다.
상기 트렌치 깊이 제어용 희생막은 Si 함유 물질로 구성될 수 있다. 바람직하게는 상기 트렌치 깊이 제어용 희생막은 폴리실리콘막 또는 SiON막으로 이루어진다. 상기 트렌치 깊이 제어용 희생막이 폴리실리콘막으로 이루어진 경우, 상기 트렌치 깊이 제어용 희생막은 실리콘으로 이루어지는 반도체 기판과의 식각 선택비가 대략 1:1이므로 상기 트렌치 깊이 제어용 희생막의 두께는 형성하고자 하는 트렌치 깊이와 대략 동일하게 되도록 형성한다. 또한, 상기 트렌치 깊이 제어용 희생막이 SiON막으로 이루어진 경우, 상기 트렌치 깊이 제어용 희생막은 실리콘으로 이루어지는 반도체 기판과의 식각 선택비가 대략 3:1이므로 상기 트렌치 깊이 제어용 희생막은 형성하고자 하는 트렌치 깊이의 대략 1/3의 두께를 가지도록 형성한다. 예를 들면, 메인(main) 식각 단계에서 약 1200Å의 깊이를 가지는 트렌치를 형성하고자 하는 경우, SiON막으로 이루어지는 상기 트렌치 깊이 제어용 희생막은 약 400Å의 두께로 형성한다.
포토리소그래피 공정을 이용하여 상기 트렌치 깊이 제어용 희생막 및 마스크층의 일부가 제거되도록 패터닝한다. 그 결과, 상기 반도체 기판의 소자 분리 영역을 노출시키는 트렌치 깊이 제어용 희생막 패턴 및 마스크 패턴이 형성된다 (단계 30).
그 후, 상기 트렌치 깊이 제어용 희생막 패턴 및 상기 반도체 기판의 소자 분리 영역을 동시에 식각하는 메인 식각을 행하여 상기 소자 분리 영역에 트렌치를 형성한다 (단계 40). 이 때, 상기 트렌치 깊이 제어용 희생막 패턴이 식각에 의하여 제거되는 결과로서 상기 식각 마스크층의 상면이 노출되는 시점을 식각 종말점으로 한다.
상기 메인 식각 후 필요에 따라 상기 마스크 패턴을 식각 마스크로 하여 상기 반도체 기판의 소자 분리 영역을 소정 시간 동안 과도 식각 (over etching)하여 상기 트렌치의 깊이를 더 깊게 할 수도 있다.
도 1을 참조하여 설명한 바와 같은 본 발명의 바람직한 실시예에 따른 STI 공정에서의 트렌치 깊이 제어 방법에 대한 상세한 사항은 다음에 설명하는 본 발명에 따른 소자 분리용 트렌치 형성 방법에서 보다 구체적으로 설명한다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 소자 분리용 트렌치 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2를 참조하면, 실리콘으로 구성되는 반도체 기판(100)상에 마스크층(110)을 형성한다. 상기 마스크층(110)을 형성하기 위하여, 상기 반도체 기판(100)상에 약 100Å 두께의 패드 산화막(112)과, 약 1000Å 두께의 실리콘 질화막(114)을 차례로 형성한다.
그 후, 상기 마스크층(110) 위에 트렌치 깊이 제어용 희생막(120)을 형성한다. 상기 트렌치 깊이 제어용 희생막(120)은 상기 반도체 기판(100)을 구성하는 실리콘과의 식각 선택비가 1:1 ∼ 3:1인 물질로 이루어지는 것으로서, 바람직하게는 Si 함유 물질로 구성된다. 특히 바람직하게는, 트렌치 깊이 제어용 희생막(120)은 폴리실리콘막 또는 SiON막으로 이루어진다. 상기 폴리실리콘막은 결정질 폴리실리콘 또는 비정질 폴리실리콘으로 이루어질 수 있다. 이미 설명한 바와 같이, 상기 트렌치 깊이 제어용 희생막(120)의 두께(T1)는 상기 반도체 기판(100)에 형성하고는 트렌치의 깊이에 따라 식각 선택비를 고려하여 결정된다. 예를 들면, 상기 트렌치 깊이 제어용 희생막(120)을 폴리실리콘막으로 형성하는 경우, 폴리실리콘막은 실리콘으로 이루어지는 반도체 기판과의 식각 선택비가 대략 1:1이므로 상기 트렌치 깊이 제어용 희생막(120)의 두께(T1)는 형성하고자 하는 트렌치 깊이와 대략 동일하게 되도록 형성한다. 그러나, 상기 폴리실리콘막이 결정질 폴리실리콘인가 또는 비정질 폴리실리콘인가에 따라 식각율에 차이가 있으므로 시뮬레이션을 통하여 정확한 식각 선택비를 확인하고, 그에 따라 원하는 트렌치 깊이와의 관계를 고려하여 상기 트렌치 깊이 제어용 희생막(120)의 두께를 결정한다.
본 예에서는 트렌치 형성을 위한 메인 식각 단계에서 1500Å의 깊이를 가지는 트렌치를 형성하는 데 있어서 폴리실리콘막과 반도체 기판과의 식각 선택비가 대략 1:1이라고 가정하여, 상기 트렌치 깊이 제어용 희생막(120)으로서 1500Å 두께의 폴리실리콘막을 형성한 경우를 예로 들어 설명한다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 도시하지는 않았으나, 상기 트렌치 깊이 제어용 희생막(120)을 SiON막으로 형성하는 경우, SiON막과 실리콘으로 이루어지는 반도체 기판과의 식각 선택비가 대략 3:1이므로 상기 트렌치 깊이 제어용 희생막(120)을 약 500Å의 두께로 형성한다.
도 3을 참조하면, 상기 트렌치 깊이 제어용 희생막(120) 위에 유기 ARC(anti-reflective coating)막과 포토레지스트 패턴(134)을 차례로 형성한다. 상기 포토레지스트 패턴(134)은 상기 반도체 기판(100)의 활성 영역을 정의하는 패턴 형상으로 형성된다. 상기 포토레지스트 패턴(143)을 식각 마스크로 하여 상기 유기 ARC막, 트렌치 깊이 제어용 희생막(120), 및 마스크층(110)을 차례로 식각한다. 그 결과, 상기 반도체 기판(100)의 소자 분리 영역(100A)을 노출시키는 유기 ARC 패턴(132), 트렌치 깊이 제어용 희생막 패턴(120a) 및 마스크 패턴(110a)이 형성된다. 상기 마스크 패턴(110a)은 패드 산화막 패턴(112a) 및 실리콘 질화막 패턴(114a)으로 구성된다.
도 4를 참조하면, 상기 포토레지스트 패턴(134)을 통상의 애싱(ashing) 및 스트립(strip) 공정에 의하여 제거한다. 이 때, 상기 포토레지스트 패턴(134)의 제거와 동시에 상기 유기 ARC 패턴(132)도 제거된다. 그 결과, 상기 트렌치 깊이 제어용 희생막 패턴(120a)의 상면이 노출된다.
도 5를 참조하면, 상기 트렌치 깊이 제어용 희생막 패턴(120a)의 상면이 노출된 상태에서, 상기 트렌치 깊이 제어용 희생막 패턴(120a) 및 상기 반도체 기판(100)의 소자 분리 영역(100A)을 동시에 식각하는 메인(main) 식각 공정을 행한다. 이 때, 식각 가스로서 Cl2 가스 및 HBr 가스의 혼합 가스를 사용할 수 있다. 여기서, 상기 트렌치 깊이 제어용 희생막 패턴(120a)이 식각에 의하여 제거되는 결과로서 상기 식각 마스크 패턴(110a)의 상면 즉 상기 실리콘 질화막 패턴(114a)이 노출되는 시점을 식각 종말점으로 한다.
상기 메인 식각시 식각 종말점을 정확하게 찾아내기 위하여 EPD(end point detector)를 사용한다. 상기 EPD에서는 전기적 출력 신호를 통하여 상기 실리콘 질화막 패턴(114a)이 노출되는 시점을 식각 종말점으로 결정하게 되므로, 식각 종말점이 정확하게 검출된다.
상기 EPD에서의 신호에 따라 결정된 식각 종말점에서 식각을 종료한 후에는, 상기 트렌치 깊이 제어용 희생막 패턴(120a) 및 상기 반도체 기판(100)의 소자 분리 영역(100A)을 동시에 식각한 결과로서 상기 트렌치 깊이 제어용 희생막 패턴(120a)은 완전히 제거되고 상기 실리콘 질화막 패턴(114a)의 상면이 노출된다. 또한, 상기 반도체 기판(100)의 소자 분리 영역(100A)에는 상기 트렌치 깊이 제어용 희생막(120)의 두께(T1)와 대략 동일한 치수의 깊이(T2)를 가지는 트렌치(T)가 형성된다. 상기 트렌치(T)는 상기 트렌치 깊이 제어용 희생막(120)의 두께(T1)에 따라 그 깊이가 결정되므로, 설비적인 식각 분위기 변화 또는 시간 지연 등으로 인하여 식각 조건이 변화되는 경우에도 웨이퍼의 처리 순서에 무관하게 웨이퍼 마다 대략 동일한 깊이(T2)를 가지는 트렌치(T)를 형성할 수 있다.
도 6을 참조하면, 상기 메인 식각 후 필요에 따라 상기 실리콘 질화막 패턴(114a)을 식각 마스크로 하여 상기 반도체 기판(100)의 소자 분리 영역을 소정 시간 동안 과도 식각 (over etching)하여 상기 깊이(T2) 보다 더 깊은 깊이(T3)를 가지는 트렌치(T)를 형성할 수도 있다. 상기 과도 식각을 위하여, 예를 들면 Cl2 가스 및 HBr 가스를 포함하는 혼합 가스를 식각 가스로 사용할 수 있다.
본 발명에 따르면, 마스크 패턴 위에 트렌치 깊이 제어용 희생막 패턴을 형성하고, 소자 분리 영역에 트렌치를 형성하기 위한 메인 식각시 EPD를 이용하여 상기 마스크 패턴의 상면이 노출되는 시점을 식각 종말점으로 한다. EPD에서는 전기적 출력 신호를 통하여 마스크 패턴이 노출되는 시점을 식각 종말점으로 결정하게 되므로, 식각 종말점이 정확하게 검출된다. 따라서, STI 공정시 웨이퍼 마다 트렌치 깊이 편차가 발생되지 않으며, STI 공정에서 발생될 수 있는 보이드(void), 덴트(dent), 기타 다른 문제를 전혀 초래하지 않고 웨이퍼 마다 균일한 깊이를 가지는 트렌치를 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 바람직한 실시예에 따른 STI 공정에서의 트렌치 깊이 제어 방법을 설명하기 위한 플로차트이다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 소자 분리용 트렌치 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 100A: 소자 분리 영역, 110: 마스크층, 110a: 마스크 패턴, 112: 패드 산화막, 112a: 패드 산화막 패턴, 114: 실리콘 질화막, 114a: 실리콘 질화막 패턴, 120: 트렌치 깊이 제어용 희생막, 120a: 트렌치 깊이 제어용 희생막 패턴, 132: 유기 ARC 패턴, 134: 포토레지스트 패턴, T: 트렌치.

Claims (15)

  1. 반도체 기판상에 마스크층을 형성하는 단계와,
    상기 반도체 기판과의 식각 선택비가 1:1 ∼ 3:1인 물질로 이루어지는 트렌치 깊이 제어용 희생막을 상기 마스크층 위에 형성하는 단계와,
    상기 트렌치 깊이 제어용 희생막 및 마스크층의 일부를 제거하여 상기 반도체 기판의 소자 분리 영역을 노출시키는 트렌치 깊이 제어용 희생막 패턴 및 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴의 상면이 노출되는 시점을 식각 종말점으로 하여 상기 트렌치 깊이 제어용 희생막 패턴 및 상기 반도체 기판의 소자 분리 영역을 동시에 식각하는 메인(main) 식각을 행하여 상기 소자 분리 영역에 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 STI 공정에서의 트렌치 깊이 제어 방법.
  2. 제1항에 있어서,
    상기 마스크층은 상기 반도체 기판상에 형성된 패드 산화막과, 상기 패드 산화막 위에 형성된 실리콘 질화막으로 이루어지는 것을 특징으로 하는 STI 공정에서의 트렌치 깊이 제어 방법.
  3. 제1항에 있어서,
    상기 트렌치 깊이 제어용 희생막은 Si 함유 물질로 구성되는 것을 특징으로 하는 STI 공정에서의 트렌치 깊이 제어 방법.
  4. 제3항에 있어서,
    상기 트렌치 깊이 제어용 희생막은 폴리실리콘막 또는 SiON막으로 이루어지는 것을 특징으로 하는 STI 공정에서의 트렌치 깊이 제어 방법.
  5. 제1항에 있어서,
    상기 트렌치 깊이 제어용 희생막 패턴 및 마스크 패턴을 형성하는 단계에서는 상기 트렌치 깊이 제어용 희생막 위에 형성된 포토레지스트 패턴을 식각 마스크로 하여 상기 트렌치 깊이 제어용 희생막 및 마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 STI 공정에서의 트렌치 깊이 제어 방법.
  6. 제5항에 있어서,
    상기 트렌치 깊이 제어용 희생막 위에 유기 ARC(anti-reflective coating)막을 형성하는 단계를 더 포함하고,
    상기 포토레지스트 패턴은 상기 유기 ARC막 위에 형성되는 것을 특징으로 하는 STI 공정에서의 트렌치 깊이 제어 방법.
  7. 제1항에 있어서,
    상기 메인 식각 후 상기 마스크 패턴을 식각 마스크로 하여 상기 반도체 기판의 소자 분리 영역을 소정 시간 동안 과도 식각 (over etching)하는 단계를 더 포함하는 것을 특징으로 하는 STI 공정에서의 트렌치 깊이 제어 방법.
  8. 반도체 기판상에 패드 산화막을 형성하는 단계와,
    상기 패드 산화막 위에 실리콘 질화막을 형성하는 단계와,
    상기 반도체 기판과의 식각 선택비가 1:1 ∼ 3:1인 물질로 이루어지는 트렌치 깊이 제어용 희생막을 상기 실리콘 질화막 위에 형성하는 단계와,
    상기 반도체 기판의 소자 분리 영역을 노출시키는 패드 산화막 패턴, 실리콘 질화막 패턴, 및 트렌치 깊이 제어용 희생막 패턴이 형성되도록 포토리소그래피 공정에 의하여 상기 트렌치 깊이 제어용 희생막, 실리콘 질화막 및 패드 산화막을 패터닝하는 단계와,
    상기 실리콘 질화막 패턴의 상면이 노출되는 시점을 식각 종말점으로 하여 상기 트렌치 깊이 제어용 희생막 패턴 및 상기 반도체 기판의 소자 분리 영역을 동시에 식각하는 메인 식각을 행하는 단계를 포함하는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
  9. 제8항에 있어서,
    상기 트렌치 깊이 제어용 희생막은 Si 함유 물질로 구성되는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
  10. 제9항에 있어서,
    상기 트렌치 깊이 제어용 희생막은 폴리실리콘막 또는 SiON막으로 이루어지는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
  11. 제8항에 있어서,
    상기 메인 식각은Cl2 가스 및 HBr 가스를 포함하는 혼합 가스를 식각 가스로 사용하여 행해지는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
  12. 제8항에 있어서,
    상기 트렌치 깊이 제어용 희생막 위에 유기 ARC막을 형성하는 단계를 더 포함하고,
    상기 패터닝 단계에서는 상기 유기 ARC막 위에 형성된 포토레지스트 패턴을 식각 마스크로 사용하는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
  13. 제8항에 있어서,
    상기 메인 식각 후 상기 실리콘 질화막을 식각 마스크로 하여 상기 반도체 기판의 소자 분리 영역을 과도 식각하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
  14. 제13항에 있어서,
    상기 과도 식각은 소정 시간 동안 행해지는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
  15. 제13항에 있어서,
    상기 과도 식각은Cl2 가스 및 HBr 가스를 포함하는 혼합 가스를 식각 가스로 사용하여 행해지는 것을 특징으로 하는 소자 분리용 트렌치 형성 방법.
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