CN109786330A - 集成电路器件鳍、集成电路及其形成方法 - Google Patents

集成电路器件鳍、集成电路及其形成方法 Download PDF

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Abstract

本文提供了集成电路的实例以及用于形成该集成电路的方法。在一些实例中，一种方法包括接收衬底，该衬底包括：在衬底的其余部分上方延伸的多个鳍；第一区域，包括含有多个鳍的第一子集的第一防护区域；以及第二区域，包括含有多个鳍的第二子集的第二防护区域。第一区域具有第一性能特征，并且第二区域具有与第一性能特征不同的第二性能特征。基于第一性能特征，将多个鳍的第一子集凹陷至第一高度，并且基于第二性能特征，将多个鳍的第二子集凹陷至小于第一高度的第二高度。

Description

集成电路器件鳍、集成电路及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路器件鳍、集成电路及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速增长。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这种按比例缩小也伴随着设计和制造包含这些IC的器件的复杂性的增加。制造业的平行进步已经允许以精确和可靠的方式来制造越来越复杂的设计。
例如，制造方面的进步已经能够制造三维设计，例如鳍式场效应晶体管(FinFET)。FinFET可以被设想为从衬底凸出并进入栅极的典型平面型器件。示例性FinFET被制造为具有从衬底向上延伸的薄“鳍”(或鳍结构)。FET的沟道区形成在该垂直鳍中，并且栅极设置在鳍的沟道区上方(例如，包裹在鳍的沟道区周围)。在鳍周围包裹栅极增加了沟道区与栅极之间的接触面积，并允许栅极从多个侧面控制沟道。这可以通过多种方式加以利用，并且在一些应用中，FinFET提供减少的短沟道效应、减少的泄露和更高的电流。换句话说，它们可能比平面型器件更快、更小、以及更高效。
发明内容
根据本发明的一方面提供了一种用于形成集成电路的方法，包括：接收衬底，所述衬底包括：多个鳍，在所述衬底的其余部分上方延伸；第一区域，包括第一防护区域，所述第一防护区域包括所述多个鳍的第一子集；以及第二区域，包括第二防护区域，所述第二防护区域包括所述多个鳍的第二子集；其中，所述第一区域具有第一性能特征；以及其中，所述第二区域具有不同于所述第一性能特征的第二性能特征；基于所述第一性能特征，将所述多个鳍的第一子集凹陷至第一高度；以及基于所述第二性能特征，将所述多个鳍的第二子集凹陷至小于所述第一高度的第二高度。
根据本发明的另一方面，提供了一种用于形成集成电路的方法，包括：接收工件，所述工件包括：衬底；硬掩模层，设置在所述衬底上；和图案化层，设置在所述硬掩模层上，使得所述图案化层暴露所述硬掩模层的第一部分和第二部分；蚀刻所述硬掩模层的第一部分和第二部分，使得所述蚀刻对位于所述硬掩模层的第一部分下面的所述衬底的第一部分进行蚀刻，而不显著蚀刻位于所述硬掩模层的第二部分下面的衬底的第二部分；以及蚀刻所述衬底以限定多个鳍，使得邻近所述多个鳍中的鳍的第一沟槽延伸的深度大于邻近所述鳍的第二沟槽的深度。
根据本发明的又一方面，提供了一种集成电路，包括：衬底，所述衬底包括：多个鳍，在所述衬底的其余部分上方延伸；第一区域，具有无鳍的第一保护环区域和设置为邻近所述第一保护环区域的第一防护区域；以及第二区域，具有无鳍的第二保护环区域和设置为邻近所述第二保护环区域的第二防护区域，其中，所述第一防护区域内的衬底的最顶部表面在所述第二防护区域内的衬底的最顶部表面之上延伸。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A和图1B是根据本发明的实施例的制造工件的方法的流程图。
图2至图20是根据本发明的实施例的在制造方法中的各个点处沿着沟道区的工件的截面图。
图21A是根据本发明的实施例的沿着沟道区的工件的放大截面图。
图21B是根据本发明的实施例的沿着鳍的纵向长度的工件的放大截面图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示超出所述范围的各个实施例和/或配置之间的关系。
此外，在以下公开内容中一个部件形成在另一部件上、连接至和/或耦合至另一部件可以包括其中以直接接触的方式形成部件的实施例，并且也可以包括其中额外的部件形成为插入部件之间，使得部件可以不直接接触的实施例。此外，使用诸如“下部”、“上部”、“水平”、“垂直”、“在...之上”、“上方”、“在...之下”、“下方”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语来简化本发明的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。
集成电路可以包括制造在衬底上的多个不同的有源和无源器件。这些集成电路器件可以包括平面型器件和/或非平面型器件。FinFET是非平面型器件的实例，并且在延伸到衬底其余部分之上的鳍上形成该FinFET。单个电路可以包括数百万或数十亿的FinFET和其他基于鳍的器件，并且每个器件均可以具有调整到其特定作用的电参数组(例如，驱动强度、阈值电压、开关频率等)。
本发明的一些实例提供具有变化结构的鳍组，以用于制造具有不同电参数的多个基于鳍的器件。在一个这样的实例中，一些鳍在鳍之间具有更深的沟槽。由于鳍之间的沟槽可以填充有介电材料以形成隔离部件，所以较深的沟槽可以减小形成在相应鳍上的器件的泄漏电流。这些鳍可以被保留用于形成相对较高的功率器件。
本发明的一些实例基于鳍和/或待形成在其上的器件的特性提供围绕形成器件的鳍的不同类型的隔离区域。在一个这样的实例中，隔离区域包括基本上没有鳍的保护环区域和包含一些残留鳍的防护区域。防护区域中的鳍可能比用于形成电路器件的鳍短。在该实例中，工件包括第一类型的隔离区域，该第一类型的隔离区域具有第一类型的防护区域，该第一类型的防护区域包含在保护环之上延伸的残留鳍以防止相邻功能鳍中的热弯曲和其他不规则性。这种防护区域可以用在具有高器件密度的工件的部分中。该工件还包括第二类型的防护区域，该第二类型的防护区域包含不延伸到保护环的顶面之上的残留鳍。该更深的防护区域可以增加电隔离并减少泄漏。这种防护区域可以用在包括高功率器件的工件的部分中。通过提供适合于要在其上形成的器件的性能特征的鳍和隔离区域，这些实例可以提供改进的器件性能和可靠性。然而，除非另有说明，否则不需要任何实施例来提供任何特定的优点。
本发明的技术可以用于形成具有变化结构的多个鳍以用于形成具有不同性能属性的基于鳍的器件，从而实施集成电路中的不同作用。参考图1A至图21B描述FinFET的实例及其形成方法。在这方面，图1A和图1B是根据本发明的实施例的制造工件200的方法100的流程图。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的其他实施例可以替换或去除所描述的一些步骤。图2至图20是根据本发明的实施例的方法100中的各个点处沿着沟道区的工件200的截面图。图21A是根据本发明的实施例的沿着沟道区的工件200的放大截面图。图21B是根据本发明的实施例的沿着鳍的纵向长度的工件200的放大截面图。为了清楚起见并且为了更好地说明本发明的概念，已经简化了图2至图21B。附加部件可以结合到工件200中，并且对于工件200的其他实施例可以替换或去除下面描述的一些部件。
参考图1A的方框102和图2，接收工件200。工件200包括将在其上形成器件的衬底202。在各种实例中，衬底202包括元素(单元素)半导体，例如晶体结构的硅或锗；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；诸如钠钙玻璃、熔凝硅石、熔凝石英和/或氟化钙(CaF2)的非半导体材料；和/或上述材料的组合。
衬底202可以具有均匀的组分或可以包括各种层。这些层可以具有相似或不同的组分，并且在各种实施例中，一些衬底层具有不同的组分以引起器件应变并由此调整器件性能。在一个这样的实例中，衬底202包括主要为Si的最底层和与最底层的Si直接接触的SiGe层。可以处理SiGe层以形成如下所述有源器件，并且Si和SiGe之间的晶格结构的差异可以赋予影响器件的电特性的应变。
分层衬底的其他实例包括绝缘体上硅(SOI)衬底202。在一些这样的实例中，衬底202的层可以包括绝缘体，例如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其他合适的绝缘体材料。
在图2至图20的实例中，示出了工件200的两个区域(区域204A和区域204B)。制造工艺可以被配置为在不同区域内创建具有不同性能特征的器件。例如，区域204A可以被指定用于较高的器件密度，而区域204B可以被指定用于较低的器件密度和减少的泄漏。在一些实例中，区域204A被指定用于形成SRAM器件，而区域204B被指定用于形成逻辑器件。在一些实例中，区域204A被指定用于形成内部逻辑器件，并且区域204B被指定用于形成I/O器件。
在一些实例中，待形成在衬底202上的器件延伸到衬底202的其余部分之外。例如，FinFET和/或其他非平面型器件可以形成在远离衬底202的其余部分延伸的器件鳍上。在以下工艺中形成的鳍是任何凸起部件的代表，并且包括FinFET器件鳍以及用于在衬底202上形成其他凸起的有源和无源器件的鳍。可以通过蚀刻衬底202的部分来形成鳍，并且工件200可以包括设置在可用于形成鳍的衬底202上的任何数量的硬掩模层。
在所示实例中，接收到的工件200包括设置在衬底202上的第一硬掩模层206、设置在第一硬掩模层206上的第二硬掩模层208以及设置在第二硬掩模层208上的第三硬掩模层210。用于硬掩模层206、208和210的合适材料包括电介质(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、金属氧化物、其他金属化合物等)、金属、金属合金、多晶硅和/或其他合适的材料。材料可以被选择为使得每个硬掩模层均具有不同的组分和蚀刻剂灵敏度。例如，第一硬掩模层206可以包括氮化硅，第二硬掩模层208可以包括氧化硅，并且第三硬掩模层210可以包括碳化硅。可以使用任何合适的工艺将硬掩模层形成为任何合适的厚度。
接收到的工件200还可以包括设置在硬掩模层(多个硬掩模层)上的光刻胶212。示例性光刻胶212包括光敏材料，其中，该光敏材料在暴露于光时使得光刻胶212发生性质变化。该性质变化可用于在被称为光刻图案化的工艺中选择性地去除光刻胶的曝光或未曝光部分。
参考图1A的方框104和图3，光刻胶212被图案化以暴露最上面的硬掩模层(例如，第三硬掩模层210)的部分。在一个这样的实施例中，光刻系统将光刻胶212以由掩模确定的特定图案暴露于辐射。穿过掩模或从掩模反射而来的光照射光刻胶212，从而将形成在掩模上的图案转移至光刻胶212。在其他这样的实施例中，使用直接写入或无掩模光刻技术来曝光光刻胶212，例如激光图案化、电子束图案化和/或离子束图案化。一旦曝光，光刻胶212就被显影，留下抗蚀剂的曝光部分，或者在可选实例中，留下抗蚀剂的未曝光部分。示例性图案化工艺包括光刻胶212的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶212、漂洗和干燥(例如，硬烘烤)。图案化的光刻胶212暴露第三硬掩模层210的待蚀刻的部分。
参考图1A的方框106和图4，在工件200上实施蚀刻工艺以去除第三硬掩模层210的暴露部分。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、灰化、和/或其他蚀刻技术。在一些实施例中，蚀刻工艺包括使用以下蚀刻剂的各向异性(定向)干蚀刻：基于氧的蚀刻剂、基于氟的蚀刻剂(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、基于氯的蚀刻剂(例如，Cl2、CHCl3、CCl4和/或BCl3)、基于溴的蚀刻剂(例如，HBr和/或CHBR3)、基于碘的蚀刻剂、其他合适的蚀刻气体或等离子体、和/或它们的组合。在一些实例中，蚀刻剂被选择为蚀刻第三硬掩模层210而不显著蚀刻第二硬掩模层208或光刻胶212。在蚀刻第三硬掩模层210之后，可以去除光刻胶212。
蚀刻限定在剩余的第三硬掩模层210材料中的芯轴(mandrel)。在一些实例中，芯轴用于双重图案化、四重图案化或其他多重图案化工艺中以从每个芯轴形成多于一个的形状。方框104至方框128和以及图1A至图20的实例描述了四重图案化工艺，但应理解的是，本发明的方法100可以用于通过重复或省略某些步骤来实施其他多重图案化工艺。
参考图1A的方框108和图5，在第三硬掩模层210的芯轴上和第二硬掩模层208上形成第一间隔件层502。第一间隔件层502可以包括任何合适的材料(例如，半导体、半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、其他合适的电介质等)，并且可以被选择为具有与第二硬掩模层208和第三硬掩模层210不同的蚀刻剂选择性。在一个这样的实施例中，第一间隔件层502包括硅氮化物。可以通过包括化学汽相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)和/或其他合适沉积技术的任何合适工艺来形成第一间隔件层502。在一些这样的实施例中，通过CVD或ALD共形地沉积第一间隔件层502。
参考图1A的方框110和图6，在第一间隔件层502上实施蚀刻工艺以从第三硬掩模层210和第二硬掩模层208的水平表面移除第一间隔件层502。可以使用各向异性蚀刻技术来实施蚀刻工艺，例如各向异性等离子体蚀刻或其他合适的干蚀刻、湿蚀刻和/或RIE技术。从图6中可以看出，第一间隔件层502的部分(芯轴)保留在第三硬掩模层210的垂直表面上。
第一间隔件层502的蚀刻可以被配置为在第二硬掩模层208的一些部分中产生凹槽602。第一间隔件层502和第三硬掩模层210的剩余部分可以保护第二硬掩模层208的其他部分免受蚀刻。可以调节包括持续时间、温度、蚀刻剂流量、RF场功率、温度和/或其他蚀刻参数的各种蚀刻参数以控制凹槽602的深度。在各种这样的实例中，在约5毫托(mtorr)至约50毫托之间的压力下、在约10℃至约80℃之间的温度下、在约50W至约1500W之间的电源下、以及在约0V至约1000V之间的偏压下，与诸如N2、O2、He和/或Ar的环境气体一起供应诸如CxFyHz、HBr、SF6和/或Cl2的蚀刻剂化学物质。
因此，在方框110的蚀刻之后，凹槽602可以延伸至第二硬掩模层208中的任何合适的距离，并且在一些实例中，凹槽602延伸至第二硬掩模层208的最顶部表面之下的深度604介于约至约之间。在各种这样的实例中，凹槽602延伸穿过第二硬掩模层208介于约5％至约50％之间。
参考图1A的方框112和图7，实施蚀刻工艺以去除第三硬掩模层210的剩余部分。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻技术。蚀刻工艺可以使用所选的蚀刻剂以避免对第一间隔件层502和/或第二硬掩模层208的显著蚀刻。附加地或可选地，蚀刻技术被配置为在第二硬掩模层208的暴露部分内产生或延伸凹槽602。因此在方框112的蚀刻之后，凹槽602可以在第二硬掩模层208中延伸至任何合适的深度604。
参考图1A的方框114和图8，在第二硬掩模层208的暴露部分上实施蚀刻工艺，以将第一间隔件层502芯轴的图案转移到第二硬掩模层208。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻技术。在一些实施例中，蚀刻工艺包括使用以下蚀刻剂的各向异性干蚀刻：基于氧的蚀刻剂、基于氟的蚀刻剂、基于氯的蚀刻剂、基于溴的蚀刻剂、基于碘的蚀刻剂、其他合适的蚀刻气体或等离子体、和/或上述蚀刻剂的组合。
在一些实例中，蚀刻技术被配置为在第一硬掩模层206中产生凹槽802，其中，该凹槽与第二硬掩模层208的凹槽602对准。更详细地，随着第二硬掩模层208的蚀刻进行，在已完全去除第二硬掩模层208的剩余暴露部分之前，第二硬掩模层208的凹进部分将暴露下面的第一硬掩模层206。因此，可以蚀刻第二硬掩模层208的剩余暴露部分的同时，发生第一硬掩模层206的一些蚀刻。因此，在方框114的蚀刻之后，第一硬掩模层206可以具有凹槽802，其中，该凹槽延伸穿过第一硬掩模层206的任何合适距离，并且在一些实例中，凹槽802延伸至第一硬掩模层206的最顶部表面之下的深度804介于约至约之间。在各种这样的实例中，凹槽802延伸穿过第一硬掩模层206介于约5％至约50％之间。
在方框114的蚀刻之后，可以去除第一间隔件层502的剩余部分。可以使用诸如湿蚀刻、干蚀刻、RIE、灰化的蚀刻技术和/或其他蚀刻技术来去除第一间隔件层502。蚀刻技术可以使用所选的蚀刻剂以避免对第二硬掩模层208或第一硬掩模层206的显著蚀刻。附加地或可选地，可以使用诸如化学机械抛光/平坦化(CMP)的平坦化技术和/或其他合适的去除工艺来去除第一间隔件层502。
参考图1A的方框116和图9，在第一硬掩模层206上和第二硬掩模层208上形成第二间隔件层902。可以基本上如图1A的方框108中所描述的实施该第二间隔件形成工艺。第二间隔件层902可以包括任何合适的材料(例如，半导体、半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、其他合适的电介质等)，并且可以被选择为具有与第一硬掩模层206和第二硬掩模层208不同的蚀刻剂选择性。第二间隔件层902可以通过包括CVD、HDP-CVD、ALD、PVD和/或其他合适的沉积技术的任何合适的工艺形成。在一些这样的实施例中，通过CVD或ALD共形地沉积第二间隔件层902。
参考图1A的方框118和图10，对第二间隔件层902实施蚀刻工艺以从第二硬掩模层208和第一硬掩模层206的水平表面去除第二间隔件层902。可以基本上如图1A的方框110中所描述的实施该去除。可以使用诸如各向异性等离子体蚀刻的各向异性蚀刻技术或其他合适的干蚀刻、湿蚀刻和/或RIE技术来实施蚀刻工艺。第二间隔件层902的部分(芯轴)保留在第二硬掩模层208的垂直表面上。
第二间隔件层902的蚀刻可以被配置为通过选择能够蚀刻第一硬掩模层206的蚀刻剂和技术来在第一硬掩模层206内产生或延伸凹槽802。第二间隔件层902和第二硬掩模层208的剩余部分可以保护第一硬掩模层206的其他部分。因此，在方框118的蚀刻之后，凹槽802可以延伸至第一硬掩模层206中任何合适的深度。
参考图1A的方框120和图11，实施蚀刻工艺以去除第二硬掩模层208的剩余部分。可以基本上如图1A的方框112中所描述的实施该去除。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻技术。蚀刻工艺可以使用所选的蚀刻剂以避免对第二间隔件层902和/或第一硬掩模层206的显著蚀刻。在一些实例中，蚀刻剂被配置为在第一硬掩模层206的暴露部分内产生或延伸凹槽802。因此，在方框120的蚀刻之后，凹槽802可以延伸至第一硬掩模层206中任何合适的深度。
参考图1A的方框122和图12，对第一硬掩模层206的暴露部分实施蚀刻工艺，以将第二间隔件层902芯轴的图案转移到第一硬掩模层206。可以基本上如图1A的方框114中所描述的实施该蚀刻。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻技术。在一些实施例中，蚀刻工艺包括使用以下蚀刻剂的各向异性干蚀刻：基于氧的蚀刻剂、基于氟的蚀刻剂、基于氯的蚀刻剂、基于溴的蚀刻剂、基于碘的蚀刻剂、其他合适的蚀刻气体或等离子体、和/或它们的组合。蚀刻剂可以选择为蚀刻第一硬掩模层206而不显著蚀刻第二间隔件层902或衬底202。
在一些实例中，第一硬掩模层206的蚀刻被配置为在衬底202的与第一硬掩模层206中的凹槽802对准的部分内产生凹槽1202。更详细地，随着第一硬掩模层206的蚀刻进行，在已完全去除第一硬掩模层206的剩余暴露部分之前，第一硬掩模层206的凹进部分将暴露下方衬底202。因此，在对第一硬掩模层206的剩余暴露部分进行蚀刻的同时可能发生衬底202的一些蚀刻。可以调节包括持续时间、温度、蚀刻剂流量、RF场功率、温度和/或其他蚀刻参数的各种蚀刻参数以控制凹槽1202的深度。因此，在方框122的蚀刻之后，凹槽1202可以延伸至衬底202中任何合适的距离，并且在一些实例中，凹槽1202延伸至衬底202的最顶部表面之下的深度1204介于约至约之间。
在方框122的蚀刻之后，可以去除第二间隔件层902的剩余部分。可以使用诸如湿蚀刻、干蚀刻、RIE、灰化的蚀刻技术和/或其他蚀刻技术来去除第二间隔件层902。蚀刻技术可以使用所选的蚀刻剂以避免对第一硬掩模层206和/或衬底202的显著蚀刻。附加地或可选地，可以使用诸如CMP的平坦化技术和/或其他合适的移除工艺来去除第二间隔件层902。
由第一硬掩模层206的剩余部分形成的图案可以用于在衬底202中形成鳍。为了形成没有鳍的保护环区域，可以在形成鳍之前去除第一硬掩模层206的一些部分，从而省略了相关的鳍。在一些这样的实例中，第二光刻胶1302形成在衬底202上以及第一硬掩模层206上，并在图1B的方框124处将其图案化。可以基本上如上面在图1A的方框104中所描述的实施该图案化。从图13中可以看出，图案化的第二光刻胶1302可以暴露第一硬掩模层206的一些部分。
参考图1B的方框126和图14，对工件200实施蚀刻工艺以去除第一硬掩模层206的暴露部分。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻技术。在一些实例中，选择蚀刻剂以蚀刻第一硬掩模层206而不显著蚀刻衬底202。在蚀刻第一硬掩模层206区域之后，可以去除第二光刻胶1302。
参考图1B的方框128和图15，对衬底202的暴露部分实施蚀刻工艺以限定鳍1502和沟槽1504。在一些实施例中，蚀刻工艺包括使用以下蚀刻剂的各向异性干蚀刻：基于氧的蚀刻剂、基于氟的蚀刻剂、基于氯的蚀刻剂、基于溴的蚀刻剂、基于碘的蚀刻剂、其他合适的蚀刻气体或等离子体、和/或它们的组合。可以选择蚀刻剂来蚀刻衬底202而不显著蚀刻第一硬掩模层206。可以调整包括持续时间、温度、蚀刻剂流量、RF场功率、温度的各种蚀刻参数和/或其他蚀刻参数以控制沟槽深度1506(即，鳍高度)。在各种实例中，如标号1506所示，沟槽1504在鳍1502的顶部下方延伸约至约之间。
如上所述，在方框128的蚀刻之前，可以通过方框122的蚀刻和其他工艺在衬底202中形成凹槽1202。结果，方框128的蚀刻可以在衬底202的正下方部分中形成更深的沟槽1504。例如，通过蚀刻衬底含有凹槽1202的部分形成的沟槽1504A比沟槽1504B更深，其中，沟槽1504B是通过蚀刻衬底不包含凹槽1202的部分而形成。在各种实例中，如标号1508所示，沟槽1504A的底部在沟槽1504B的底部下方约至约之间。在一些这样的实例中，其中，沟槽深度1506在约至约之间，沟槽1504A比沟槽1504B深约5％至20％之间。这些更深的沟槽1504A可以为形成在相邻鳍1502上的器件提供额外的隔离，从而可以减少泄漏电流和其他寄生效应。
从图15中可以看出，在方框128的鳍蚀刻之前，在方框126中去除第一硬掩模层206的部分产生保护环区域1510，其中，基本上共面的顶面延伸穿过该区域1510。在各种实例中，通过省略第一硬掩模层206的约1个至约30个部分之间来形成保护环区域1510，并且因此保护环区域1510的长度1512介于约1倍至约30倍的鳍间距之间。
额外的鳍1502可被移除以用于相应部件之间的进一步隔离。如上所述，工件200的区域204A和区域204B可被指定用于形成具有不同性能特征的器件。例如，区域204A可以被指定用于较高的器件密度，而区域204B可以被指定用于较低的器件密度但是减少泄漏。在一些实例中，区域204A被指定用于形成SRAM器件，而区域204B被指定用于形成逻辑器件。在一些实例中，区域204A被指定用于形成内部逻辑器件，并且区域204B被指定用于形成I/O器件。因此，不同的技术可以用于去除不同区域204A和204B中的鳍1502。
在一些这样的实例中，如图1B的方框130和图16所示，第四硬掩模层1602形成在衬底202上以及第一硬掩模层206上。用于第四硬掩模层1602的合适材料包括电介质、多晶硅和/或其他合适的材料，并且第四硬掩模层1602的材料可以选择为具有与衬底202和第一硬掩模层206不同的蚀刻剂灵敏度。在一些实例中，第四硬掩模层1602包括旋涂电介质。可以通过包括CVD、HDP-CVD、ALD、PVD、旋涂和/或其他合适的沉积技术的任何合适的工艺形成第四硬掩模层1602。
参考图1B的方框132并且仍参考图16，第三光刻胶1604形成在第四硬掩模层1602上并对其进行图案化。可以基本上如上面在方框104和/或方框124中描述的来实施该图案化。图案化的第三光刻胶1604可以暴露第四硬掩模层1602覆盖将要在第一区域204A中移除的一组鳍1502的一些部分而不暴露任何在第二区域204B中的第四硬掩模层1602。这可以限定工件200的防护区域1606A。在各种实例中，通过去除约1个至约30个之间的鳍1502来形成防护区域1606A，并且因此防护区域1606A的长度1608介于约1倍至约30倍的鳍间距之间。
参考图1B的方框134和图17，对第四硬掩模层1602的防护区域1606A中的暴露部分实施蚀刻工艺。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻技术。在一些实例中，选择蚀刻剂来蚀刻第四硬掩模层1602而不显著蚀刻衬底202。在蚀刻第四硬掩模层1602区域之后，可以去除第三光刻胶1604。
参考图1B的方框136并且仍参考图17，对第一硬掩模层206和鳍1502的防护区域1606A中的暴露部分实施蚀刻工艺。在一些实施例中，蚀刻工艺包括RIE蚀刻工艺，其中氟离子和/或其他离子物质被引导朝向要被蚀刻的硬掩模部分和鳍1502。离子可以通过冲击力(溅射蚀刻)的作用从这些部件中去除材料和/或与部件的材料发生反应以产生对随后的湿蚀刻剂或干蚀刻剂敏感的化合物。附加地或可选地，蚀刻工艺可以包括使用以下蚀刻剂的湿蚀刻、干蚀刻、其他RIE工艺、和/或其他合适的蚀刻技术：基于氧的蚀刻剂、基于氟的蚀刻剂、基于氯的蚀刻剂、基于溴的蚀刻剂、基于碘的蚀刻剂、其他合适的蚀刻剂气体或等离子体、和/或它们的组合。
在一些实例中，控制持续时间、温度、蚀刻剂流量、RF场功率、温度和/或其他蚀刻参数，使得鳍1502的一些部分保持在防护区域1606A中。在各种这样的实例中，如标号1702所示，防护区域1606A中的剩余鳍1502在相邻保护环区域1510中的衬底202的最顶部表面之上延伸约至约之间，并且衬底202在防护区域1606A中的整个最顶部表面保持在保护环区域1510中的最顶部表面处或者上方。
尽管对工件200实施的热处理可以在衬底202上施加倾向于导致防护区域1606A外部的鳍1502扭曲或弯曲的力，但已经确定如上所述将鳍1502留在防护区域1606A内倾向于减少响应于这些力而产生的热弯曲。由于热弯曲可能比其他区域更多地影响具有特定属性(例如，更高的器件/鳍密度)的区域，所以可以基于要形成在第一区域204A中的器件的特性，对工件200的第一区域204A实施方框136的蚀刻，而不会基于要形成在第一区域204A中的器件的特性对第二区域204B实施蚀刻。
在方框136的蚀刻之后，可以去除第四硬掩模层1602。
参考图1B的方框138和图18，在衬底202上和第一硬掩模层206上形成第五硬掩模层1802。可以基本上如上面在方框130中所描述的实施该形成。用于第五硬掩模层1802的合适材料包括电介质、多晶硅和/或其他合适的材料，并且第五硬掩模层1802的材料可以选择为具有与衬底202和第一硬掩模层206不同的蚀刻剂灵敏度。在一些实例中，第五硬掩模层1802包括旋涂电介质。可以通过包括CVD、HDP-CVD、ALD、PVD、旋涂和/或其他合适的沉积技术的任何合适的工艺来形成第五硬掩模层1802。
参考图1B的方框140并且仍参考图18，第四光刻胶1804形成在第五硬掩模层1802上并对其进行图案化。可以基本上如上面在方框124和/或132中描述的来实施图案化。图案化的第四光刻胶1804可以暴露第五硬掩模层1802覆盖要在第二区域204B中移除的一组鳍1502的一些部分而不暴露在第一区域中的第五硬掩模层1802的任何部分。这可以在工件200上限定第二防护区域1606B。在各种实例中，通过去除约1个与约30个之间的鳍1502来形成第二防护区域1606B，并且因此该防护区域1606B的长度1806介于鳍间距的约1倍至约30倍之间。
参考图1B的方框142和图19，实施蚀刻工艺以去除第五硬掩模层1802在防护区域1606B中的暴露部分。可以基本上如方框134中所描述的实施该蚀刻工艺。蚀刻工艺可以包括任何合适的蚀刻技术，例如湿蚀刻、干蚀刻、RIE、灰化和/或其他蚀刻技术。在一些实例中，选择蚀刻剂以蚀刻第五硬掩模层1802而不显著蚀刻衬底202。在蚀刻第五硬掩模层1802区域之后，可以移除第四光刻胶1804。
参考图1B的方框144并且仍然参考图19，对第一硬掩模层206和鳍1502的在防护区域1606B中的暴露部分实施蚀刻工艺。在一些实施例中，蚀刻工艺包括RIE蚀刻工艺，其中氟离子和/或其他离子物质被引导朝向要被蚀刻的硬掩模部分和鳍1502。离子可以通过溅射蚀刻从这些部件中去除材料和/或与部件的材料发生反应以产生对随后的湿蚀刻剂或干蚀刻剂敏感的化合物。附加地或可选地，蚀刻工艺可以包括使用以下蚀刻剂的湿蚀刻、干蚀刻、其他RIE工艺、和/或其他合适的蚀刻技术：基于氧的蚀刻剂、基于氟的蚀刻剂、基于氯的蚀刻剂、基于溴的蚀刻剂、基于碘的蚀刻剂、其他合适的蚀刻剂气体或等离子体、和/或它们的组合。
在一些实例中，控制持续时间、温度、蚀刻剂流量、RF场功率、温度和/或蚀刻参数，使得防护区域1606B的整个顶面位于相邻保护环区域1510的顶面处或下方。在各种这样的实例中，这在防护区域1606B内形成凹槽1902，凹槽1902在保护环区域1510中的衬底202的最顶部表面下方延伸约至约之间，如标号1904所示，并且防护区域1606B内的衬底202的最顶部表面的峰值保持在或低于保护环区域1510中的最顶部表面。已经确定，与防护区域1606A相比，特别是在具有高驱动强度的器件中，该配置可以减少泄漏电流。因此，可以基于待形成在第二区域204B中的器件的特性对第二区域204B实施方框144的蚀刻，而不对第一区域204A实施蚀刻。
可以在方框144的蚀刻之后移除第五硬掩模层1802。
在形成鳍的情况下，如图1A的方框146以及图20、图21A和图21B所示，可以提供工件200用于在其上形成有源和无源器件。在一些实例中，通过沉积一种或多种介电材料(例如，半导体氧化物、半导体氮化物、半导体碳化物、氟硅酸盐玻璃(FSG)、低K介电材料、和/或鳍1502之间的沟槽1504中的其他合适的介电材料)在工件200上形成隔离部件2002，例如浅沟槽隔离部件(STI)。
在一些实例中，通过形成由沟道区2006分离的一对相对的源极/漏极部件2004，在鳍1502上形成晶体管(例如，FinFET)。源极/漏极部件2004可以包括半导体(例如，Si、Ge、SiGe等)以及一种或多种掺杂剂，例如p型掺杂剂(例如，硼或BF2)或n型掺杂剂(例如，磷或砷)。类似地，沟道区2006可以包括半导体以及与源极/漏极部件2004的掺杂类型相反类型的一种或多种掺杂剂。
在一些实例中，将栅极堆叠件2008形成为邻近并且包覆沟道区2006以通过沟道区2006控制载流子(用于n沟道FinFET的电子和用于p沟道FinFET的空穴)的流动。栅极堆叠件2008可以包括界面层2010，例如电介质(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)或其他合适的材料。可以通过化学氧化、热氧化、CVD、ALD和/或其他合适的技术来形成界面层2010。因此，在一些实施例中，界面层2010包括通过热氧化形成的氧化硅和/或硅-锗氧化物。
栅极堆叠件2008可以包括形成在界面层2010上的栅极介电层2012。栅极介电层2012可以覆盖界面层2010并且可以沿着一组介电栅极间隔件2014垂直地延伸。用于栅极介电层2012的合适材料通常以其相对于氧化硅的介电常数(k)为特征。栅极介电层2012可以包括高k介电材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)，氧化钇(Y2O3)、钛酸锶(SrTiO3)、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。
栅极堆叠件2008可以包括设置在栅极介电层2012上的栅电极。在一些实例中，栅电极包括多个导电层，例如覆盖层2016、阻挡层2018、功函数层2020、粘合层2022和电极填充物2024。
在各种这样的实例中，覆盖层2016包括合适的材料，例如TaSiN、TaN、TiN和/或它们的组合；阻挡层2018包括合适的材料，例如W、Ti、TiN、Ru和/或它们的组合；p型功函数层2020包括合适的p型功函数材料，例如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2和/或它们的组合；n型功函数层2020包括合适的n型功函数材料，例如Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr和/或它们的组合；粘合层2022包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氧化物、金属氮化物和/或它们的组合；并且电极填充物2024包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氧化物、金属氮化物和/或它们的组合。
工件200可以包括设置在工件200上的层间介电(ILD)层2026。ILD层2026用作支撑和隔离多层电互连结构的导电迹线的绝缘体，其中，该多层电互连结构将工件200的元件(例如，源极/漏极部件2004和栅极堆叠件2008)进行电互连。ILD层2026可以包括介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)、旋涂玻璃(SOG)、FSG、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、Black(加州圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB、(密歇根州米德兰的陶氏化学公司)和/或它们的组合。可以通过包括CVD、PVD、旋涂沉积和/或其他合适的工艺的任何合适的工艺来形成ILD层2026。
因此，本发明提供了具有基于鳍的器件的集成电路的实例以及用于形成该集成电路的方法。在一些实例中，一种方法包括接收衬底，该衬底包括：在衬底的其余部分上方延伸的多个鳍；第一区域，包括含有多个鳍的第一子集的第一防护区域；以及第二区域，包括含有多个鳍的第二子集的第二防护区域。第一区域具有第一性能特征，并且第二区域具有与第一区域性能特征不同的第二性能特征。基于第一性能特征，将多个鳍的第一子集凹陷至第一高度，并且基于第二性能特征，将多个鳍的第二子集凹陷至小于第一高度的第二高度。在一些这样的实例中，衬底的第一区域还包括没有鳍的第一保护环区域，并且第一子集中的每个鳍均在第一保护环区域中的衬底的顶面之上延伸。在一些这样的实例中，第一子集中的每个鳍均在第一保护环区域中的衬底的顶面之上延伸约至约之间。在一些这样的实例中，第一防护区域中的衬底的整个顶面位于第一保护环区域中的衬底的顶面处或上方。在一些这样的实例中，衬底的第二区域还包括没有鳍的第二保护环区域，并且第二子集中的每个鳍均凹陷至第二保护环区域中的衬底的顶面下方。在一些这样的实例中，第二子集中的每个鳍均位于第二保护环区域中的衬底的顶面下方约至约之间。在一些这样的实例中，第二防护区域中的衬底的整个顶面位于第二保护环区域中的衬底的顶面处或下方。在一些这样的实例中，第一隔离部件形成在第一保护环区域和多个鳍的第一子集上，并且第二隔离部件形成在第二保护环区域和多个鳍的第二子集上。在一些这样的实例中，电路器件形成在第一区域和第二区域内的多个鳍上。第一性能特征包括第一器件密度，并且第二性能特征包括第二器件密度。在一些这样的实例中，电路器件形成在第一区域和第二区域内的多个鳍上。多个鳍的第一子集的凹陷基于在第一区域中形成SRAM器件，并且多个鳍的第二子集的凹陷基于在第二区域中形成逻辑器件。
在实施例中，所述衬底的第一区域还包括没有鳍的第一保护环区域，并且，所述第一子集中的每个鳍均在所述第一保护环区域中的衬底的顶面之上延伸。
在实施例中，所述第一子集中的每个鳍均在所述第一保护环区域中的衬底的顶面之上延伸至之间。
在实施例中，所述第一防护区域中的衬底的整个顶面位于所述第一保护环区域中的衬底的顶面处或上方。
在实施例中，所述衬底的第二区域还包括没有鳍的第二保护环区域，并且所述第二子集中的每个鳍均凹陷至所述第二保护环区域中的衬底的顶面下方。
在实施例中，所述第二子集中的每个鳍均位于所述第二保护环区域中的衬底的顶面下方的至之间。
在实施例中，所述第二防护区域中的衬底的整个顶面位于所述第二保护环区域中的衬底的顶面处或下方。
在实施例中，用于形成集成电路的方法还包括在所述第一保护环区域和所述多个鳍的第一子集上形成第一隔离部件以及在所述第二保护环区域和所述多个鳍的第二子集上形成第二隔离部件。
在实施例中，用于形成集成电路的方法还包括在所述第一区域和所述第二区域内的多个鳍上形成电路器件，其中，所述第一性能特征包括第一器件密度，并且所述第二性能特征包括第二器件密度。
在实施例中，用于形成集成电路的方法还包括在所述第一区域和所述第二区域内的多个鳍上形成电路器件，其中，所述多个鳍的第一子集的凹陷基于在所述第一区域中形成SRAM器件，并且所述多个鳍的第二子集的凹陷基于在所述第二区域中形成逻辑器件。
在进一步的实例中，一种方法包括接收工件，该工件包括：衬底；硬掩模层，设置在衬底上；以及图案化层，设置在硬掩模层上，使得图案化层暴露硬掩模层的第一部分和第二部分。蚀刻硬掩模层的第一部分和第二部分，使得该蚀刻对衬底的位于硬掩模层的第一部分下面的第一部分进行蚀刻，而不显著蚀刻衬底的位于硬掩模层的第二部分下面的第二部分。蚀刻衬底以限定多个鳍，使得邻近多个鳍中的鳍的第一沟槽延伸的深度大于邻近鳍的第二沟槽的深度。在一些这样的实例中，在鳍上形成晶体管。在一些这样的实例中，硬掩模层是凹进的，使得硬掩模层的第一部分的顶面低于硬掩模层的第二部分的顶面。在一些这样的实例中，隔离部件形成在第一沟槽和第二沟槽内。在一些这样的实例中，衬底的蚀刻在工件的第一区域中形成第一保护环区域，并且与第一保护环区域相邻的第一防护区域内的多个鳍的第一子集被选择性地凹进以低于多个鳍的其余部分。第一子集中的每个鳍均在衬底的第一保护环区域内的顶面之上延伸。在一些这样的实例中，衬底的蚀刻在工件的第二区域中形成第二保护环区域，并且与第二保护环区域相邻的第二防护区域内的多个鳍的第二子集被选择性地凹进以低于衬底的在第二保护环区域内的顶面。第二防护区域内的衬底的整个顶面位于第二保护环区域内的衬底的顶面处或上方。
在实施例中，用于形成集成电路的方法，还包括在所述鳍上形成晶体管。
在实施例中，所述硬掩模层是凹进的，使得所述硬掩模层的第一部分的顶面低于所述硬掩模层的第二部分的顶面。
在实施例中，用于形成集成电路的方法还包括在所述第一沟槽和所述第二沟槽内形成隔离部件。
在实施例中，所述衬底的蚀刻在所述工件的第一区域中形成第一保护环区域，所述方法还包括：与所述第一保护环区域相邻的第一防护区域内的多个鳍的第一子集被选择性地凹进以低于所述多个鳍的其余鳍，其中，所述第一子集中的每个鳍均在所述第一保护环区域内的衬底的顶面之上延伸。
在实施例中，所述衬底的蚀刻在所述工件的第二区域中形成第二保护环区域，所述方法还包括：与所述第二保护环区域相邻的第二防护区域内的多个鳍的第二子集被选择性地凹进以低于所述第二保护环区域内的衬底的顶面，其中，所述第二防护区域内的衬底的整个顶面位于所述第二保护环区域内的衬底的顶面处或上方。
在又一些实例中，集成电路包括衬底，该衬底包括：在衬底的其余部分上方延伸的多个鳍；第一区域，具有无鳍的第一保护环区域和邻近第一保护环区域设置的第一防护区域；以及第二区域，具有无鳍的第二保护环区域和与第二保护环区域相邻设置的第二防护区域，其中衬底在第一防护区域内的最顶部表面在第二防护区域内的衬底的最顶部表面之上延伸。在一些这样的实例中，第一防护区域包括多个鳍的第一子集，第一子集中的每个鳍均在多个鳍的其余部分下方，并且第一子集中的每个鳍均延伸至第一保护环区域内的衬底的最顶部表面上方。在一些这样的实例中，衬底在第二防护区域内的最顶部表面的部分位于第二保护环区域内的衬底的最顶面下方，并且第二防护区域内的衬底的整个最顶面位于第二保护环区域内的衬底的最顶部表面处或下方。在一些这样的实例中，与多个鳍中的鳍相邻的第一沟槽延伸的深度大于邻近鳍的第二沟槽的深度。
在实施例中，所述第一防护区域包括所述多个鳍的第一子集；所述第一子集中的每个鳍均在所述多个鳍的其余鳍下方；以及所述第一子集中的每个鳍均延伸至所述第一保护环区域内的衬底的最顶部表面上方。
在实施例中，所述第二防护区域内的衬底的最顶部表面的部分位于所述第二保护环区域内的衬底的最顶部表面下方；以及所述第二防护区域内的衬底的整个最顶部表面位于所述第二保护环区域内的衬底的最顶部表面处或下方。
在实施例中，与所述多个鳍中的鳍相邻的第一沟槽延伸的深度大于邻近所述鳍的第二沟槽的深度。
以上论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种用于形成集成电路的方法，包括：
接收衬底，所述衬底包括：
多个鳍，在所述衬底的其余部分上方延伸；
第一区域，包括第一防护区域，所述第一防护区域包括所述多个鳍的第一子集；以及
第二区域，包括第二防护区域，所述第二防护区域包括所述多个鳍的第二子集；
其中，所述第一区域具有第一性能特征；以及
其中，所述第二区域具有不同于所述第一性能特征的第二性能特征；
基于所述第一性能特征，将所述多个鳍的第一子集凹陷至第一高度；以及
基于所述第二性能特征，将所述多个鳍的第二子集凹陷至小于所述第一高度的第二高度。
2.根据权利要求1所述的用于形成集成电路的方法，其中，所述衬底的第一区域还包括没有鳍的第一保护环区域，并且，所述第一子集中的每个鳍均在所述第一保护环区域中的衬底的顶面之上延伸。
3.根据权利要求2所述的用于形成集成电路的方法，其中，所述第一子集中的每个鳍均在所述第一保护环区域中的衬底的顶面之上延伸至之间。
4.根据权利要求2所述的用于形成集成电路的方法，其中，所述第一防护区域中的衬底的整个顶面位于所述第一保护环区域中的衬底的顶面处或上方。
5.根据权利要求2所述的用于形成集成电路的方法，其中，所述衬底的第二区域还包括没有鳍的第二保护环区域，并且所述第二子集中的每个鳍均凹陷至所述第二保护环区域中的衬底的顶面下方。
6.根据权利要求5所述的用于形成集成电路的方法，其中，所述第二子集中的每个鳍均位于所述第二保护环区域中的衬底的顶面下方的至之间。
7.根据权利要求5所述的用于形成集成电路的方法，其中，所述第二防护区域中的衬底的整个顶面位于所述第二保护环区域中的衬底的顶面处或下方。
8.根据权利要求5所述的用于形成集成电路的方法，还包括在所述第一保护环区域和所述多个鳍的第一子集上形成第一隔离部件以及在所述第二保护环区域和所述多个鳍的第二子集上形成第二隔离部件。
9.一种用于形成集成电路的方法，包括：
接收工件，所述工件包括：
衬底；
硬掩模层，设置在所述衬底上；和
图案化层，设置在所述硬掩模层上，使得所述图案化层暴露所述硬掩模层的第一部分和第二部分；
蚀刻所述硬掩模层的第一部分和第二部分，使得所述蚀刻对位于所述硬掩模层的第一部分下面的所述衬底的第一部分进行蚀刻，而不显著蚀刻位于所述硬掩模层的第二部分下面的衬底的第二部分；以及
蚀刻所述衬底以限定多个鳍，使得邻近所述多个鳍中的鳍的第一沟槽延伸的深度大于邻近所述鳍的第二沟槽的深度。
10.一种集成电路，包括：
衬底，所述衬底包括：
多个鳍，在所述衬底的其余部分上方延伸；
第一区域，具有无鳍的第一保护环区域和设置为邻近所述第一保护环区域的第一防护区域；以及
第二区域，具有无鳍的第二保护环区域和设置为邻近所述第二保护环区域的第二防护区域，其中，所述第一防护区域内的衬底的最顶部表面在所述第二防护区域内的衬底的最顶部表面之上延伸。
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