TW201923850A - 積體電路及其製造方法 - Google Patents

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張哲誠
林志翰
洪暐強
黃偉豪
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台灣積體電路製造股份有限公司
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    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

在此描述積體電路及用以形成積體電路的方法的實施例。在一些實施例中，方法包括：接收基板，此基板包括：複數個鰭片延伸高於基板的其他部分；第一區域，包括第一柵欄區域，其中第一柵欄區域包含鰭片的第一群組；以及第二區域，包括第二柵欄區域，其中第二柵欄區域包含鰭片的第二群組。其中第一區域具有第一性能特性，且第二區域具有第二性能特性，其中第二性能特性不同於第一性能特性。基於第一性能特性，將鰭片的第一群組凹陷化到第一高度；且基於第二性能特性，將鰭片的第二群組凹陷化到第二高度，其中第二高度小於第一高度。

Description

積體電路及其製造方法
本發明實施例係有關於一種半導體結構，且特別有關於一種鰭式場效電晶體裝置結構及其形成方法。
半導體積體電路工業已經歷快速成長。在積體電路的發展過程中，隨著幾何尺寸(亦即，利用製程所製造的最小裝置尺寸或線寬)的降低，功能密度(functional density，亦即，每一晶片面積中內連接的裝置數量)已普遍增加。尺寸縮減之製程具有提升生產效率及降低相關成本的優點。然而，隨著如此的尺寸縮減，包含這些積體電路的裝置之設計與製造的複雜性也隨之增加。製造方面的同等進步已經允許以精確且可靠的方式製造日益複雜的設計。
舉例而言，來自製造方面的進步已經可實現三維設計的製造，例如，鰭式場效電晶體(fin-like field effect transistor,FinFET)。鰭式場效電晶體可視為一種典型的非平面裝置，其從基板突出並進入閘極。例示性的鰭式場效電晶體被製造成具有從基板向上延伸之薄型的垂直「鰭片」(或鰭片結構)。場效電晶體的通道區域形成於此垂直鰭片之中，且閘極設置於(例如，環繞於)鰭片的通道區域上方。使閘極環繞於鰭 片周圍，可增加通道區域與閘極之間的接觸面積，並允許閘極從多個側面控制通道。這可以藉由多種方式加以利用，並且在某些應用中，鰭式場效電晶體可以降低短通道效應、減少漏電流並提高電流。換言之，鰭式場效電晶體可比平面裝置更快、更小、更高效率。
本發明之一實施係提供一種方法，包括：接收基板，其中基板包括：複數個鰭片延伸高於基板的其他部分；第一區域，包括第一柵欄區域，其中第一柵欄區域包含鰭片的第一群組；以及第二區域，包括第二柵欄區域，其中第二柵欄區域包含鰭片的第二群組；其中第一區域具有第一性能特性；以及其中第二區域具有第二性能特性，其中第二性能特性不同於第一性能特性；基於第一性能特性，將鰭片的第一群組凹陷化到第一高度；以及基於第二性能特性，將鰭片的第二群組凹陷化到第二高度，其中第二高度小於第一高度。
本發明之另一實施係提供一種方法，包括：接收工件，其中工件包括：基板；硬罩幕層，設置於基板上；以及圖案化層，設置於硬罩幕層上，以使圖案化層暴露硬罩幕層的第一部分及第二部分；蝕刻硬罩幕層的第一部分及第二部分，以使蝕刻會蝕刻位於硬罩幕層的第一部分下方的基板的第一部分，而不會明顯地蝕刻位於硬罩幕層的第二部分下方的基板的第二部分；以及蝕刻基板以定義複數個鰭片，以使相鄰於該等鰭片之中的一鰭片的第一溝槽延伸到一深度，其中此深度大於相鄰於上述鰭片的第二溝槽的一深度。
本發明之又一實施係提供一種積體電路，包括：基板，其中基板包括：複數個鰭片延伸高於基板的其他部分；第一區域，具有第一保護環區域以及相鄰於第一保護環區域的第一柵欄區域，其中第一保護環區域不具有鰭片；以及第二區域，具有第二保護環區域以及相鄰於第二保護環區域的第二柵欄區域，其中第二保護環區域不具有鰭片，其中在第一柵欄區域中的基板的最高表面延伸高於在第二柵欄區域中的基板的最高表面。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134、136、138、140、142、144、146‧‧‧方塊
200‧‧‧工件
202‧‧‧基板
204A‧‧‧第一區域
204B‧‧‧第二區域
206‧‧‧第一硬罩幕層
208‧‧‧第二硬罩幕層
210‧‧‧第三硬罩幕層
212‧‧‧第一光阻
502‧‧‧第一間隔物層
602‧‧‧凹口
604‧‧‧深度
802‧‧‧凹口
804‧‧‧深度
902‧‧‧第二間隔物層
1202‧‧‧凹口
1204‧‧‧深度
1302‧‧‧第二光阻
1502‧‧‧鰭片
1504‧‧‧溝槽
1504A‧‧‧溝槽
1504B‧‧‧溝槽
1506‧‧‧溝槽深度
1508‧‧‧深度差異
1510‧‧‧保護環區域
1512‧‧‧長度
1602‧‧‧第四硬罩幕層
1604‧‧‧第三光阻
1606A‧‧‧第一柵欄區域
1606B‧‧‧第二柵欄區域
1608‧‧‧長度
1702‧‧‧殘留鰭片高度
1802‧‧‧第五硬罩幕層
1804‧‧‧第四光阻
1806‧‧‧長度
1902‧‧‧凹口
1904‧‧‧深度
2002‧‧‧隔離部件
2004‧‧‧通道區域
2006‧‧‧源極/汲極部件
2008‧‧‧閘極堆疊
2010‧‧‧界面層
2012‧‧‧閘極介電層
2014‧‧‧閘極間隔物
2016‧‧‧蓋層
2018‧‧‧阻障層
2020‧‧‧功函數層
2022‧‧‧黏著層
2024‧‧‧電極填充物
2026‧‧‧層間介電層
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A圖及第1B圖是依據本發明的一些實施例的製造工件的方法的流程圖。
第2圖到第20圖是依據本發明的一些實施例的工件在製造方法中各個站點的沿著通道區域的剖面示意圖。
第21A圖是依據本發明的一些實施例的工件沿著通道區域的放大剖面示意圖。
第21B圖是依據本發明的一些實施例的工件沿著鰭片的縱向長度的放大剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同部件(feature)。以下的揭露內容敘述各個構件 及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本說明書敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。此外，以下揭露的不同範例可能重複使用相同的參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
再者，在本說明書中，形成一個部件在另一個部件上、連接到及/或耦合到此另一個部件，可包括形成上述這些部件為直接接觸的實施例，並且亦可包括形成額外的部件介於上述這些部件之間，而使上述這些部件不直接接觸的實施例。此外，其與空間相關用詞，例如“較低”、“較高”、“水平”、“垂直”、“在...上方”、“之上”、“在...下方”、“之下”、“向上”、“向下”、“頂部”、“底部”等等，以及類似的用詞(例如，“水平地”、“向上地”、“向下地”)，是用以描述本說明書中一個元件或部件與另一個(些)元件或部件之間的相對關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含這些部件的裝置的不同方位。
積體電路可包括複數個形成於基板之上的不同的主動裝置與被動裝置。這些積體電路裝置可包括平面裝置及/或非平面裝置。鰭式場效電晶體是一種非平面裝置之示範例，且其形成於一鰭片之上，此鰭片延伸高於基板的其他部分。單 一個獨立的電路可包括數百萬個或數十億個鰭式場效電晶體與其他基於鰭片的(fin-based)裝置，且每個裝置可具有一組電性參數(例如，驅動強度(drive strength)、臨界電壓(threshold voltage)、切換頻率(switching frequency)等)用以調整特定之用途。
本發明之一些實施例提供具有各種結構之鰭片，其用於製備各種具有不同的電性參數之基於鰭片的裝置。在一實施例中，一些鰭片具有較深的溝槽介於這些鰭片之間。當使用介電材料填充這些介於鰭片之間的溝槽以形成隔離部件時，這些較深的溝槽可降低形成在各自鰭片之上的裝置的漏電流。這些鰭片可用以形成相對高功率的裝置。
本發明之一些實施例提供具有不同類型之隔離區域圍繞形成裝置之鰭片，其係藉由鰭片及/或形成於鰭片上的裝置的本質特性而形成。在一個這樣的實施例中，隔離區域包括保護環區域(guard ring region)與柵欄區域(fence region)，其中保護環區域實質上不包括鰭片，且柵欄區域包括一些殘留的鰭片。位於柵欄區域的鰭片可短於用以形成積體電路裝置的鰭片。在此實施例中，工件(workpiece)包括具有第一類型柵欄區域的第一類型隔離區域，此第一類型柵欄區域包括殘留的鰭片，其延伸高於保護環，以避免熱彎曲(thermal bending)與其他不規則發生於相鄰的功能性鰭片之中。如此的柵欄區域可使用於具有高裝置密度的工件的一部分之中。工件也可包括第二類型柵欄區域，此第二類型柵欄區域包含殘留的鰭片，其並未延伸高於保護環的頂表面。此較深的柵欄區域可增加電性的隔 離並且降低漏電流。如此的柵欄區域可使用於包括高功率裝置的工件的一部分之中。藉由提供依據形成於其上的裝置之需求而客製化的鰭片與隔離區域，這些實施例可提供較佳的裝置性能與可靠度。然而，除非另有說明，否則沒有任何實施例必須提供任何特定的優點。
本發明實施例的技術可用以形成具有多種結構的多個鰭片，其用以形成具有不同性能特性的基於鰭片的裝置，以在積體電路中執行不同的作用。以下配合第1A圖到第21B圖說明鰭式場效電晶體及其形成方法的實施例。就此點而言，第1A圖及第1B圖是依據本發明的一些實施例的製造工件200的方法100的流程圖。可在進行方法100之前、之間或之後，提供額外的操作步驟，並且在方法100的其他實施例中，部分的步驟可被變更順序、置換或省略。第2圖到第20圖是依據本發明的一些實施例的工件200在方法100中各個站點的沿著通道區域的剖面示意圖。第21A圖是依據本發明的一些實施例的工件200沿著通道區域的放大剖面示意圖。第21B圖是依據本發明的一些實施例的工件200沿著鰭片的縱向長度的放大剖面示意圖。為了使說明更加清楚並且更容易解釋本發明實施例的概念，第21B圖經過簡化。工件200可包括其他額外的部件，並且在工件200的其他實施例中，部分的部件可被置換或省略。
請參照第1A圖的方塊102與第2圖，接收工件200。工件200包括基板202，其上形成裝置。在各種實施例中，基板202包括元素(單一元素)半導體，例如，以結晶結構存在之矽或鍺；化合物半導體，例如，碳化矽、砷化鎵、磷化鎵、磷化銦、 砷化銦及/或銻化銦；合金半導體，例如，矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化銦鎵(GaInAsP)；非半導體材料，例如鈉鈣玻璃、熔凝矽石、熔凝石英及/或氟化鈣；及/或上述之組合。
基板202可以是均勻成分或者可包括各種膜層。這些膜層可具有類似或不同的成分，且在各種實施例中，一些基板膜層具有不同的成分，以產生裝置應變(strain)，且因而能夠調整裝置性能。在一實施例中，基板202包括一最底層以及一矽鍺層，其中此最底層主要為矽，且此矽鍺層直接接觸底層之矽。此矽鍺層可被加工以形成如下所述的各種主動裝置，且矽與矽鍺之間的晶格結構的差異可賦予應變，其可影響裝置的電特性。
層狀基板的其他實施例包括絕緣體上覆矽(silicon-on-insulator,SOI)基板202。在一些實施例中，基板202的一層可包括絕緣體，例如，半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物及/或其他合適的絕緣材料。
在第2圖到第20圖之實施例中，繪示出工件200的兩個區域(區域204A及區域204B)。製造流程可用以在不同區域中製造具有不同性能特性的裝置。舉例而言，區域204A可被設計成使用於較高裝置密度，而區域204B可被設計成使用於較低裝置密度以及降低漏電流。在一些實施例中，區域204A被設計成用於形成靜態隨機存取記憶體(SRAM)裝置，而區域204B被設計成用於形成邏輯裝置。在一些實施例中，區域204A被設計 成用於形成內部邏輯裝置(internal logic device)，而區域204B被設計成用於形成輸入/輸出(I/O)裝置。
在一些實施例中，形成於基板202之上的裝置從基板202的其他部分延伸出去。舉例而言，鰭式場效電晶體及/或其他非平面裝置可形成於裝置鰭片(device fin)上，此裝置鰭片延伸遠離基板202的其他部分。在以下的製程中形成的鰭片代表任何凸起的部件，並且包括鰭式場效電晶體裝置鰭片以及用於在基板202上形成其他凸起的主動裝置及被動裝置的鰭片。可藉由蝕刻部分的基板202而形成鰭片，且工件200可包括任意數量的硬罩幕層，這些硬罩幕層設置於可用以形成鰭片的基板202之上。
在此例示性的實施例中，接收的工件200包括第一硬罩幕層206設置於基板202之上，第二硬罩幕層208設置於第一硬罩幕層206之上，以及第三硬罩幕層210設置於第二硬罩幕層208之上。適合用於形成硬罩幕層206、208、210的材料包括介電材料(例如，半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、金屬氧化物、其他金屬化合物等等)、金屬、金屬合金、多晶矽及/或其他合適的材料。可選擇材料，以使每個硬罩幕層具有不同的成分與蝕刻靈敏度。舉例而言，第一硬罩幕層206可包括氮化矽，第二硬罩幕層208可包括氧化矽，且第三硬罩幕層210可包括碳化矽。可使用任何合適的製程形成硬罩幕層，且使硬罩幕層具有任何合適的厚度。
接收的工件200也可包括第一光阻212設置於硬罩幕層之上。例示性的第一光阻212包括感光材料，此感光材料 可使第一光阻212暴露於光線時產生性質變化。在被稱為微影圖案化(lithographic patterning)的製程中，這種性質變化可用於選擇性地移除光阻的曝光部分或未曝光部分。
請參照第1A圖的方塊104與第3圖，圖案化第一光阻212，以暴露部分的最上方的硬罩幕層(例如，第三硬罩幕層210)。在一個這樣的實施例中，光微影系統(photolithographic system)利用光罩(mask)所定義的特定圖案，在輻射光中使第一光阻212進行曝光。穿過光罩或被光罩反射的光撞擊第一光阻212，因而將形成於光罩上之圖案轉移到第一光阻212上。在其他這樣的實施例中，使用直接寫入(direct write)或無光罩微影技術(maskless lithographic technique)，例如，雷射圖案化、電子束圖案化及/或離子束圖案化，使第一光阻212進行曝光。在第一光阻212曝光之後，將第一光阻212顯影，而留下第一光阻212的曝光部分，或者在另外的實施例中，留下第一光阻212的未曝光部分。例示性的圖案化製程包括第一光阻212之軟烘烤、光罩對準、曝光、曝光後烘烤、將第一光阻212顯影、潤洗與乾燥(例如，硬烘烤)。經過圖案化的第一光阻212暴露出第三硬罩幕層210即將被蝕刻的部分。
請參照第1A圖的方塊106與第4圖，對工件200進行蝕刻製程，以移除第三硬罩幕層210的暴露部分。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻(reactive ion etching,RIE)、灰化(ashing)及/或其他蝕刻技術。在一些實施例中，蝕刻製程包括非等向性(定向性)乾式蝕刻，其使用基於氧的(oxygen-based)蝕刻劑、基於氟的 (fluorine-based)蝕刻劑(例如，四氟化碳、六氟化硫、二氟甲烷、三氟甲烷及/或六氟乙烷)、基於氯的(chlorine-based etchant)蝕刻劑(例如，氯氣、三氯甲烷、四氯化碳及/或三氯化硼)、基於溴的(bromine-based)蝕刻劑(例如，溴化氫及/或三溴甲烷)、基於碘的(iodine-based)蝕刻劑、其他合適的蝕刻氣體或電漿及/或上述之組合。在一些實施例中，可選擇蝕刻劑，以蝕刻第三硬罩幕層210，而不會明顯地蝕刻第二硬罩幕層208或第一光阻212。在蝕刻第三硬罩幕層210之後，移除第一光阻212。
此蝕刻定義出在剩餘的第三硬罩幕層210材料中的心軸(mandrel)。在一些實施例中，這些心軸使用於雙重圖案化(double-patterning)、四重圖案化(quadruple-patterning)或其他多重圖案化(multiple-patterning)製程，用以從每一個心軸形成多於一個的形狀。雖然方塊104到方塊128與第1A圖到第20圖描述四重圖案化製程，然而，可以理解的是，藉由重複或省略某些步驟，本發明一些實施例的方法100也可使用於進行其他多重圖案化製程。
請參照第1A圖的方塊108與第5圖，形成第一間隔物層502於第三硬罩幕層210的心軸上與第二硬罩幕層208之上。第一間隔物層502可包括任何合適的材料(例如，半導體、半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、其他合適的介電材料等等)，且可選擇相對於第二硬罩幕層208與第三硬罩幕層210具有不同蝕刻選擇性的材料。在一個這樣的實施例中，第一間隔物層502包括氮化矽。可藉由任何合適的製程形成第一間隔物層502，合適的製程可包括化學氣 相沉積、高密度電漿化學氣相沉積(HDP-CVD)、原子層沉積、物理氣相沉積及/或其他合適的技術。在一些實施例中，可藉由化學氣相沉積製程或原子層沉積製程順應性地沉積而得到第一間隔物層502。
請參照第1A圖的方塊110與第6圖，對第一間隔物層502進行蝕刻製程，以從第三硬罩幕層210與第二硬罩幕層208的水平表面上移除第一間隔物層502。蝕刻製程可使用非等向性蝕刻技術，例如，非等向性電漿蝕刻或其他合適的乾式蝕刻、濕式蝕刻及/或反應性離子蝕刻。如第6圖所示，部分的第一間隔物層502(心軸)殘留於第三硬罩幕層210的垂直表面上。
第一間隔物層502的蝕刻可用以在第二硬罩幕層208的一些部分之中製造凹口602。第一間隔物層502的殘留部分與第三硬罩幕層210的殘留部分可保護第二硬罩幕層208的其他部分免於受到蝕刻。可調整各種蝕刻參數，以控制凹口602的深度，上述蝕刻參數可包括蝕刻時間、溫度、蝕刻劑流速、射頻場功率(RF field power)、溫度及/或其他蝕刻參數。在一些這樣的實施例中，在壓力範圍為約5mtorr到約50mtorr，溫度範圍為約10℃到約80℃，功率範圍為約50W到約1500W，偏壓範圍為約0V到約1000V的條件下，伴隨環境氣體(例如，氮氣、氧氣、氦氣及/或氬氣)，提供蝕刻劑(例如，碳氫氟化合物(CxFyHz)、溴化氫(HBr)、六氟化硫(SF6)及/或氯氣(Cl2))。
據此，在方塊110的蝕刻之後，凹口602可延伸到第二硬罩幕層208中的任何合適的深度，在一些實施例中，凹口602延伸到一深度604，此深度位於第二硬罩幕層208的最高 表面下方約1埃(Å)到約500埃(Å)。在各種實施例中，凹口602延伸穿過第二硬罩幕層208的5%到約50%。
請參照第1A圖的方塊112與第7圖，進行蝕刻製程，以移除第三硬罩幕層210的殘留部分。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術。可選擇蝕刻製程所使用的蝕刻劑，以避免明顯地蝕刻第一間隔物層502及/或第二硬罩幕層208。另外，此蝕刻技術用以在第二硬罩幕層208的暴露部分中製造或延伸凹口602。據此，在方塊112之後，凹口602可延伸到第二硬罩幕層208中的任何合適的深度604。
請參照第1A圖的方塊114與第8圖，對第二硬罩幕層208的暴露部分進行蝕刻製程，以轉移第一間隔物層502之心軸的圖案至第二硬罩幕層208。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術。在一些實施例中，蝕刻製程包括非等向性(定向性)乾式蝕刻，其使用基於氧的蝕刻劑、基於氟的蝕刻劑、基於氯的蝕刻劑、基於溴的蝕刻劑、基於碘的蝕刻劑、其他合適的蝕刻氣體或電漿及/或上述之組合。
在一些實施例中，此蝕刻技術用以在第一硬罩幕層206中製造凹口802，其對準於第二硬罩幕層208的凹口602。更詳細而言，當進行第二硬罩幕層208的蝕刻時，在第二硬罩幕層208的其他暴露部分被完全移除之前，第二硬罩幕層208的凹陷部分會暴露位於其下方的第一硬罩幕層206。因此，當第二硬罩幕層208的其他暴露部分被蝕刻時，可能會發生第一硬 罩幕層206的部分蝕刻。據此，在方塊114的蝕刻之後，第一硬罩幕層206可具有凹口802，其延伸穿過第一硬罩幕層206的任何合適的深度，且在一些實施例中，凹口802延伸到一深度804，此深度位於第一硬罩幕層206的最高表面下方約10埃(Å)到約500埃(Å)。在各種實施例中，凹口802延伸穿過第一硬罩幕層206的約5%到約50%。
在方塊114的蝕刻之後，可移除第一間隔物層502的殘留部分。可使用蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術，以移除第一間隔物層502。可選擇蝕刻製程所使用的蝕刻劑，以避免明顯地蝕刻第二硬罩幕層208或第一硬罩幕層206。另外，可使用平坦化技術，例如，化學機械研磨/平坦化(chemical mechanical polishing/planarization,CMP)及/或其他合適的移除製程，以移除第一間隔物層502。
請參照第1A圖的方塊116與第9圖，形成第二間隔物層902於第一硬罩幕層206與第二硬罩幕層208之上。此步驟進行之方式實質上如同第1A圖的方塊108。第二間隔物層902可包括任何合適的材料(例如，半導體、半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、其他合適的介電材料等等)，且可選擇相對於第一硬罩幕層206與第二硬罩幕層208具有不同蝕刻選擇性的材料。可藉由任何合適的製程形成第二間隔物層902，合適的製程可包括化學氣相沉積、高密度電漿化學氣相沉積、原子層沉積、物理氣相沉積及/或其他合適的技術。在一些實施例中，可藉由化學氣相沉積製程或原子 層沉積製程順應性地沉積而得到第二間隔物層902。
請參照第1A圖的方塊118與第10圖，對第二間隔物層902進行蝕刻製程，以從第一硬罩幕層206與第二硬罩幕層208的水平表面上移除第二間隔物層902。此步驟進行之方式實質上如同第1A圖的方塊110。蝕刻製程可使用非等向性蝕刻技術，例如，非等向性電漿蝕刻或其他合適的乾式蝕刻、濕式蝕刻及/或反應性離子蝕刻。第二間隔物層902的一些部分(心軸)殘留在第二硬罩幕層208之上。
藉由選擇能夠蝕刻第一硬罩幕層206的蝕刻劑與技術，第二間隔物層902的蝕刻用以在第一硬罩幕層206之中製造或延伸凹口802。第二間隔物層902的殘留部分與第二硬罩幕層208的殘留部分可保護第一硬罩幕層206的其他部分免於受到蝕刻。據此，在方塊118的蝕刻之後，凹口802可延伸到第一硬罩幕層206中的任何合適的深度。
請參照第1A圖的方塊120與第11圖，進行蝕刻製程，以移除第二硬罩幕層208的殘留部分。此步驟進行之方式實質上如同第1A圖的方塊112。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術。可選擇蝕刻製程所使用的蝕刻劑，以避免明顯地蝕刻第二間隔物層902及/或第一硬罩幕層206。在一些實施例中，蝕刻劑用以在第一硬罩幕層206的暴露部分中製造或延伸凹口802。據此，在方塊120的蝕刻之後，凹口802可延伸到第一硬罩幕層206中的任何合適的深度。
請參照第1A圖的方塊122與第12圖，對第一硬罩幕 層206的暴露部分進行蝕刻製程，以轉移第二間隔物層902之心軸的圖案至第一硬罩幕層206。此步驟進行之方式實質上如同第1A圖的方塊114。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術。在一些實施例中，蝕刻製程包括非等向性(定向性)乾式蝕刻，其使用基於氧的蝕刻劑、基於氟的蝕刻劑、基於氯的蝕刻劑、基於溴的蝕刻劑、基於碘的蝕刻劑、其他合適的蝕刻氣體或電漿及/或上述之組合。可選擇蝕刻劑，以蝕刻第一硬罩幕層206，而不會明顯地蝕刻第二間隔物層902或基板202。
在一些實施例中，第一硬罩幕層206的蝕刻用以在基板202中製造凹口1202，其對準於第一硬罩幕層206的凹口802。更詳細而言，當進行第一硬罩幕層206的蝕刻時，在第一硬罩幕層206的其他暴露部分被完全移除之前，第一硬罩幕層206的凹陷部分會暴露位於其下方的基板202。因此，當第一硬罩幕層206的其他暴露部分被蝕刻時，可能會發生基板202的部分蝕刻。可調整各種蝕刻參數，以控制凹口1202的深度，上述蝕刻參數可包括蝕刻時間、溫度、蝕刻劑流速、射頻場功率、溫度及/或其他蝕刻參數。據此，在方塊122的蝕刻之後，凹口1202可延伸穿過基板202至任何合適的深度，且在一些實施例中，凹口1202延伸到一深度1204，此深度位於基板202的最高表面下方約10埃(Å)到約500埃(Å)。
在方塊122的蝕刻之後，可移除第二間隔物層902的殘留部分。可使用蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術，以移除第二間隔 物層902。可選擇蝕刻製程所使用的蝕刻劑，以避免明顯地蝕刻第一硬罩幕層206或基板202。另外，可使用平坦化技術，例如，化學機械研磨/平坦化(CMP)及/或其他合適的移除製程，以移除第二間隔物層902。
由第一硬罩幕層206的殘留部分所形成之圖案，可用以在基板202中形成鰭片。為了形成不具有鰭片的保護環區域，在形成鰭片之前，移除第一硬罩幕層206的一些部分，因而可省略相關之鰭片。在一些這樣的實施例中，如第1B圖的方塊124所示，第二光阻1302形成於基板202與第一硬罩幕層206之上，並且被圖案化。此步驟進行之方式實質上如同第1A圖的方塊104。如第13圖所示，經過圖案化的第二光阻1302可暴露出第一硬罩幕層206的一些部分。
請參照第1B圖的方塊126與第14圖，對工件200進行蝕刻製程，以移除第一硬罩幕層206的暴露部分。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術。在一些實施例中，可選擇蝕刻劑，以蝕刻第一硬罩幕層206，不會明顯地蝕刻基板202。在蝕刻第一硬罩幕層206之後，移除第二光阻1302。
請參照第1B圖的方塊128與第15圖，對基板202的暴露部分進行蝕刻製程，以定義鰭片1502以及溝槽1504。在一些實施例中，蝕刻製程包括非等向性(定向性)乾式蝕刻，其使用基於氧的蝕刻劑、基於氟的蝕刻劑、基於氯的蝕刻劑、基於溴的蝕刻劑、基於碘的蝕刻劑、其他合適的蝕刻氣體或電漿及/或上述之組合。可選擇蝕刻劑，以蝕刻基板202，而不會明顯 地蝕刻第一硬罩幕層206。可調整各種蝕刻參數，以控制溝槽深度1506(亦即，鰭片高度)，上述蝕刻參數可包括蝕刻時間、溫度、蝕刻劑流速、射頻場功率、溫度及/或其他蝕刻參數。在一些實施例中，溝槽1504延伸到鰭片的頂部下方約100埃(Å)到約1500埃(Å)的深度，如標號1506所示。
如上所述，在方塊128的蝕刻之前，藉由方塊122的蝕刻與其他製程，可在基板202之中形成凹口1202。如此一來，方塊128的蝕刻可在基板202正下方的部分形成較深的溝槽1504。舉例而言，溝槽1504A及溝槽1504B，其中溝槽1504A深於溝槽1504B，溝槽1504A是藉由蝕刻含有凹口1202的基板202的部分而形成，且溝槽1504B是藉由蝕刻不含有凹口1202的基板202的部分而形成。在各種實施例中，溝槽1504A的底部位於溝槽1504B的底部下方約1埃(Å)到約500埃(Å)的位置，如標號1508所示。在一些這樣的實施例中，當溝槽深度1506介於約100埃(Å)到約2000埃(Å)，溝槽1504A比溝槽1504B更深約5%到約20%。這些較深的溝槽1504A可對形成於相鄰鰭片1502上的裝置提供額外的隔離，用以降低漏電流與其他寄生效應(parasitic effect)。
如第15圖所示，在方塊128的鰭片蝕刻之前，在方塊126移除第一硬罩幕層206的部分，以製造保護環區域1510，其中保護環區域1510具有實質上共平面且延伸遍及區域1510的頂表面。在各種實施例中，保護環區域1510是藉由省略第一硬罩幕層206的約1個部分到約30個部分而形成，據此，保護環區域1510的長度1512是鰭片間距(fin pitch)的約1倍到約30倍。
為了介於對應部件之間的進一步隔離，可移除額外的鰭片1502。如上所述，工件200的區域204A與204B可被設計成用以形成具有不同性能特性的裝置。舉例而言，區域204A可被設計為使用於較高裝置密度，而區域204B可被設計成使用於較低裝置密度但可降低漏電流。在一些實施例中，區域204A被設計成用於形成靜態隨機存取記憶體，而區域204B被設計成用於形成邏輯裝置。在一些實施例中，區域204A被設計成用於形成內部邏輯裝置，而區域204B被設計成用於形成輸入/輸出裝置。據此，可使用不同的技術，以移除位於不同區域204A與204B中的鰭片1502。
在一些這樣的實施例中，第四硬罩幕層1602形成於基板202之上與第一硬罩幕層206之上，如第1B圖的方塊130與第16圖所示。適合用於形成第四硬罩幕層1602的材料包括介電材料、多晶矽及/或其他合適的材料，且可選擇蝕刻靈敏度與基板202及第一硬罩幕層206的蝕刻靈敏度不同的材料，作為第四硬罩幕層1602的材料。在一些實施例中，第四硬罩幕層1602包括旋塗(spin-on)介電材料。可藉由任何合適的製程形成第四硬罩幕層1602，合適的製程可包括化學氣相沉積、高密度電漿化學氣相沉積、原子層沉積、物理氣相沉積、旋轉塗佈及/或其他合適的沉積技術。
請參照第1B圖的方塊132與第16圖，第三光阻1604形成於第四硬罩幕層1602之上且被圖案化。此步驟進行之方式實質上如同上述的方塊104及/或124。經過圖案化的第三光阻1604可暴露出第四硬罩幕層1602的部分，其位於第一區域204A 中即將被移除的一組鰭片1502之上，且經過圖案化的第三光阻1604不會暴露出位於第二區域204B中的任何第四硬罩幕層1602。此步驟可定義工件200的第一柵欄區域1606A。在各種實施例中，第一柵欄區域1606A是藉由移除約1個到約30個鰭片1502而形成，據此，第一柵欄區域1606A的長度1608是鰭片間距的約1倍到約30倍。
請參照第1B圖的方塊134與第17圖，進行蝕刻製程，以移除在第一柵欄區域1606A中的第四硬罩幕層1602的暴露部分。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻、灰化及/或其他蝕刻技術。在一些實施例中，可選擇蝕刻劑，以蝕刻第四硬罩幕層1602，而不會明顯地蝕刻基板202。在蝕刻第四硬罩幕層1602之後，移除第三光阻1604。
請參照第1B圖的方塊136並請再次參照第17圖，對位於第一柵欄區域1606A中的第一硬罩幕層206與鰭片1502進行蝕刻製程。在一些實施例中，蝕刻製程包括反應性離子蝕刻製程，其中氟離子及/或其他離子物種(ion species)被導向即將被蝕刻的硬罩幕層部分與鰭片1502。這些離子可以藉由衝擊(濺射蝕刻)的作用力將材料從這些部件中移除，及/或這些離子可與這些部件的材料進行反應而產生對於後續的濕式蝕刻或乾式蝕刻靈敏的化合物。另外，蝕刻製程可包括濕式蝕刻、乾式蝕刻、其他反應性離子蝕刻製程及/或其他合適的蝕刻技術，其使用基於氧的蝕刻劑、基於氟的蝕刻劑、基於氯的蝕刻劑、基於溴的蝕刻劑、基於碘的蝕刻劑、其他合適的蝕刻氣體 或電漿及/或上述之組合。
在一些實施例中，可調整蝕刻時間、溫度、蝕刻劑流速、射頻場功率、溫度及/或其他蝕刻參數，以使鰭片1502的一些部分殘留在第一柵欄區域1606A中。在一些實施例中，在相鄰的保護環區域1510中，位於第一柵欄區域1606A中的殘留鰭片1502從基板202的最高表面向上延伸約1埃(Å)到約500埃(Å)，如標號1702所示，且位於第一柵欄區域1606A中的基板202的最高表面之整體維持於或高於保護環區域1510的最高表面。
雖然在工件200上進行的熱處理會在基板202上施加作用力，且此作用力可能會導致位於第一柵欄區域1606A之外的鰭片1502彎曲或彎折，但是已經確定如上所述將鰭片1502殘留在第一柵欄區域1606A內可減少因這些作用力而產生的熱彎曲。由於熱彎曲對於具有特定特性(例如，更高的裝置/散熱片密度)的區域的影響可能比對其他區域的影響更明顯，因此，可基於即將形成於工件200的第一區域204A的裝置的特性，對工件200的第一區域204A進行方塊136的蝕刻，並且基於即將形成於第二區域204B的裝置的特性，而不對第二區域204B進行方塊136的蝕刻。
在方塊136的蝕刻之後，可移除第四硬罩幕層1602。
請參照第1B圖的方塊138與第18圖，形成第五硬罩幕層1802於基板202之上與第一硬罩幕層206之上。此步驟進行之方式實質上如同方塊130。適合用於形成第五硬罩幕層1802 的材料包括介電材料、多晶矽及/或其他合適的材料，且可選擇蝕刻靈敏度與基板202及第一硬罩幕層206的蝕刻靈敏度不同的材料，作為第五硬罩幕層1802的材料。在一些實施例中，第五硬罩幕層1802包括旋塗介電材料。可藉由任何合適的製程形成第五硬罩幕層1802，合適的製程可包括化學氣相沉積、高密度電漿化學氣相沉積、原子層沉積、物理氣相沉積、旋轉塗佈及/或其他合適的沉積技術。
請參照第1B圖的方塊140與第18圖，第四光阻1804形成於第五硬罩幕層1802之上且被圖案化。此步驟進行之方式實質上如同上述的方塊124及/或132。經過圖案化的第四光阻1804可暴露出第五硬罩幕層1802的部分，其位於第二區域204B中即將被移除的一組鰭片1502之上，且經過圖案化的第四光阻1804不會暴露出位於第一區域204A中的任何第五硬罩幕層1802。此步驟可定義工件200的第二柵欄區域1606B。在各種實施例中，第二柵欄區域1606B是藉由移除約1個到約30個鰭片1502而形成，據此，第二柵欄區域1606B的長度1806是鰭片間距的約1倍到約30倍。
請參照第1B圖的方塊142與第19圖，進行蝕刻製程，以移除在第二柵欄區域1606B中的第五硬罩幕層1802的暴露部分。此步驟進行之方式實質上如同上述的方塊134。蝕刻製程可包括任何合適的蝕刻技術，例如，濕式蝕刻、乾式蝕刻、反應性離子蝕刻及/或其他蝕刻技術。在一些實施例中，可選擇蝕刻劑，以蝕刻第五硬罩幕層1802，而不會明顯地蝕刻基板202。在蝕刻第五硬罩幕層1802之後，移除第五光阻1804。
請參照第1B圖的方塊144並請再次參照第19圖，對位於第二柵欄區域1606B中的第一硬罩幕層206與鰭片1502進行蝕刻製程。在一些實施例中，蝕刻製程包括反應性離子蝕刻製程，其中氟離子及/或其他離子物種(ion species)被導向即將被蝕刻的硬罩幕層部分與鰭片1502。這些離子可以藉由濺射蝕刻將材料從這些部件中移除，及/或這些離子可與這些部件的材料進行反應而產生對於後續的濕式蝕刻或乾式蝕刻靈敏的化合物。另外，蝕刻製程可包括濕式蝕刻、乾式蝕刻、其他反應性離子蝕刻製程及/或其他合適的蝕刻技術，其使用基於氧的蝕刻劑、基於氟的蝕刻劑、基於氯的蝕刻劑、基於溴的蝕刻劑、基於碘的蝕刻劑、其他合適的蝕刻氣體或電漿及/或上述之組合。
在一些實施例中，可調整蝕刻時間、溫度、蝕刻劑流速、射頻場功率、溫度及/或其他蝕刻參數，以使第二柵欄區域1606B的最高表面之整體位於或低於相鄰的保護環區域1510的最高表面。在各種這樣的實施例中，此步驟在第二柵欄區域1606B中形成凹口1902，且凹口1902延伸到位於保護環區域1510中的基板202的最高表面下方約1埃(Å)到約500埃(Å)，如標號1904所示。已經確定如此的配置相較於第一柵欄區域1606A可降低漏電流，特別是在具有高驅動強度裝置中。因此，可基於即將形成於第二區域204B的裝置的特性，對第二區域204B進行方塊144的蝕刻，而不對第一區域204A進行此蝕刻。
在方塊144的蝕刻之後，可移除第五硬罩幕層1802。
在形成鰭片後，工件200可被提供以形成主動裝置與被動裝置於其上，如第1A圖的方塊146與第20、21A、21B圖所示。在一些實施例中，可藉由在介於鰭片1502之間的溝槽1504中沉積一種或多種介電材料，形成隔離部件2002(例如，淺溝隔離結構(STI))於工件200之上，介電材料可包括，例如，半導體氧化物、半導體氮化物、半導體碳化物、氟矽酸鹽玻璃、低介電常數(low-k)介電材料及/或其他合適的材料。
在一些實施例中，可藉由形成被通道區域2004隔開之彼此相對的一對源極/汲極部件2006，形成電晶體(例如，鰭式場效電晶體)於鰭片1502之上。源極/汲極部件2006可包括半導體(例如，矽、鍺、矽鍺等等)及一種或多種摻雜質，例如，p型摻雜質(例如，硼或二氟化硼(BF2))或n型摻雜質(例如，磷或砷)。相似地，通道區域2004可包括半導體及一種或多種摻雜質，其導電類型與源極/汲極部件2006之摻雜質的導電類型相反。
在一些實施例中，形成閘極堆疊2008相鄰於通道區域2004並且包覆通道區域2004，以控制通過通道區域2004的載子(對於n型通道鰭式場效電晶體是電子，對於p型通道鰭式場效電晶體是電洞)的流動。閘極堆疊2008可包括界面層2010，例如，介電材料(例如，半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體碳氮氧化物等)或其他合適的材料。界面層2010可藉由化學氧化(chemical oxidation)、熱氧化、化學氣相沉積、原子層沉積及/或其他合適的技術形成。據此，在一些實施例中，界面層2010包括由熱 氧化所形成之氧化矽及/或矽鍺氧化物(silicon-germanium oxide)。
閘極堆疊2008可包括閘極介電層2012形成於界面層2010之上。閘極介電層2012可覆蓋界面層2010並且可沿著一組閘極間隔物2014而垂直地延伸。閘極介電層2012的合適材料一般是依據其介電常數(k)值相對於氧化矽的介電常數值。閘極介電層2012可包括高介電常數(high-k)介電材料，例如，二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、二氧化鋯(ZrO2)、三氧化二鑭(La2O3)、二氧化鈦(TiO2)、三氧化二釔(Y2O3)、鈦酸鍶(SrTiO3)、二氧化鉿-三氧化二鋁(hafnium dioxide-alumina,HfO2-Al2O3)、其他合適的高介電常數介電材料及/或上述之組合。
閘極堆疊2008可包括閘極電極設置於閘極介電層2012之上。在一些實施例中，閘極電極包括複數個導電層，例如，蓋層2016、阻障層2018、功函數層2020、黏著層2022以及電極填充物2024。
在一些實施例中，蓋層2016包括合適的材料，例如，氮化矽鉭(TaSiN)、氮化鉭(TaN)、氮化鈦(TiN)及/或上述之組合。阻障層2018包括合適的材料，例如，鎢、鈦、氮化鈦、釕及/或上述之組合。p型功函數層2020包括合適的p型功函數材料，例如，氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢(WN)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、矽化鉭(TaSi2)、矽化鎳(NiSi2)、及/或上述之組合。n型功函數層2020包括合適的n型功函數材 料，例如，鈦、銀、鋁鉭(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)、錳、鋯及/或上述之組合。黏著層2022包括金屬(例如，鎢、鋁、鉭、鈦、鎳、銅、鈷等等)、金屬氧化物、金屬氮化物及/或上述之組合。電極填充物2024包括金屬(例如，鎢、鋁、鉭、鈦、鎳、銅、鈷等等)、金屬氧化物、金屬氮化物及/或上述之組合。
工件200可包括層間介電層2026設置於工件200之上。層間介電層2026作為絕緣體，其用以支撐並且隔離多層電性內連線結構之導電線路，內連線結構電性連接工件200的裝置，例如，源極/汲極部件2006及閘極堆疊結構2008。層間介電層2026可包括介電材料(例如，半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物等)、旋塗玻璃(SOG)、氟矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、黑鑽石®(應用材料公司，加州聖克拉拉)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非結晶的氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、苯并環丁烯(benzocyclobutene,BCB)、SiLK(陶氏化學，密西根州米德蘭)及/或上述之組合。可藉由任何合適的製程形成層間介電層2026，合適的製程可包括化學氣相沉積、物理氣相沉積、旋轉塗佈及/或其他合適的製程。
因此，本說明書提供具有基於鰭片的裝置的積體電路以及用以形成積體電路的方法的實施例。在一些實施例中，一種方法，包括：接收基板，其中上述基板包括：複數個鰭片延伸高於上述基板的其他部分；第一區域，包括第一柵欄 區域，其中上述第一柵欄區域包含上述鰭片的第一群組；以及第二區域，包括第二柵欄區域，其中上述第二柵欄區域包含上述鰭片的第二群組。上述第一區域具有第一性能特性；且上述第二區域具有第二性能特性，其中上述第二性能特性不同於上述第一性能特性。基於上述第一性能特性，將上述鰭片的上述第一群組凹陷化到第一高度；且基於上述第二性能特性，將上述鰭片的上述第二群組凹陷化到第二高度，其中上述第二高度小於上述第一高度。在一些這樣的實施例中，上述基板的上述第一區域更包括第一保護環區域，其中上述第一保護環區域不具有鰭片，且上述第一群組的每一者延伸高於在上述第一保護環區域中的上述基板的頂表面。在一些這樣的實施例中，上述第一群組的每一者延伸高於在上述第一保護環區域中的上述基板的該頂表面約1Å到約500Å。在一些這樣的實施例中，在上述第一柵欄區域中的上述基板的上述頂表面的整體位於或高於在上述第一保護環區域中的上述基板的上述頂表面。在一些這樣的實施例中，上述基板的上述第二區域更包括第二保護環區域，其中上述第二保護環區域不具有鰭片，且將上述第二群組的每一者凹陷化到低於在上述第二保護環區域中的上述基板的上述頂表面。在一些這樣的實施例中，上述第二群組的每一者低於在上述第二保護環區域中的上述基板的上述頂表面約1Å到約500Å。在一些這樣的實施例中，在上述第二柵欄區域中的上述基板的上述頂表面的整體位於或低於在上述第二保護環區域中的上述基板的上述頂表面。在一些這樣的實施例中，形成第一隔離部件於上述第一保護環區域與上述鰭片的 上述第一群組上，以及形成第二隔離部件於上述第二保護環區域與上述鰭片的上述第二群組上。在一些這樣的實施例中，在上述第一區域及上述第二區域中形成電路裝置於上述鰭片上。上述第一性能特性包括第一裝置密度，且上述第二性能特性包括第二裝置密度。在一些這樣的實施例中，在上述第一區域及上述第二區域中形成電路裝置於上述鰭片上。上述鰭片的上述第一群組的凹陷化是基於在上述第一區域中形成靜態隨機存取記憶體裝置，且上述鰭片的上述第二群組的凹陷化是基於在上述第二區域中形成邏輯裝置。
在另一些實施例中，一種方法，包括：接收工件，其中上述工件包括：基板；硬罩幕層，設置於上述基板上；以及圖案化層，設置於上述硬罩幕層上，以使上述圖案化層暴露上述硬罩幕層的第一部分及第二部分。蝕刻上述硬罩幕層的上述第一部分及上述第二部分，以使上述蝕刻會蝕刻位於上述硬罩幕層的上述第一部分下方的上述基板的第一部分，而不會明顯地蝕刻位於上述硬罩幕層的上述第二部分下方的上述基板的第二部分。蝕刻上述基板以定義複數個鰭片，以使相鄰於上述鰭片之中的鰭片的第一溝槽延伸到一深度，其中上述深度大於相鄰於上述鰭片的第二溝槽的一深度。在一些這樣的實施例中，形成電晶體於上述鰭片上。在一些這樣的實施例中，上述硬罩幕層被凹陷化，以使上述硬罩幕層的上述第一部分的頂表面低於上述硬罩幕層的上述第二部分的頂表面。在一些這樣的實施例中，在上述第一溝槽及上述第二溝槽中形成隔離部件。在一些這樣的實施例中，上述基板的上述蝕刻在上述工件的第 一區域中形成第一保護環區域，並且將相鄰於上述第一保護環區域的第一柵欄區域中的上述鰭片的第一群組選擇性地凹陷化到低於上述鰭片的其他部分。在上述第一群組中的每一個鰭片延伸高於在上述第一保護環區域中的上述基板的上述頂表面。在一些這樣的實施例中，其中上述基板的上述蝕刻在上述工件的第二區域中形成第二保護環區域，並且將相鄰於上述第二保護環區域的第二柵欄區域中的上述鰭片的第二群組選擇性地凹陷化到低於在上述第二保護環區域中的上述基板的頂表面。在上述第二柵欄區域中的上述基板的上述頂表面的整體位於或低於在上述第二保護環區域中的上述基板的上述頂表面。
在又一些實施例中，一種積體電路，包括：基板，其中上述基板包括：複數個鰭片延伸高於上述基板的其他部分；第一區域，具有第一保護環區域以及相鄰於上述第一保護環區域的第一柵欄區域，其中上述第一保護環區域不具有鰭片；以及第二區域，具有第二保護環區域以及相鄰於上述第二保護環區域的第二柵欄區域，其中上述第二保護環區域不具有鰭片，其中在上述第一柵欄區域中的上述基板的最高表面延伸高於在上述第二柵欄區域中的上述基板的上述最高表面。在一些這樣的實施例中，上述第一柵欄區域包括上述鰭片的第一群組；上述第一群組中的每一個鰭片低於上述鰭片的其他部分；以及上述第一群組中的每一個鰭片延伸高於在上述第一保護環區域中的上述基板的上述最高表面。在一些這樣的實施例中，在上述第二柵欄區域中的上述基板的上述最高表面的一部 分低於在上述第二保護環區域中的上述基板的上述最高表面；以及在上述第二柵欄區域中的上述基板的上述最高表面的整體位於或低於在上述第二保護環區域中的上述基板的上述最高表面。在一些這樣的實施例中，相鄰於上述鰭片之中的一鰭片的第一溝槽延伸到一深度，其中上述深度大於相鄰於上述鰭片的第二溝槽的一深度。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

Claims (20)

  1. 一種製造積體電路的方法，包括：接收一基板，其中該基板包括：複數個鰭片延伸高於該基板的其他部分；一第一區域，包括一第一柵欄區域，其中該第一柵欄區域包含該等鰭片的一第一群組；以及一第二區域，包括一第二柵欄區域，其中該第二柵欄區域包含該等鰭片的一第二群組；其中該第一區域具有一第一性能特性；其中該第二區域具有一第二性能特性，其中該第二性能特性不同於該第一性能特性；基於該第一性能特性，將該等鰭片的該第一群組凹陷化到一第一高度；以及基於該第二性能特性，將該等鰭片的該第二群組凹陷化到一第二高度，其中該第二高度小於該第一高度。
  2. 如申請專利範圍第1項所述之製造積體電路的方法，其中該基板的該第一區域更包括一第一保護環區域，其中該第一保護環區域不具有鰭片，且其中該第一群組的每一者延伸高於在該第一保護環區域中的該基板的一頂表面。
  3. 如申請專利範圍第2項所述之製造積體電路的方法，其中該第一群組的每一者延伸高於在該第一保護環區域中的該基板的該頂表面約1Å到約500Å。
  4. 如申請專利範圍第2項所述之製造積體電路的方法，其中在該第一柵欄區域中的該基板的該頂表面的一整體位於或高 於在該第一保護環區域中的該基板的該頂表面。
  5. 如申請專利範圍第2項所述之製造積體電路的方法，其中該基板的該第二區域更包括一第二保護環區域，其中該第二保護環區域不具有鰭片，且其中將該第二群組的每一者凹陷化到低於在該第二保護環區域中的該基板的該頂表面。
  6. 如申請專利範圍第5項所述之製造積體電路的方法，其中該第二群組的每一者低於在該第二保護環區域中的該基板的該頂表面約1Å到約500Å。
  7. 如申請專利範圍第5項所述之製造積體電路的方法，其中在該第二柵欄區域中的該基板的該頂表面的一整體位於或低於在該第二保護環區域中的該基板的該頂表面。
  8. 如申請專利範圍第5項所述之製造積體電路的方法，更包括形成一第一隔離部件於該第一保護環區域與該等鰭片的該第一群組上，以及形成一第二隔離部件於該第二保護環區域與該等鰭片的該第二群組上。
  9. 如申請專利範圍第1項所述之製造積體電路的方法，更包括在該第一區域及該第二區域中形成電路裝置於該等鰭片上，其中該第一性能特性包括一第一裝置密度，且該第二性能特性包括一第二裝置密度。
  10. 如申請專利範圍第1項所述之製造積體電路的方法，更包括在該第一區域及該第二區域中形成電路裝置於該等鰭片上，其中該等鰭片的該第一群組的凹陷化是基於在該第一區域中形成靜態隨機存取記憶體裝置，且該等鰭片的該第二群組的凹陷化是基於在該第二區域中形成邏輯裝置。
  11. 一種製造積體電路的方法，包括：接收一工件，其中該工件包括：一基板；一硬罩幕層，設置於該基板上；一圖案化層，設置於該硬罩幕層上，以使該圖案化層暴露該硬罩幕層的一第一部分及一第二部分；蝕刻該硬罩幕層的該第一部分及該第二部分，以使該蝕刻會蝕刻位於該硬罩幕層的該第一部分下方的該基板的一第一部分，而不會明顯地蝕刻位於該硬罩幕層的該第二部分下方的該基板的一第二部分；以及蝕刻該基板以定義複數個鰭片，以使相鄰於該等鰭片之中的一鰭片的一第一溝槽延伸到一深度，其中該深度大於相鄰於該鰭片的一第二溝槽的一深度。
  12. 如申請專利範圍第11項所述之製造積體電路的方法，更包括形成一電晶體於該鰭片上。
  13. 如申請專利範圍第11項所述之製造積體電路的方法，其中該硬罩幕層被凹陷化，以使該硬罩幕層的該第一部分的一頂表面低於該硬罩幕層的該第二部分的一頂表面。
  14. 如申請專利範圍第11項所述之製造積體電路的方法，更包括在該第一溝槽及該第二溝槽中形成隔離部件。
  15. 如申請專利範圍第11項所述之製造積體電路的方法，其中該基板的該蝕刻在該工件的一第一區域中形成一第一保護環區域，該方法更包括：將相鄰於該第一保護環區域的一第一柵欄區域中的該等鰭 片的一第一群組選擇性地凹陷化到低於該等鰭片的其他部分，其中在該第一群組中的每一個鰭片延伸高於在該第一保護環區域中的該基板的一頂表面。
  16. 如申請專利範圍第15項所述之製造積體電路的方法，其中該基板的該蝕刻在該工件的一第二區域中形成一第二保護環區域，該方法更包括：將相鄰於該第二保護環區域的一第二柵欄區域中的該等鰭片的一第二群組選擇性地凹陷化到低於在該第二保護環區域中的該基板的該頂表面，其中在該第二柵欄區域中的該基板的該頂表面的一整體位於或低於在該第二保護環區域中的該基板的該頂表面。
  17. 一種積體電路，包括：一基板，其中該基板包括：複數個鰭片，延伸高於該基板的其他部分；一第一區域，具有一第一保護環區域以及相鄰於該第一保護環區域的一第一柵欄區域，其中該第一保護環區域不具有鰭片；以及一第二區域，具有一第二保護環區域以及相鄰於該第二保護環區域的一第二柵欄區域，其中該第二保護環區域不具有鰭片，其中在該第一柵欄區域中的該基板的一最高表面延伸高於在該第二柵欄區域中的該基板的該最高表面。
  18. 如申請專利範圍第17項所述之積體電路，其中：該第一柵欄區域包括該等鰭片的一第一群組；該第一群組中的每一個鰭片低於該等鰭片的其他部分；以 及該第一群組中的每一個鰭片延伸高於在該第一保護環區域中的該基板的該最高表面。
  19. 如申請專利範圍第17項所述之積體電路，其中：在該第二柵欄區域中的該基板的該最高表面的一部分低於在該第二保護環區域中的該基板的該最高表面；以及在該第二柵欄區域中的該基板的該最高表面的一整體位於或低於在該第二保護環區域中的該基板的該最高表面。
  20. 如申請專利範圍第17項所述之積體電路，其中相鄰於該等鰭片之中的一鰭片的一第一溝槽延伸到一深度，其中該深度大於相鄰於該鰭片的一第二溝槽的一深度。
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