KR102249196B1 - 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법 - Google Patents

반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법에 관한 것으로, 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것, 상기 하부 패턴의 선폭 값을 획득하는 것 및 상기 선폭 값을 이용하여 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것을 포함하는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법이 제공된다.

Description

반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법{Method of controlling etch process for forming fine patterns of semiconductor device}
반도체 소자의 미세 패턴의 형성을 위한 식각 공정 제어 방법에 관한 것으로, 상세하게는 APC(Advanced Process Control) 방법을 이용한 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법에 관한 것이다.
반도체 소자의 제조 공정은 증착 공정, 이온 주입 공정, 포토 리소그래피 공정 및 식각 공정 등으로 구별할 수 있다. 하나의 반도체 웨이퍼 상에 상술한 반도체 공정을 복수 회 수행함으로써 반도체 소자가 제조된다. 그런데, 반도체 웨이퍼 처리 장치를 이용하여 반도체 웨이퍼 상에 상술한 반도체 공정이 지속적으로 수행될 때, 다양한 원인에 의해 반도체 웨이퍼 처리 장치의 공정 능력이 변하게 된다. 반도체 웨이퍼 처리 장치의 공정 능력이 변하게 되면 반도체 공정을 모니터링할 수 있는 공정 결과값의 산포, 즉 공정 산포가 변화하게 되어 이를 제어하는 것이 필요하다.
한편, 고집적화된 반도체 소자를 제조하는데 있어서 패턴들의 미세화가 필수적이다. 좁은 면적 내에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격의 합인 피치를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴들을 형성하기 위한 포토 리소그래피 공정에 있어서 해상도 한계로 인하여 미세 피치를 가지는 패턴들을 형성하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 공정 산포가 개선된 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법은 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것; 상기 하부 패턴의 선폭 값을 획득하는 것; 및 상기 선폭 값을 이용하여 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것을 포함하고, 상기 하부 패턴을 형성하는 것은 하부막 상에 제1 마스크막 및 하드 마스크막을 순차적으로 형성하는 것; 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴을 형성하는 것, 상기 하드 마스크 패턴은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 포함하고; 상기 제1 라인 마스크 패턴들을 가로지르며 상기 제2 방향으로 연장되는 제2 라인 마스크 패턴들을 형성하는 것; 상기 제1 및 제2 라인 마스크 패턴들을 식각 마스크로 하는 식각 공정으로 상기 제1 마스크막을 순차적으로 식각하여 제1 마스크 패턴을 형성하는 것; 및 상기 제1 마스크 패턴을 식각 마스크로 하는 식각 공정으로 상기 하부막을 식각하는 것을 포함하고, 상기 하드 마스크막을 패터닝하는 것은 제1 식각 공정을 수행하는 것을 포함하되, 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것은 상기 제1 식각 공정의 공정 조건을 제어하는 것을 포함한다.
일 실시예에 따르면, 상기 복수의 개구부들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고, 상기 선폭 값은 상기 제2 방향으로 서로 인접한 상기 개구부들 사이의 간격에 대응될 수 있다.
일 실시예에 따르면, 상기 하드 마스크 패턴을 형성하는 것은 상기 하드 마스크막 상에 희생 마스크막 및 제1 반사 방지막을 순차적으로 형성하는 것; 및 상기 제1 반사 방지막 상에 제1 포토레지스트 패턴들을 형성하는 것을 포함하고, 상기 제1 포토레지스트 패턴들이 형성된 상기 기판 상에 상기 제1 식각 공정을 수행하여 상기 제1 반사 방지막, 상기 희생 마스크막 및 상기 하드 마스크막을 순차적으로 식각할 수 있다.
일 실시예에 따르면, 상기 제1 식각 공정은 상기 제1 반사 방지막을 식각하기 위한 제1 스텝, 상기 희생 마스크막을 식각하기 위한 제2 스텝, 및 상기 하드 마스크막을 식각하기 위한 제3 스텝을 포함하되, 상기 제1 내지 제3 스텝들은 동일 챔버에서 연속적으로 수행되고, 상기 제1 식각 공정의 공정 조건을 제어하는 것은 상기 제1 스텝의 공정 조건을 제어하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 라인 마스크 패턴들 중 적어도 하나의 제1 라인 마스크 패턴은 돌출 부분들을 포함하는 양 측벽들을 갖고, 상기 돌출 부분들 중 서로 인접한 돌출 부분들은 서로 반대 방향으로 돌출되고, 상기 제2 방향으로 서로 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 하드 마스크 패턴은 상기 제1 방향으로 길쭉한 아일랜드 형태를 갖는 보조 마스크 패턴들을 더 포함하고, 상기 보조 마스크 패턴들 각각은 상기 적어도 하나의 제1 라인 마스크 패턴의 상기 돌출 부분의 맞은편에 인접하게 배치되어, 상기 제2 방향을 따라 상기 돌출 부분과 정렬될 수 있다.
일 실시예에 따르면, 상기 제2 라인 마스크 패턴들은 상기 보조 마스크 패턴들 및 상기 돌출 부분들을 가로지르고, 상기 제1 마스크 패턴의 형성을 위한 상기 식각 공정은 상기 보조 마스크 패턴들을 식각 마스크로 하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 복수의 개구부들은 상기 제2 방향으로 상호 이격되고 상기 제2 방향에 따른 길이가 실질적으로 동일한 제1 그룹의 개구부들; 및 상기 제1 그룹의 개구부들로부터 상기 제1 방향으로 이격되되, 상기 제2 방향으로 상호 이격되고 상기 제2 방향에 따른 길이가 서로 다른 제2 그룹의 개구부들을 포함하고, 상기 선폭 값은 상기 제1 그룹의 개구부들 사이의 상기 제2 방향에 따른 간격에 대응될 수 있다.
일 실시예에 따르면, 상기 공정 조건을 제어하는 것은 식각 시간, 에천트의 양, 및 에천트의 종류 중 적어도 하나를 조절하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법은 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것; 상기 하부 패턴의 선폭 값을 획득하는 것; 및 상기 선폭 값을 이용하여 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것을 포함하되, 상기 하부 패턴을 형성하는 것은 하부막 상에 제1 마스크막 및 식각 정지막을 순차적으로 형성하는 것; 상기 식각 정지막 상에 하드 마스크 패턴을 형성 하는 것, 상기 하드 마스크 패턴은, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 포함하고; 상기 식각 정지막 상에 상기 하드 마스크 패턴을 덮는 제2 유기 마스크막을 형성하는 것; 상기 제2 유기 마스크막 상에 제1 반사 방지막을 형성하는 것; 상기 제1 반사 방지막 상에 제2 포토레지스트 패턴들을 형성하는 것, 상기 제2 포토레지스트 패턴들은, 평면적 관점에서, 상기 제1 라인 마스크 패턴들을 가로지르며 상기 제2 방향으로 연장되고; 및 상기 제1 포토레지스트 패턴들이 형성된 상기 기판 상에 제1 식각 공정을 수행하여 상기 제1 반사 방지막, 상기 제2 유기 마스크막, 상기 식각 정지막, 상기 제1 마스크막 및 상기 하부막을 순차적으로 식각하는 것을 포함하되, 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것은 상기 식각 정지막을 식각하기 위한 상기 제1 식각 공정의 공정 조건을 제어하는 것을 포함한다.
일 실시예에 따르면, 상기 복수의 개구부들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고, 상기 선폭 값은 상기 제2 방향으로 서로 인접한 상기 개구부들 사이의 간격에 대응될 수 있다.
일 실시예에 따르면, 상기 제1 식각 공정은, 상기 제1 반사 방지막을 식각하기 위한 제1 스텝, 상기 제2 유기 마스크막을 식각하기 위한 제2 스텝, 상기 식각 정지막을 식각하기 위한 제3 스텝, 상기 제1 마스크막을 식각하기 위한 제4 스텝, 및 상기 하부막을 식각하기 위한 제5 스텝을 포함하되, 상기 제1 내지 제5 스텝들은 동일 챔버에서 연속적으로 수행되고, 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것은 상기 제1 식각 공정의 상기 제3 스텝의 공정 조건을 제어하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 하드 마스크 패턴을 형성하는 것은 상기 식각 정지막 상에 하드 마스크막, 희생 마스크막 및 제2 반사 방지막을 순차적으로 형성하는 것; 상기 제2 반사 방지막 상에 제2 포토레지스트 패턴들을 형성하는 것; 및 상기 제2 포토레지스트 패턴들이 형성된 상기 기판 상에 제2 식각 공정을 수행하여 상기 제2 반사 방지막, 상기 희생 마스크막 및 상기 하드 마스크막을 순차적으로 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 라인 마스크 패턴들 중 적어도 하나의 제1 라인 마스크 패턴은 돌출 부분들을 포함하는 양 측벽들을 갖고, 상기 돌출 부분들 중 서로 인접한 돌출 부분들은 서로 반대 방향으로 돌출되고, 상기 제2 방향으로 서로 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 하드 마스크 패턴은 상기 제1 방향으로 길쭉한 아일랜드 형태를 갖는 보조 마스크 패턴들을 더 포함하고, 상기 보조 마스크 패턴들 각각은 상기 적어도 하나의 제1 라인 마스크 패턴의 돌출 부분의 맞은편에 인접하게 배치되어, 상기 제2 방향을 따라 상기 돌출 부분과 정렬되고, 평면적 관점에서, 상기 제1 포토레지스트 패턴들은 상기 보조 마스크 패턴들 및 상기 돌출 부분들을 가로지를 수 있다.
일 실시예에 따르면, 상기 복수의 개구부들은 상기 제2 방향으로 상호 이격되고 상기 제2 방향에 따른 길이가 실질적으로 동일한 제1 그룹의 개구부들; 및 상기 제1 그룹의 개구부들로부터 상기 제1 방향으로 이격되되, 상기 제2 방향으로 상호 이격되고 상기 제2 방향에 따른 길이가 서로 다른 제2 그룹의 개구부들을 포함하고, 상기 선폭 값은 상기 제1 그룹의 개구부들 사이의 상기 제2 방향에 따른 간격에 대응될 수 있다.
상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법은 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것; 상기 하부 패턴의 선폭 값을 획득하는 것; 및 상기 선폭 값을 이용하여 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것을 포함하고, 상기 하부 패턴을 형성하는 것은 하부막 상에 제1 마스크막, 식각 정지막 및 하드 마스크막을 순차적으로 형성하는 것; 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴을 형성하는 것, 상기 하드 마스크막을 패터닝하는 것은 제1 식각 공정을 수행하는 것을 포함하고, 상기 하드 마스크 패턴은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 포함하고; 상기 식각 정지막 상에 상기 하드 마스크 패턴을 덮는 제2 유기 마스크막을 형성하는 것; 상기 제2 유기 마스크막 상에 반사 방지막을 형성하는 것; 상기 제1 반사 방지막 상에 제1 포토레지스트 패턴들을 형성하는 것, 상기 제1 포토레지스트 패턴들은, 평면적 관점에서, 상기 제1 라인 마스크 패턴들을 가로지르며 상기 제2 방향으로 연장되고; 및 상기 제1 포토레지스트 패턴들이 형성된 상기 기판 상에 제2 식각 공정을 수행하여 상기 제1 반사 방지막, 상기 제2 유기 마스크막, 상기 식각 정지막, 상기 제1 마스크막 및 상기 하부막을 순차적으로 식각하는 것을 포함하되, 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것은 상기 제1 식각 공정의 공정 조건을 제어하는 것 또는 상기 제2 식각 공정의 공정 조건을 제어하는 것을 포함한다.
일 실시예에 따르면, 상기 복수의 개구부들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고, 상기 선폭 값은 상기 제2 방향으로 서로 인접한 상기 개구부들 사이의 간격에 대응될 수 있다.
일 실시예에 따르면, 상기 하드 마스크 패턴을 형성하는 것은 상기 식각 정지막 상에 하드 마스크막, 희생 마스크막 및 제2 반사 방지막을 순차적으로 형성하는 것; 상기 제2 반사 방지막 상에 제2 포토레지스트 패턴들을 형성하는 것; 및 상기 제2 포토레지스트 패턴들이 형성된 상기 기판 상에 상기 제1 식각 공정을 수행하여 상기 제2 반사 방지막, 상기 희생 마스크막 및 상기 하드 마스크막을 순차적으로 식각하는 것을 포함하고, 상기 제1 식각 공정의 공정 조건을 제어하는 것은 상기 제2 반사 방지막을 식각하기 위한 공정 조건을 제어하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 식각 공정은, 상기 제1 반사 방지막을 식각하기 위한 제1 스텝, 상기 제2 유기 마스크막을 식각하기 위한 제2 스텝, 상기 식각 정지막을 식각하기 위한 제3 스텝, 상기 제1 마스크막을 식각하기 위한 제4 스텝, 및 상부 하부막을 식각하기 위한 제5 스텝을 포함하되, 상기 제1 내지 제5 스텝들은 동일 챔버에서 연속적으로 수행되고, 상기 제2 식각 공정의 공정 조건을 제어하는 것은 상기 제3 스텝의 공정 조건을 제어하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 공정 산포가 개선될 수 있다. 이에 따라, 반도체 소자의 미세 패턴들 간의 접촉 불량이 개선될 수 있다.
도 1은 본 발명의 개념에 따른 반도체 공정 제어 시스템을 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 순서도이다.
도 3 및 도 4는 각각 도 2의 단계(S30) 및 단 계(S60)을 구체적으로 나타내는 순서도들이다.
도 5, 도 6a 내지 도 8a, 도 9, 도 10a 및 도 11은 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 6b 내지 도 8b, 및 도 10b는 각각 도 6a 내지 도 8a, 및 도 10a의 평면도들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 이용한 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 15a 및 도 15b는 각각 도 14의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 16은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 17은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 18은 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 개념에 따른 반도체 공정 제어 시스템을 설명하기 위한 개략적인 블록도이다. 상세하게, 도 1은 반도체 공정 장비 중 식각 장비를 이용하여 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법을 설명하기 위한 것이다.
도 1을 참조하면, 본 발명의 개념에 따른 반도체 공정 제어 시스템은 반도체 공정 장비(10), 측정 장비(20) 및 APC(advanced process control) 시스템(40)을 포함할 수 있다.
반도체 공정 장비(10)는 포토(photo) 장비, 식각(etching) 장비, 증착(deposition) 장비, 확산(diffusion) 장비, 코팅(coating) 장비 또는 산화(oxidation) 장비 등을 포함할 수 있다. 본 실시예에서, 반도체 공정 장비는 식각 장비일 수 있다. 측정 장비(20)는 반도체 공정 장비의 공정 결과를 측정하기 위한 다양한 계측 장비들을 포함할 수 있다. 일 예로, 반도체 공정 장비(10)가 식각 장비인 경우, 측정 장비(20)는 반도체 패턴의 선폭(critical dimenion, CD) 값을 측정하는 CD-SEM(critical dimension scanning electron microscope)일 수 있다. APC(advanced process control) 시스템(40)은 APC 서버(50), 데이터 베이스(data base, 60) 및 GUI(graphic user interface, 70)를 포함할 수 있다.
식각 장비는 반도체 기판 상의 패턴 형성을 위한 식각 공정을 수행하는 장비로서, APC 서버(50)로부터 식각 공정에 필요한 공정 조건 데이터를 수신 받아 식각 공정을 수행할 수 있다. 일 예로, 식각 공정에 필요한 공정 조건 데이터는 식각 시간, 에천트의 양, 또는 복수 개의 에천트들의 비율 등을 포함할 수 있다. 한편, 식각 공정은 복수 개로 적층된 박막들을 인 시튜(in-situ)로 식각하기 위한 복수의 스텝들을 포함할 수 있으며, 이 경우 각 스텝의 식각 공정 조건은 서로 다를 수 있다.
측정 장비(20)는 식각 공정 후 형성된 반도체 패턴의 선폭 값을 측정하여 APC 서버(50)에 송신할 수 있다.
데이터 베이스(data base, 60)는 반도체 소자의 단계별 단위 공정을 진행하는 다양한 반도체 장비들의 공정 조건 데이터를 저장할 수 있다. 일 예로, 데이터 베이스는 식각 공정의 수행을 위한 식각 시간, 에천트의 양, 또는 복수 개의 에천트들의 비율 등에 관한 식각 공정 조건 데이터를 저장할 수 있다. 나아가, 데이터 베이스(data base, 60)는 각 단위 공정에 따른 공정 결과의 목표 값 및 실제 공정 후의 공정 결과를 측정한 계측 데이터를 저장할 수 있다. 일 예로, 데이터 베이스(data base, 60)는 식각 공정 후 측정 장비(20)에 의해 측정된 CD 값 등의 계측 데이터를 저장할 수 있다.
APC 서버(50)는 반도체 소자의 단계별 단위 공정을 진행하는 다양한 반도체 장비들(예를 들면, 포토(photo), 식각(etching), 증착(deposition), 확산(diffusion), 코팅(coating), 산화(oxidation), 또는 측정(measure) 등을 수행하는 반도체 장비들(30))에 연결되어, 각 반도체 소자 단위 공정을 제어하는 공정 제어 데이터를 제공하고, 실시간으로 단위 공정을 관리할 수 있다. 구체적으로, APC 서버(50)는 수행된 공정의 공정 조건 데이터와 공정 수행 후 측정된 계측 데이터를 비교하여, 미리 설계된 APC 로직에 의해 원하는 공정 결과의 목표 값(일 예로, 목표 CD 값)을 얻기 위한 최상의 공정 조건 데이터(즉, 공정 제어 데이터)를 산출할 수 있다. 반도체 장비들(30)은 APC 서버(50)로부터 산출된 공정 조건 데이터를 수신 받아, 원하는 공정 결과에 근접하도록 수정된 공정 조건으로 해당 공정을 수행할 수 있다.
GUI(graphic user interface, 70)는 사용자 인터페이스 장치로 APC 시스템(40)에서 공정 제어를 하고 있는 반도체 장비들(30)의 공정 상태를 디스플레이하여 사용자가 확인할 수 있다.
상술한 반도체 공정 제어 시스템을 이용하여 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정이 제어될 수 있다.
먼저, 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법에 대해 설명한 후, 본 발명의 실시예들에 따른 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법을 설명하기로 한다.
도 2는 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 순서도이다. 도 3 및 도 4는 각각 도 2의 단계(S30) 및 단 계(S60)을 구체적으로 나타내는 순서도들이다. 도 5, 도 6a 내지 도 8a, 도 9, 도 10a 및 도 11은 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 사시도들이다. 도 6b 내지 도 8b, 및 도 10b는 각각 도 6a 내지 도 8a, 및 도 10a의 평면도들이다.
도 2 및 도 5를 참조하면, 기판(100) 상에 하부막(110), 제1 마스크막(120), 식각 정지막(130) 및 하드 마스크막(140)이 순차적으로 형성될 수 있다(S10).
기판(100)은 반도체 물질을 포함할 수 있다. 이 경우, 기판(100)은 반도체 기판 또는 에피택시얼층일 수 있다. 일 예로, 상기 기판(100)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 및 실리콘 게르마늄 중 적어도 하나를 포함할 수 있다.
하부막(110)은 절연 물질, 반도체 물질 및 도전 물질 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 일 예로, 하부막(110)이 절연 물질로 이루어진 경우, 하부막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 하부막(110)이 반도체 물질로 이루어진 경우, 하부막(110)은 반도체 기판 또는 에피택셜층일 수도 있다. 또한, 하부막(110)이 도전 물질로 이루어진 경우, 하부막(110)은 도핑된 폴리실리콘, 금속 실리사이드, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 또한, 하부막(110)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막으로 형성될 수도 있다. 일 실시예 있어서, 하부막(110)은 CVD 공정에 의해 형성된 실리콘 산화막일 수 있다.
이에 더하여, 하부막(110)은 단일막으로 형성되거나, 복수 개의 막들이 적층된 적층막일 수 있다. 일 예로, 하부막(110)은 적층된 복수개의 절연막들을 포함할 수 있다.
제1 마스크막(120)은 하부막(110)을 식각하는 공정에서 하부막(110)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제1 마스크막(120)은 유기 마스크막으로 형성될 수 있다. 일 예로, 제1 마스크막(120)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성될 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다.
식각 정지막(130)은 제1 마스크막(120) 및 하드 마스크막(140)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 식각 정지막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄화질화물, 및 실리콘 탄화물 중에서 선택되는 어느 하나의 물질로 형성될 수 있다. 일 실시예에 있어서, 식각 정지막(130)은 원자층 증착(ALD) 공정에 의해 형성된 실리콘 산화막일 수 있다.
하드 마스크막(140)은 제1 마스크막(120)을 식각하는 공정에서 제1 마스크막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 하드 마스크막(140)은, 폴리실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 탄화질화물 등과 같은 실리콘 함유 물질 중에서 선택될 수 있다. 일 실시예에 있어서, 하드 마스크막(140)은 실리콘 질화물로 형성될 수 있다.
이어서, 하드 마스크막(140) 상에 희생 마스크막(150) 및 제1 반사 방지막(155)이 순차적으로 형성될 수 있다(S10). 희생 마스크막(150)은 하드 마스크막(140)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 있어서, 희생 마스크막(150)은 제1 마스크막(120)과 동일한 물질로 형성될 수 있다.
제1 반사 방지막(155)은 희생 마스크막(150)에 대해 식각 선택성을 가지며, 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 제1 반사 방지막(155)은 유기 화합물 및 무기 화합물 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에 따르면, 제1 반사 방지막(155)은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다. 다른 실시예에 따르면, 제1 반사 방지막(155)은 실리콘 산질화막 및 상술한 유기 물질막의 적층 구조로 형성될 수 있다.
제1 반사 방지막(155) 상에 제1 포토 공정이 수행되어(S20) 제1 포토레지스트 패턴들(P1)이 형성될 수 있다. 구체적으로, 제1 포토레지스트 패턴들(P1)은 제1 반사 방지막(155) 상에 레지스트 물질을 도포하여 제1 포토레지스트층을 형성하고, 제1 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다.
희생 마스크막(150)과 제1 포토레지스트층 사이에 제1 반사 방지막(155)을 형성함으로써, 제1 포토레지스트 패턴들(P1)을 형성하는 포토리소그래피 공정시 포토레지스트층에 조사되는 빛의 반사 및 산란에 의해 제1 포토레지스트 패턴들(P1)의 선폭이 변동되는 것을 방지할 수 있다. 제1 포토레지스트 패턴들(P1)의 평면적 형상은 후술할 하드 마스크 패턴(142, 도 6 참조)의 평면적 형상과 실질적으로 동일할 수 있으며, 자세한 설명은 후술하기로 한다.
도 2, 도3, 도 6a 및 도 6b를 참조하면, 제1 포토레지스트 패턴들(P1, 도 5 참조)이 형성된 기판(100) 상에 제1 식각 공정이 수행되어(S30), 제1 반사 방지막(155), 희생 마스크막(150) 및 하드 마스크막(140)이 순차적으로 식각될 수 있다(S30). 그 결과, 식각 정지막(130)을 노출하는 하드 마스크 패턴(142)이 형성될 수 있다.
일 실시예에 따르면, 제1 식각 공정을 수행하는 것은 제1 반사 방지막(155)을 식각하기 위한 제1 스텝을 수행하는 것(S31), 희생 마스크막(150)을 식각하기 위한 제2 스텝을 수행하는 것(S32), 및 하드 마스크막(140)을 식각하기 위한 제3 스텝을 수행하는 것(S33)을 포함할 수 있다.
구체적으로, 제1 식각 공정의 제1 스텝은 제1 포토 레지스트 패턴들(P1)에 의해 노출되는 제1 반사 방지막(155)을 식각하여 희생 마스크막(150)이 노출될 때까지 수행될 수 있고, 제2 스텝은 노출된 희생 마스크막(150)을 식각하여 하드 마스크막(140)이 노출될 때까지 수행될 있다. 제3 스텝은 노출된 하드 마스크막(140)을 식각하여 식각 정지막(130)이 노출될 때까지 수행될 수 있다. 이에 따라, 제1 및 제2 스텝들에 의해 제1 반사 방지막(155) 및 희생 마스크막(150)이 순차적으로 식각되어 제1 반사 방지 패턴들 및 희생 마스크 패턴들이 형성될 수 있고, 제3 스텝에 의해 하드 마스크막(140)이 식각되어 하드 마스크 패턴(142)이 형성될 수 있다. 이 때, 제1 및 제2 스텝들은 제1 포토 레지스트 패턴들(P1)을 식각 마스크로 이용할 수 있고, 제 3 스텝은 제1 반사 방지 패턴들 및 희생 마스크 패턴들을 식각 마스크로 이용할 수 있다.
이러한 제1 식각 공정의 제1 내지 제3 스텝들은 서로 다른 식각 공정 조건으로 수행될 수 있으며, 각각의 스텝에 대한 식각 공정 조건은 도 1의 APC 서버(50)에서 산출된 공정 조건에 의해 정해질 수 있다. 일 실시예에 따르면, 제1 식각 공정의 제1 내지 제3 스텝들은 동일 식각 장비의 동일 챔버에서 연속적으로 수행될 수 있다.
한편, 제1 식각 공정을 수행하는 동안, 제1 포토레지스트 패턴들(P1) 및 제1 반사 방지막(155)은 제거될 수 있으며, 희생 마스크막(150)은 잔류될 수 있다. 잔류된 희생 마스크막(150)은 애싱 및/또는 스트립 공정에 의해 제거될 수 있다.
이와 같이 형성된 하드 마스크 패턴(142)은 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)을 포함할 수 있다. 상세하게, 제1 라인 마스크 패턴들(144)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 일 실시예에 있어서, 적어도 하나의 제1 라인 마스크 패턴(144)의 양 측벽들은 돌출 부분들(144P)을 가질 수 있으며, 이러한 돌출 부분들(144P)은 제1 방향(D1)을 따라 이격되어 지그재그 형태로 배치될 수 있다. 즉, 서로 인접한 돌출 부분들(144P)은 서로 반대되는 방향으로 돌출될 수 있고, 제2 방향(D2)으로 서로 중첩되지 않을 수 있다.
보조 마스크 패턴들(146)은 제1 라인 마스크 패턴들(144) 사이에 배치될 수 있으며, 제1 방향(D1)으로 길쭉한 아일랜드 형태를 가질 수 있다. 일 실시예에 있어서, 보조 마스크 패턴들(146) 각각은 돌출 부분들(144P)을 갖는 제1 라인 마스크 패턴(144)의 일 측에 배치되되, 돌출 부분(144P)에 대향하는 타 측벽과 마주하도록 배치될 수 있다. 이러한 보조 마스크 패턴들(146) 각각은 상응하는 돌출 부분(144P)과 제2 방향(D2)을 따라 정렬될 수 있다. 즉, 보조 마스크 패턴들(146) 각각은 상응하는 돌출 부분들(144P)과 제2 방향(D2)으로 중첩될 수 있다.
다른 실시예에 따르면, 도시된 바와 달리, 하드 마스크 패턴(142)은 보조 마스크 패턴들(146)을 포함하지 않을 수 있으며, 제1 라인 마스크 패턴들(144)로만 이루어질 수도 있다.
일 실시예에 따르면, 돌출 부분들(144P)을 갖는 제1 라인 마스크 패턴(144)은 제1 선폭(W1)을 가질 수 있다. 여기서, 제1 선폭(W1)은 서로 인접한 돌출 부분들(144P) 사이의 제2 방향(D2)에 따른 폭으로 정의될 수 있다. 이러한 제1 선폭(W1)은 하드 마스크 패턴(142)의 형성 후, 도 1에서 설명한 측정 장비(20), 예를 들면, CD-SEM을 이용하여 측정될 수 있다.
도 2, 도 7a 및 도 7b를 참조하면, 식각 정지막(130) 상에 제2 마스크막(160) 및 제2 반사 방지막(170)이 순차적으로 형성될 수 있다(S40). 이러한 제2 마스크막(160)은 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)을 덮을 수 있다.
일 실시예에 따르면, 제2 마스크막(160)은 스핀-온-코팅(spin on coating) 방법을 이용하여 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)을 덮도록 코팅될 수 있다. 스핀-온-코팅 방법을 이용하여 제2 마스크막(160)을 형성함에 따라, 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)의 프로파일에 영향을 받지 않고 평탄한 상면을 갖는 막이 형성될 수 있다. 나아가, 스핀-온-코팅 공정 후, 제2 마스크막(160)에 대한 베이크(bake)공정이 수행될 수 있다.
제2 마스크막(160)은 하드 마스크막(140) 및 식각 정지막(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 제2 마스크막(160)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 일 예로, 제2 마스크막(160)은, 제2 마스크막(160)을 구성하는 물질의 총 중량을 기준으로 약 80 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 막으로 이루어질 수 있다. 일 실시예에 있어서, 제2 마스크막(160)은 에스오에이치막(SOH; spin on hardmask)으로 형성될 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다.
일 실시예에 따르면, 제2 반사 방지막(170)은 도 5의 제1 반사 방지막(155)과 동일한 물질로 형성될 수 있으며, 동일한 기능을 수행할 수 있다.
이어서, 제2 반사 방지막(170) 상에 제2 포토 공정이 수행되어(S50) 제2 포토레지스트 패턴들(P2)이 형성될 수 있다. 구체적으로, 제2 포토레지스트 패턴들(P2)은 제2 반사 방지막(170) 상에 레지스트 물질을 도포하여 제2 포토레지스트층을 형성하고, 제2 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 제2 포토레지스트층에 라인 앤 스페이스(line and space) 패턴을 형성하기 위한 포토리소그래피 공정이 수행될 수 있다. 이와 같이 형성된 제2 포토레지스트 패턴들(P2)은, 평면적 관점에서, 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)을 가로지를 수 있다. 즉, 제2 포토레지스트 패턴들(P2)은 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)을 가로지르도록 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 일정한 피치로 반복 배치될 수 있다. 일 실시예에 있어서, 제2 포토레지스트 패턴들(P2) 각각은 제1 라인 마스크 패턴(144)의 돌출 부분(144P) 및 보조 마스크 패턴(146)과 부분적으로 중첩될 수 있다.
도 2 및 도 4를 참조하면, 제2 포토 레지스트 패턴들(P2, 도 7a 및 도 7b 참조)이 형성된 결과물 상에 제2 식각 공정이 수행되어, 제2 반사 방지막(170), 제2 마스크막(160), 식각 정지막(130), 제1 마스크막(120) 및 하부막(110)을 순차적으로 식각될 수 있다. 일 실시예에 따르면, 제2 식각 공정을 수행하는 것은, 제2 반사 방지막(170), 제2 마스크막(160), 식각 정지막(130), 제1 마스크막(120) 및 하부막(110) 각각을 식각하기 위한 제1 내지 제5 스텝들을 수행하는 것(S61~S65)을 포함할 수 있다. 이하, 도면들을 참조하여 제2 식각 공정의 각 스텝들에 대해 자세히 설명한다.
도 2, 도 4, 도 8a 및 도 8b를 참조하면, 제2 포토 레지스트 패턴들(P2, 도 7a 및 도 7b 참조)이 형성된 기판(100) 상에 제2 식각 공정의 제1 및 제2 스텝들이 수행되어(S61, S62) 제2 라인 마스크 패턴들(162)이 형성될 수 있다.
일 실시예에 따르면, 제2 식각 공정의 제1 스텝은 제2 포토레지스트 패턴들(P2)을 식각 마스크로 하여 제2 반사 방지막(170)을 식각하는 단계에 해당될 수 있다. 이러한 제2 식각 공정의 제1 스텝은 제2 마스크막(160)이 노출될 때까지 수행될 수 있다. 제2 식각 공정의 제2 스텝은 제2 포토레지스트 패턴들(P2)을 식각 마스크로 하여 제1 스텝에 의해 노출된 제2 마스크막(160)을 식각하는 단계에 해당될 수 있다. 이러한 제2 식각 공정의 제2 스텝은 식각 정지막(130)이 노출될 때까지 수행될 수 있다. 즉, 제2 라인 마스크 패턴들(162)은, 제2 포토레지스트 패턴들(P2)을 식각 마스크로 이용하는 제2 식각 공정의 제1 및 제2 스텝들에 의해 제2 반사 방지막(170) 및 제2 마스크막(160)이 순차적으로 식각되어 형성될 수 있다.
이와 같이 형성된 제2 라인 마스크 패턴들(162)은 제2 라인 마스크 패턴들(162)은 제2 포토레지스트 패턴들(P2)과 실질적으로 동일한 형상 및 동일한 배열을 가질 수 있다. 즉, 제2 라인 마스크 패턴들(162)은 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)을 가로지르도록 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 일정한 피치로 반복 배치될 수 있다. 일 실시예에 있어서, 제2 라인 마스크 패턴들(162) 각각은 제1 라인 마스크 패턴(144)의 돌출 부분(144P) 및 보조 마스크 패턴(146)과 부분적으로 중첩될 수 있다. 결과적으로, 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)과, 제2 라인 마스크 패턴들(162)에 의해 식각 정지막(130)이 국소적으로 노출될 수 있다.
한편, 제2 식각 공정의 제1 및 제2 스텝의 수행 후에도, 제2 반사 방지 패턴들(172) 및 제2 포토레지스트 패턴들(P2)은 제2 라인 마스크 패턴들(162) 상에 잔류될 수 있다.
도 2, 도 4 및 도 9를 참조하면, 제2 라인 마스크 패턴들(162, 도 8a 및 도 8b 참조)이 형성된 결과물 상에 제2 식각 공정의 제3 및 제4 스텝들이 수행되어(S63, S64) 제1 마스크 패턴(122)이 형성될 수 있다.
구체적으로, 제1 마스크 패턴(122)은 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)과, 제2 라인 마스크 패턴들(162)을 식각 마스크로 하는 식각 공정으로 식각 정지막(130) 및 제1 마스크막(120)을 식각하여 형성될 수 있다. 즉, 제2 식각 공정의 제3 스텝은 상술한 마스크 패턴들(144, 146, 162)을 식각 마스크로 하여 제1 마스크막(120)이 노출되도록 식각 정지막(130)을 식각하는 것을 포함할 수 있다. 또한, 제2 식각 공정의 제4 스텝은 상술한 마스크 패턴들(144, 146, 162)을 식각 마스크로하여 하부막(110)을 노출하도록 제1 마스크막(120, 도 8a 및 도 8b 참조)을 식각하는 것을 포함할 수 있다.
이와 같이 형성된 제1 마스크 패턴(122)은 하부막(110)을 노출하는 복수의 마스크 개구부들(122h)을 포함할 수 있다. 이러한 복수의 마스크 개구부들(122h)은 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 이에 더해, 마스크 개구부들(122h)은 제2 방향(D2)에 따른 다양한 길이를 가질 수 있다.
한편, 제2 식각 공정의 제3 및 제4 스텝들이 수행되는 동안, 제2 라인 마스크 패턴들(162), 제2 반사 방지 패턴들(172) 및 제2 포토레지스트 패턴들(P2)은 제거될 수 있다. 또한, 제2 식각 공정의 제3 및 제4 스텝들의 수행 후, 식각 정지막(130), 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)이 제1 마스크 패턴(122) 상에 일부 잔류될 수 있다.
도 2, 도 4, 도 10a 및 도 10b를 참조하면, 도 9의 결과물 상에 제2 식각 공정의 제5 스텝이 수행되어(S65) 하부 패턴(112)이 형성될 수 있다.
구체적으로, 하부 패턴(112)은 제1 마스크 패턴(122)을 식각 마스크로하는 식각 공정으로 하부막(110, 도 9 참조)을 식각하여 형성될 수 있다. 즉, 제2 식각 공정의 제5 스텝은 제1 마스크 패턴(122)을 식각 마스크로 하여 기판(100)이 노출되도록 하부막(110)을 식각하는 것을 포함할 수 있다.
이와 같이 형성된 하부 패턴(112)은 기판(100)을 노출하는 복수의 개구부들(H)을 포함할 수 있다. 이러한 복수의 개구부들(H)은 제1 마스크 패턴(122, 도 9 참조)의 마스크 개구부들(122h, 도 9 참조)과 마찬가지로 제1 방향(D1) 및 제2 방향(D2) 따라 배열될 수 있다. 이에 더해, 복수의 개구부들(H)은 제2 방향(D2)에 따른 다양한 길이를 가질 수 있다. 일 실시예에 따르면, 복수의 개구부들(H)은 제2 방향(D2)으로 상호 이격되고 제2 방향(D2)에 따른 길이가 실질적으로 동일한 제1 그룹의 개구부들(G1), 및 제1 그룹의 개구부들(G1)로부터 제1 방향(D1)으로 이격되되, 제2 방향(D2)으로 상호 이격되고, 제2 방향(D2)에 따른 길이가 서로 다른 제2 그룹의 개구부들(G2)을 포함할 수 있다.
일 실시예에 따르면, 하부 패턴(112)은 제2 방향(D2)으로 서로 인접한 개구부들(H) 사이의 간격에 대응하는 선폭들을 가질 수 있다. 일 예로, 하부 패턴(112)은 제2 선폭(W2)을 가질 수 있다. 여기서, 제2 선폭(W2)은 제1 그룹의 개구부들(G1) 사이의 제2 방향(D2)에 따른 간격으로 정의될 수 있다.
제2 식각 공정의 제5 스텝이 수행되는 동안, 제1 마스크 패턴(122) 상의 식각 정지막(130), 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)은 제거될 수 있으며, 제1 마스크 패턴(122)은 하부 패턴(112) 상에 일부 잔류될 수 있다. 잔류된 제1 마스크 패턴(122)은 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
상술한 바에 따라 설명된 제2 식각 공정의 제1 내지 제5 스텝들은 동일 식각 장비의 동일 챔버에서 연속적으로 수행될 수 있다. 이에 더해, 제2 식각 공정의 제1 내지 제5 스텝들은 서로 다른 공정 조건으로 수행될 수 있으며, 각 스텝들의 식각 공정 조건은 도 1의 APC 서버(50)에서 산출되어 정해질 수 있다.
도 11을 참조하면, 하부 패턴(112)의 개구부들(H) 내에 미세 패턴들(180)이 형성될 수 있다. 일 실시예에 따르면, 미세 패턴들(180)은, 하부 패턴(112)의 개구부들(H)을 채우는 충전막을 형성한 후, 충전막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 이러한 미세 패턴들(180)은 도전 물질, 반도체 물질 또는 절연 물질로 형성될 수 있다.
미세 패턴들(180)이 도전 물질로 형성된 경우, 미세 패턴들(180)은 금속-실리사이드를 포함할 수 있다. 일 예로 미세 패턴들(180)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 이에 더해, 미세 패턴들(180)은 금속층을 더 포함할 수 있다. 일 예로, 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 다른 예로, 미세 패턴들(180)은 금속-실리사이드 층 및 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상술한 바와 같이 미세 패턴들(180)은 두 번의 식각 공정들을 수행하여 형성된 하부 패턴(112)의 개구부들(H) 내에 충전 물질을 채워 형성될 수 있다. 이 때, 서로 인접한 개구부들(H) 사이의 간격에 대응하는 하부 패턴(112)의 선폭이 원하는 값보다 작은 경우, 서로 인접한 미세 패턴들(180)이 서로 접촉되는 브릿지(bridge) 불량이 발생할 수 있다. 따라서, 원하는 값의 균일한 선폭을 갖는 하부 패턴(112)을 형성할 필요가 있다. 본 발명의 실시예들에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어방법은 이러한 필요를 달성하기 위한 것이다.
이하, 본 발명의 실시예들에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법에 대해 설명한다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법은 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것(S100), 하부 패턴의 선폭 값을 획득하는 것(S110), 및 획득된 선폭 값을 이용하여 하부 패턴의 형성을 위한 제1 식각 공정의 공정 조건을 제어하는 것(S120)을 포함할 수 있다.
일 실시예에 따르면, 단계(S100)은 앞서 설명한 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 따를 수 있다. 즉, 복수의 개구부들(H)을 갖는 하부 패턴(112)은 하부막(110) 상에 복수의 개구부들(H)을 정의하기 위한 제1 마스크 패턴(122)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 이러한 하부 패턴(112)의 형성을 위해 복수의 패터닝 공정이 수행될 수 있다. 즉, 하부막(110) 상에 복수의 개구부들(H)을 정의하기 위한 제1 마스크 패턴(122)을 형성하고, 이를 식각 마스크로하여 하부막(110)을 식각하기 위해 적어도 두 번 이상의 패터닝 공정이 수행될 수 있다. 이러한 하부 패턴의 형성을 위한 복수의 박막 형성 공정, 포토 공정, 식각 공정은 도 1의 반도체 공정 장비들에 의해 수행될 수 있다.
이와 같이 형성된 하부 패턴(112)은, 앞서 설명한 바와 같이, 다양한 선폭들을 가질 수 있다. 일 예로, 하부 패턴(112)은 서로 인접한 제1 그룹의 개구부들(G1) 사이의 간격에 대응되는 제2 선폭(W2)을 가질 수 있다. 이러한 하부 패턴(112)의 선폭은 도 1에서 설명한 측정 장비(예를 들면, CD-SEM)에 의해 획득될 수 있다.
하부 패턴(112)의 선폭 중 제2 방향(D2)에 따른 선폭은 하드 마스크 패턴(142)의 선폭에 영향을 받을 수 있다. 상세하게, 제1 포토 공정 및 제1 식각 공정에 의해 형성된 하드 마스크 패턴(142)은 제1 마스크 패턴(122)의 형성을 위한 식각 마스크로 사용될 수 있다. 또한, 제1 마스크 패턴(122)은 하부 패턴(112)의 형성을 위한 식각 마스크로 사용될 수 있다. 따라서, 하드 마스크 패턴(142)의 선폭은 제1 마스크 패턴(122)의 선폭에 영향을 미칠 수 있고, 결과적으로 하드 마스크 패턴(142)의 선폭은 하부 패턴(112)의 선폭에 영향을 미칠 수 있다. 예를 들면, 돌출 부분들(144P)을 갖는 제1 라인 마스크 패턴(144)의 제1 폭(W1)은, 이에 상응하는 제1 마스크 패턴(122)의 선폭에 영향을 미침에 따라, 후속 공정에서 형성되는 하부 패턴(112)의 제2 선폭(W2)에 영향을 미칠 수 있다. 이에 따라, 하드 마스크 패턴(142)의 선폭과 하부 패턴(112)의 선폭은 일정한 상관 관계를 가질 수 있다. 일 예로, 제1 라인 마스크 패턴(144)의 제1 선폭(W1)과 하부 패턴(112)의 제2 선폭(W2)은 강한 양의 상관 관계를 가질 수 있다. 결론적으로, 하드 마스크 패턴(142)의 형성을 위한 제1 식각 공정의 공정 조건을 제어함으로써, 하부 패턴(112)의 제2 방향에 따른 선폭이 제어될 수 있다. 따라서, 원하는 하부 패턴(112)의 선폭(예를 들어, 제2 선폭(W2))을 균일하게 얻기 위해서는 제1 식각 공정의 공정 산포 관리가 필요하다. 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법은 이러한 필요를 다룬 것이다.
획득된 선폭 값을 이용하여 하부 패턴의 형성을 위한 제1 식각 공정의 공정 조건을 제어하는 것(S120)은 도 1의 APC 시스템(40)에 의해 수행될 수 있다. 상세하게, 단계(S110)에서 획득된 하부 패턴(112)의 선폭은 도 1의 APC 서버(50)로 송신될 수 있다. APC 서버(50)는 획득된 하부 패턴(112)의 선폭과 제1 식각 공정의 공정 조건 데이터를 비교하여, 미리 설계된 APC 로직에 의해 원하는 하부 패턴(112)의 선폭 값(일 예로, 원하는 제2 선폭(W2) 값)을 얻기 위한 최상의 공정 조건 데이터(즉, 공정 제어 데이터)를 산출할 수 있다. 일 예로, 공정 조건 데이터는 식각 시간, 에천트의 양 및 에천트의 종류 중 적어도 하나를 포함할 수 있다. 즉, 단계(S120)에서 제1 식각 공정 조건을 제어하는 것은 식각 시간, 에천트의 양 및 에천트의 종류 중 적어도 하나를 조절하는 것을 포함할 수 있다.
일 실시예에 따르면, 하드 마스크 패턴(142)의 형성을 위한 제1 식각 공정은 복수의 적층막들을 식각하기 위한 복수의 스텝들을 포함할 수 있다. 일 예로, 앞서 설명한 바와 같이, 제1 식각 공정은 제1 반사 방지막(155), 희생 마스크막(150) 및 하드 마스크막(140)을 식각하기 위한 제1 내지 제3 스텝들을 포함할 수 있다. 일 실시예에 있어서, 단계(120)의 제1 식각 공정의 공정 조건을 제어하는 것은 상술한 제1 식각 공정의 제1 스텝의 공정 조건을 제어하는 것을 포함할 수 있다. 이는 제1 식각 공정의 제1 스텝이 하드 마스크 패턴(142)의 선폭에 민감한 영향을 미칠 수 있기 때문이다.
일반적으로 식각 공정의 공정 조건은 당해 식각 공정 후 형성되는 결과물의 선폭 값을 이용하여 제어될 수 있다. 그러나, 본 발명의 일 실시예에 따르면, 제1 식각 공정의 공정 조건은, 제1 식각 공정 이후 수행되는 제2 식각 공정의 결과물인 하부 패턴(112)의 선폭 값을 이용하여 제어될 수 있다. 이에 따라, 제1 식각 공정과 제2 식각 공정 사이에 게재될 수 있는 다른 공정 변수를 모두 반영하여 제1 식각 공정의 조건을 제어함으로써, 보다 균일한 선폭을 갖는 하부 패턴(112)을 형성할 수 있다. 결과적으로, 본 발명의 개념에 따라 형성되는 반도체 소자의 미세 패턴의 불량이 감소될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법을 설명하기 위한 순서도이다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법은 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것(S100), 하부 패턴의 선폭 값을 획득하는 것(S110), 및 획득된 선폭 값을 이용하여 하부 패턴의 형성을 위한 제2 식각 공정의 제3 스텝의 공정 조건을 제어하는 것(S130)을 포함할 수 있다. 단계(S110)과 단계(S120)은 도 12에서 설명한 바와 동일하다.
본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 따르면, 2 식각 공정을 수행하는 것은, 제2 반사 방지막(170), 제2 마스크막(160), 식각 정지막(130), 제1 마스크막(120) 및 하부막(110) 각각을 식각하기 위한 제1 내지 제5 스텝들을 수행하는 것(S61~S65)을 포함할 수 있다. 제2 식각 공정의 제1 및 제2 스텝들에 의해 제1 라인 마스크 패턴들(144) 및 보조 마스크 패턴들(146)을 가로지르는 제2 라인 마스크 패턴들(162)이 형성될 수 있다. 즉, 제2 라인 마스크 패턴들(162)은 하드 마스크 패턴(142)과 중첩되는 부분을 포함할 수 있다. 한편, 제2 라인 마스크 패턴들(162)과 중첩되지 않는 하드 마스크 패턴(142)의 부분들은 제2 식각 공정의 제3 스텝이 수행되는 동안 식각 마스크로 이용될 수 있다.
하드 마스크 패턴(142)이 식각 정지막(130)에 대해 식각 선택성을 갖는 물질로 형성됨에도 불구하고, 제2 식각 공정의 제3 스텝이 수행되는 동안, 하드 마스크 패턴(142)이 일부 식각될 수 있다. 이 때, 하드 마스크 패턴(142)이 과식각 되면 제1 마스크 패턴(122)의 선폭에 영향을 미칠 수 있고, 결과적으로, 원하는 하부 패턴(112)의 선폭(예를 들면, 제2 선폭(W2))을 얻지 못할 수 있다. 한편, 하부 패턴(112)의 선폭이 원하는 값보다 큰 경우, 이전 공정 조건 하에서 식각되는 것보다 하드 마스크 패턴(142)이 더 식각되도록 제2 식각 공정의 제3 스텝의 공정 조건을 조절하여 원하는 하부 패턴(112)의 선폭(예를 들면, 제2 선폭(W2))을 얻을 수 있다. 결론적으로, 제2 식각 공정의 제3 스텝의 공정 조건, 즉, 식각 정지막(130)을 식각하기 위한 공정 조건을 제어함으로써, 원하는 하부 패턴(112)의 선폭을 균일하게 얻을 수 있다.
도 12에서 설명한 바와 마찬가지로, 제2 식각 공정의 제3 스텝이 공정 조건을 제어하는 것은 도 1의 APC 시스템(40)에 의해 수행될 수 있다. 제2 식각 공정의 제3 스텝이 제어하는 것은 식각 시간, 에천트의 양, 및 에천트의 종류 중 적어도 하나를 제어하는 것을 포함할 수 있다. 일 예로, 식각 정지막(130)이 ALD 공정에 의해 형성된 실리콘 산화물로 이루어진 경우, 제3 스텝의 식각 공정은 탄화 수소 계열의 폴리머 가스(polymer gas)를 사용 및 조절하여 제어될 수 있다.
도 14는 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법을 이용한 반도체 소자의 제조 방법을 설명하기 위한 평면도이다. 도 15a 및 도 15b는 각각 도 14의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 14, 도 15a 및 도 15b를 참조하면, 기판(100) 상에 활성 패턴들(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 활성 패턴들(AP)은, 일 단면의 관점에서, 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출된 형태일 수 있다. 트렌치들(101) 내에 소자 분리 패턴들(102)이 형성될 수 있다. 소자 분리 패턴들(102)을 형성하는 것은, 일 예로, 판(100) 상에 트렌치들(101)을 채우는 소자 분리막(미도시)을 형성하는 것, 및 기판(100)이 노출될 때까지 소자 분리막을 평탄화하는 것을 포함할 수 있다. 소자 분리 패턴들(102)의 각각의 상부가 식각되어, 활성 패턴들(AP)의 각각의 상부 영역이 노출될 수 있다. 소자 분리 패턴들(102)에 의해 노출된 활성 패턴들(AP)의 각각의 상부 영역은 활성 핀(AF)으로 정의될 수 있다.
기판(100) 상에 활성 패턴들(AP)을 가로지르는 게이트 구조체들(GS)이 형성될 수 있다. 게이트 구조체들(GS)의 각각은 기판(100) 상에 차례로 적층된 게이트 유전 패턴(104), 게이트 전극(106), 및 캐핑 패턴(108)을 포함할 수 있다. 게이트 구조체들(GS)을 형성하는 것은, 기판(100) 상에 차례로 적층된 게이트 유전막, 게이트 전극막, 및 캐핑막을 패터닝하는 것을 포함할 수 있다. 게이트 유전 패턴(104)은, 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 게이트 전극(106)은, 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 캐핑 패턴(108)은, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 게이트 구조체들(GS)의 각각의 양 측벽들 상에 게이트 스페이서들(미도시)이 형성될 수 있다. 게이트 구조체들(GS)의 각각의 아래에 배치되는 활성 핀들(AF)은 트랜지스터들의 채널 영역들(CH)일 수 있다.
게이트 구조체들(GS)의 각각의 양 측의 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은, 도 15b에 도시된 바와 같이, 활성 핀들(AF) 내에 한정될 수 있으나, 이와 달리 소자 분리 패턴들(102) 사이로 연장될 수 있다.
기판(100) 상에 게이트 구조체들(GS)을 덮는 층간 절연막(112a)이 형성될 수 있다. 일 예로, 층간 절연막(112a)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
게이트 구조체들(GS)의 각각의 양 측에 층간 절연막(112a)을 관통하여 소스/드레인 영역들(SD)에 연결되는 연결 도전 패턴들(180a)이 형성될 수 있다. 연결 도전 패턴들(TS) 중 일부는 소자 분리 패턴(102)을 사이에 두고 제2 방향(D2)으로 서로 이격된 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 이러한 연결 도전 패턴들(180a)은 게이트 구조체들(GS)의 상면들보다 높은 상면을 가지도록 형성될 수 있다.
일 실시예에 따르면, 연결 도전 패턴들(180a)은, 상술한 본 발명의 개념에 따른 반도체 소자의 미세 패턴 형성 방법에 의해 형성될 수 있다. 즉, 연결 도전 패턴들(180a)을 형성하는 것은, 게이트 구조체(GS) 양 측의 층간 절연막(112a)을 패터닝하여 소스/드레인 영역들(SD)을 노출하는 복수의 개구부들(Ha)을 형성하는 것, 층간 절연막(112a) 상에 복수의 개구부들(Ha)을 채우는 연결 도전막을 형성하는 것, 및 층간 절연막(112a)이 노출될 때까지 연결 도전막을 평탄화하는 것을 포함할 수 있다.
연결 도전 패턴들(180a)은 금속-실리사이드를 포함할 수 있다. 일 예로 연결 도전 패턴들(180a)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 연결 도전 패턴들(180a)은 금속층을 더 포함할 수 있다. 일 예로, 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 연결 도전 패턴들(180a)은 금속-실리사이드 층 및 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
연결 도전 패턴들(180a)을 형성하기 위한 식각 공정은 본 발명의 실시예들에 따른 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법에 의해 제어될 수 있다. 따라서, 인접한 연결 도전 패턴들(180a) 간에 접촉되어 발생하는 브릿지(bridge) 불량이 개선될 수 있다.
도시하지는 않았지만, 층간 절연막(112a) 상에 연결 도전 패턴들(180a)과 접촉되는 콘택들이 형성될 수 있다.
도 16은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 16을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(paSS transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 전송 트랜지스터들(TT1, TT2) 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(VSS)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 제 1 부하 트랜지스터(TL1)의 게이트 전극은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 제 2 부하 트랜지스터(TL2)의 게이트 전극은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 17은 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 17의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 18은 전자 시스템(도 17의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 17의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것;
    상기 하부 패턴의 선폭 값을 획득하는 것; 및
    상기 선폭 값을 이용하여 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것을 포함하고,
    상기 하부 패턴을 형성하는 것은:
    하부막 상에 제1 마스크막 및 하드 마스크막을 순차적으로 형성하는 것;
    상기 하드 마스크막을 패터닝하여 하드 마스크 패턴을 형성하는 것, 상기 하드 마스크 패턴은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 포함하고;
    상기 제1 라인 마스크 패턴들을 가로지르며 상기 제2 방향으로 연장되는 제2 라인 마스크 패턴들을 형성하는 것;
    상기 제1 및 제2 라인 마스크 패턴들을 식각 마스크로 하는 식각 공정으로 상기 제1 마스크막을 순차적으로 식각하여 제1 마스크 패턴을 형성하는 것; 및
    상기 제1 마스크 패턴을 식각 마스크로 하는 식각 공정으로 상기 하부막을 식각하는 것을 포함하고,
    상기 하드 마스크막을 패터닝하는 것은 제1 식각 공정을 수행하는 것을 포함하되, 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것은 상기 제1 식각 공정의 공정 조건을 제어하는 것을 포함하는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  2. 제 1 항에 있어서,
    상기 복수의 개구부들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고,
    상기 선폭 값은 상기 제2 방향으로 서로 인접한 상기 개구부들 사이의 간격에 대응되는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  3. 제 1 항에 있어서,
    상기 하드 마스크 패턴을 형성하는 것은:
    상기 하드 마스크막 상에 희생 마스크막 및 제1 반사 방지막을 순차적으로 형성하는 것; 및
    상기 제1 반사 방지막 상에 제1 포토레지스트 패턴들을 형성하는 것을 포함하고,
    상기 제1 포토레지스트 패턴들이 형성된 상기 기판 상에 상기 제1 식각 공정을 수행하여 상기 제1 반사 방지막, 상기 희생 마스크막 및 상기 하드 마스크막을 순차적으로 식각하는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  4. 제 3 항에 있어서,
    상기 제1 식각 공정은 상기 제1 반사 방지막을 식각하기 위한 제1 스텝, 상기 희생 마스크막을 식각하기 위한 제2 스텝, 및 상기 하드 마스크막을 식각하기 위한 제3 스텝을 포함하되,
    상기 제1 내지 제3 스텝들은 동일 챔버에서 연속적으로 수행되고,
    상기 제1 식각 공정의 공정 조건을 제어하는 것은 상기 제1 스텝의 공정 조건을 제어하는 것을 포함하는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  5. 제 1 항에 있어서,
    상기 제1 라인 마스크 패턴들 중 적어도 하나의 제1 라인 마스크 패턴은 돌출 부분들을 포함하는 양 측벽들을 갖고,
    상기 돌출 부분들 중 서로 인접한 돌출 부분들은 서로 반대 방향으로 돌출되고, 상기 제2 방향으로 서로 중첩되지 않는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  6. 제 5 항에 있어서,
    상기 하드 마스크 패턴은 상기 제1 방향으로 길쭉한 아일랜드 형태를 갖는 보조 마스크 패턴들을 더 포함하고,
    상기 보조 마스크 패턴들 각각은 상기 적어도 하나의 제1 라인 마스크 패턴의 상기 돌출 부분의 맞은편에 인접하게 배치되어, 상기 제2 방향을 따라 상기 돌출 부분과 정렬되는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  7. 제 6 항에 있어서,
    상기 제2 라인 마스크 패턴들은 상기 보조 마스크 패턴들 및 상기 돌출 부분들을 가로지르고,
    상기 제1 마스크 패턴의 형성을 위한 상기 식각 공정은 상기 보조 마스크 패턴들을 식각 마스크로 하는 것을 포함하는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  8. 기판 상에 복수의 개구부들을 갖는 하부 패턴을 형성하는 것;
    상기 하부 패턴의 선폭 값을 획득하는 것; 및
    상기 선폭 값을 이용하여 상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것을 포함하되,
    상기 하부 패턴을 형성하는 것은:
    하부막 상에 제1 마스크막 및 식각 정지막을 순차적으로 형성하는 것;
    상기 식각 정지막 상에 하드 마스크 패턴을 형성 하는 것, 상기 하드 마스크 패턴은, 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 라인 마스크 패턴들을 포함하고;
    상기 식각 정지막 상에 상기 하드 마스크 패턴을 덮는 제2 유기 마스크막을 형성하는 것;
    상기 제2 유기 마스크막 상에 제1 반사 방지막을 형성하는 것;
    상기 제1 반사 방지막 상에 제1 포토레지스트 패턴들을 형성하는 것, 상기 제1 포토레지스트 패턴들은, 평면적 관점에서, 상기 제1 라인 마스크 패턴들을 가로지르며 상기 제2 방향으로 연장되고; 및
    상기 제1 포토레지스트 패턴들이 형성된 상기 기판 상에 제1 식각 공정을 수행하여 상기 제1 반사 방지막, 상기 제2 유기 마스크막, 상기 식각 정지막, 상기 제1 마스크막 및 상기 하부막을 순차적으로 식각하는 것을 포함하되,
    상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것은 상기 식각 정지막을 식각하기 위한 상기 제1 식각 공정의 공정 조건을 제어하는 것을 포함하는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  9. 제 8 항에 있어서,
    상기 복수의 개구부들은 상기 제1 방향 및 상기 제2 방향을 따라 배열되고,
    상기 선폭 값은 상기 제2 방향으로 서로 인접한 상기 개구부들 사이의 간격에 대응되는 반도체 소자의 미세 패턴의 형성을 위한 식각 공정의 제어 방법.
  10. 제 8 항에 있어서,
    상기 제1 식각 공정은, 상기 제1 반사 방지막을 식각하기 위한 제1 스텝, 상기 제2 유기 마스크막을 식각하기 위한 제2 스텝, 상기 식각 정지막을 식각하기 위한 제3 스텝, 상기 제1 마스크막을 식각하기 위한 제4 스텝, 및 상기 하부막을 식각하기 위한 제5 스텝을 포함하되,
    상기 제1 내지 제5 스텝들은 동일 챔버에서 연속적으로 수행되고,
    상기 하부 패턴의 형성을 위한 식각 공정의 공정 조건을 제어하는 것은 상기 제1 식각 공정의 상기 제3 스텝의 공정 조건을 제어하는 것을 포함하는 반도체 소자의 미세 패턴 형성을 위한 식각 공정의 제어 방법.
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