CN113257784A - 半导体元件结构 - Google Patents

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Abstract

本公开提供一种半导体元件结构。该半导体元件结构具有一第一导电结构与一第二导电结构、一第一导电栓塞与一第二导电栓塞、一第一间隙子、一蚀刻终止层以及一第一层间介电层，该第一导电结构与该第二导电结构设置在一半导体基底上的不同垂直高度处，该第一导电栓塞与该第二导电栓塞对应设置在该第一导电结构与该第二导电结构上，该第一间隙子设置在该第一导电栓塞的一侧壁表面上，该蚀刻终止层设置在该半导体基底上，其中该蚀刻终止层邻接该第一间隙子，该第一层间介电层设置在该蚀刻终止层上，并紧邻该第一导电栓塞，其中该第一层间介电层与该第一间隙子以一气隙而相互间隔设置。

Description

半导体元件结构
本公开主张2020年2月11日申请的美国正式申请案第16/787,367号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种半导体元件结构。尤其涉及一种具有气隙的半导体元件结构，该气隙位于两个导电特征之间，并用于降低电容耦合。
背景技术
对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体装置的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体装置的小型化，实现不同功能的半导体装置的不同型态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造操作执行于不同型态的半导体装置的整合(integration)。
然而，半导体元件的制造与整合包含许多复杂步骤与操作。在半导体元件中的整合变得越加复杂。半导体元件的制造与整合的复杂度中的增加可造成多个缺陷，例如相邻导电零件之间的寄生电容耦合，其导致未预期的(unwanted)电阻-电容(resistive-capacitive，RC)延迟。据此，有持续改善半导体元件的制造流程的需要，以便对付多个缺陷。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的目的在于提供一种半导体元件结构，以解决上述至少一个问题。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电结构与一第二导电结构，设置在一半导体基底上的不同高度处；一第一导电栓塞与一第二导电栓塞，对应设置在该第一导电结构与该第二导电结构上；一第一间隙子，设置在该第一导电栓塞的一侧壁表面上；一蚀刻终止层，设置在该半导体基底上，其中该蚀刻终止层邻接该第一间隙子；以及一第一层间介电层，设置在该蚀刻终止层上，并紧邻该第一导电栓塞，其中该第一层间介电层与该第一间隙子以一气隙而相互间隔设置。
在本公开的一些实施例中，该半导体元件结构还包括一第二间隙子，设置在该蚀刻终止层上，其中该第二间隙子位于该第一间隙子与该第一层间介电层之间，而该气隙位于该第二间隙子上。
在本公开的一些实施例中，在垂直于该半导体基底的一上表面的一方向上，该第二间隙子并未与该第二导电结构重叠。
在本公开的一些实施例中，该半导体元件结构还包括一第二层间介电层，设置在该第一层间介电层上，其中该第二层间介电层、该第一层间介电层、该第二间隙子以及该第一间隙子包围该气隙。
在本公开的一些实施例中，该半导体元件结构还包括一第一导电接触点，设置在该第一导电栓塞上，其中该第二层间介电层围绕该第一导电接触点，而该第一导电接触点电性连接到该第一导电栓塞。
在本公开的一些实施例中，该蚀刻终止层的一下表面位于该第一导电结构的一上表面上的一垂直高度处。
在本公开的一些实施例中，该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，而该第一高度大于该第二高度。
在本公开的一些实施例中，该第一导电栓塞具有一第一上表面，该第二栓塞具有一第二上表面，而该第二上表面大致齐平于该第一上表面。
在本公开的一些实施例中，该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，该第二导电结构具有一第三高度，而该第一高度大致相同于该第二高度与该第三高度的总和。
在本公开的一些实施例中，该第一导电栓塞具有一下表面，大致齐平于该蚀刻终止层的一下表面，而该第二导电栓塞具有一下表面，大致低于该蚀刻终止层的该下表面。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电结构与一第二导电结构，设置在一半导体基底上的不同垂直高度处；一第一导电栓塞与一第二导电栓塞，对应地设置在该第一导电结构与该第二导电结构上；一第一间隙子与一第二间隙子，对应地设置在该第一导电栓塞的一侧壁表面上以及该第二导电栓塞的一侧壁表面上；一蚀刻终止层，设置在该导电结构上，其中该蚀刻终止层邻接该第一间隙子的一侧壁表面以及该第二间隙子的一侧壁表面；一第一层间介电层，设置在该蚀刻终止层上，并紧邻该第一间隙子与该第二间隙子，其中该第一层间介电层与该第一间隙子以一第一气隙而相互间隔设置，该第一层间介电层与该第二间隙子以一第二气隙而相互间隔设置；以及一第二层间介电层，设置在该第一层间介电层上，其中该第二层间介电层密封该第一气隙与该第二气隙。
在本公开的一些实施例中，该第二间隙子位于该第二气隙与该蚀刻终止层之间。
在本公开的一些实施例中，该第二间隙子的一材料不同于该第一间隙子的一材料与该第一层间介电层的一材料。
在本公开的一些实施例中，该第一间隙子与该蚀刻终止层由氮化硅所制。
在本公开的一些实施例中，该蚀刻终止层的一下表面位于该第一间隙子的一下表面上的一垂直高度处。
在本公开的一些实施例中，在垂直该半导体基底的一上表面的一方向上，该第一气隙并未与该第一导电结构重叠，该第二气隙并未与该第二导电结构重叠。
在本公开的一些实施例中，该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，而该第一高度大于该第二高度。
在本公开的一些实施例中，该第一导电栓塞具有一第一上表面，该第二导电栓塞具有一第二上表面，而该第二上表面大致齐平于该第一上表面。
在本公开的一些实施例中，该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，该第二导电结构具有一第三高度，而该第一高度大致相同于该第二高度与该第三高度的总和。
在本公开的一些实施例中，该第一导电栓塞具有一下表面，大致齐平于该蚀刻终止层的一下表面，而该第二导电栓塞具有一下表面，低于该蚀刻终止层的该下表面。
依据本公开一些实施例，提供一半导体元件结构的一些实施例。该半导体元件结构具有一导电栓塞、一第一间隙子以及一层间介电层，该导电栓塞位于一导电结构上，该第一间隙子位于该导电栓塞的一侧壁表面上，该层间介电层紧邻该导电栓塞。因为该第一间隙子与该层间介电层之间具有一气隙，所以可以降低该导电栓塞与其他邻近的导电元件之间的寄生电容。因此，可提升该半导体元件结构的操作速度，并可改善整体元件的效能。
上文已相当广泛地概述本公开的技术特征及优点，以使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离随附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考虑附图时，可得以更全面了解本发明的公开内容，附图中相同的元件符号指相同的元件。
图1为依据本公开一些实施例一种半导体元件结构的剖视示意图。
图2为依据本公开一些实施例一种半导体元件结构的制备方法的流程示意图。
图3为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
图4为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
图5为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
图6为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
图7为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
图8为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
图9为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
图10为依据本公开一些实施例制备一半导体元件结构的方法的一中间阶段的剖视示意图。
附图标记如下：
100:半导体元件结构
101:半导体基底
103:层间介电层
105:导电结构
107:层间介电层
109:导电结构
111:蚀刻终止层
113:层间介电层
120a:开孔
120b:开孔
123a:第一间隙子
123b:第一间隙子
125a:导电栓塞
125b:导电栓塞
127:图案化掩模
130a:开孔
130b:开孔
140a:气隙
140b:气隙
143a:能量可移除材料
143a’:第二间隙子
143a”:气隙
143b:能量可移除材料
143b’:第二间隙子
143b”:气隙
145:层间介电层
147a:导电接触点
147b:导电接触点
149a:内连接层
149b:内连接层
151a:导线结构
151b:导线结构
S1:上表面
S2:上表面
S3:上表面
S4:下表面
S5a:下表面
S5b:下表面
S6:上表面
S7a:上表面
S7b:上表面
S8a:上表面
S8b:上表面
S9a:上表面
S9b:上表面
SW1a:侧壁表面
SW1b:侧壁表面
SW2a:侧壁表面
SW2b:侧壁表面
10:制备方法
S11:步骤
S13:步骤
S15:步骤
S17:步骤
S19:步骤
S21:步骤
S23:步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
应当理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，多个仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于工艺条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、”下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1为依据本公开一些实施例一种半导体元件结构100的剖视示意图。如图1所示，依据一些实施例，半导体元件结构100具有一层间介电层103以及一导电结构105，而层间介电层103与导电结构105位于一半导体基底101上。尤其是，在一些实施例中，导电结构105埋入在层间介电层103中，或是层间介电层103围绕导电结构105。
再者，半导体元件结构100亦具有一层间介电层107以及一导电结构109，而层间介电层107以及导电结构109位于层间介电层103上。依据一些实施例，如图1所示，类似于导电结构105，导电结构109埋入层间介电层107中，或是层间介电层107围绕导电结构109，而在垂直于半导体基底101的上表面S1的一方向上，导电结构107与109并未重叠。
在一些实施例中，半导体元件结构100还包括一蚀刻终止层111以及一层间介电层113，蚀刻终止层111位于层间介电层107上，而层间介电层113则位于蚀刻终止层111上。此外，在一些实施例中，半导体元件结构100具有一导电栓塞(plug)125a与多个第一间隙子123a，并亦具有一导电栓塞125b与多个第一间隙子125b，而导电栓塞125a与多个第一间隙子123a穿经层间介电层113、蚀刻终止层111以及层间介电层107，导电栓塞125b与多个第一间隙子125b则穿经层间介电层113与蚀刻终止层111。
再者，导电栓塞125a与多个第一间隙子123a设置在导电结构105的上表面S2上，而多个第一间隙子123a设置在导电栓塞125a的侧壁表面SW1a上。类似地，导电栓塞125b与多个第一间隙子123b设置在导电结构109的上表面S3上，多个第一间隙子123b设置在导电栓塞125b的侧壁表面SW1b上。应当理解，导电结构109的上表面S3高于导电结构105的上表面S2。
仍请参考图1，半导体元件结构100具有多个第二间隙子143a’以及多个气隙143a”，第二间隙子143a’以及多个气隙143a”位于多个第一间隙子123a与层间介电层113之间，而多个气隙143a”位于多个第二间隙子143a’上。类似地，半导体元件结构100亦具有多个第二间隙子143b’以及多个气隙143b”，第二间隙子143b’以及多个气隙143b”位于多个第一间隙子123b与层间介电层113之间，其中多个气隙143b”位于多个第二间隙子143b’上。在一些实施例中，多个第二间隙子143a’位于多个第一间隙子123a的侧壁表面SW2a上，而蚀刻终止层111邻接(adjoins)多个第一间隙子123a的侧壁表面SW2a。类似地，依据一些实施例，多个第二间隙子143b’设置在多个第一间隙子123b的侧壁表面SW2b上，而蚀刻终止层111邻接多个第一间隙子123b的侧壁表面SW2b。
应当理解，在一些实施例中，在垂直于半导体基底101的上表面S1的方向上，多个气隙143a”并未与导电结构105重叠，且在垂直于半导体基底101的上表面S1的方向上，多个气隙143b”并未与导电结构109重叠。此外，依据一些实施例，在垂直于半导体基底101的上表面S1的方向上，多个第二间隙子143a’并未与导电结构105重叠，且在垂直于半导体基底101的上表面S1的方向上，多个第二间隙子143b’并未与导电结构109重叠。
再者，半导体元件结构100具有一层间介电层145，位于层间介电层113上。尤其是，层间介电层113与多个第一间隙子123a、123b并未被层间介电层145所覆盖，且多个气隙143a”与143b”并未被层间介电层145所密封。依据一些实施例，半导体元件结构100亦包括导线结构151a与151b，穿经层间介电层145。
如图1所示，导线结构151a具有一导电接触点147a以及一内连接层149a，内连接层149a位于导电接触点147a上，而导线结构151b具有一导电接触点147b以及一内连接层149b，内连接层149b位于导电接触点147b上。应当理解，导线结构151a经由导电栓塞125a而电性连接到导电结构105，导线结构151b则经由导电栓塞125b而电性连接到导电结构109。
再者，依据一些实施例，蚀刻终止层111的下表面S4高于导电结构105的上表面S2以及多个第一间隙子123a的下表面S5a。此外，依据一些实施例，蚀刻终止层111的下表面S4齐平于导电结构105的上表面S3与多个第一间隙子123b的下表面S5b。在一些实施例中，半导体元件结构100具有一或多个场效晶体管(field-effect transistors，FET)。
如图1所示，导电栓塞125a具有一第一高度，导电栓塞125b具有一第二高度，导电结构109具有一第三高度；该第一高度大于该第二高度，该第一高度大致相同于该第二高度与该第三高度的总和。
图2为依据本公开一些实施例一种半导体元件结构100的制备方法10的流程示意图，而制备方法10具有步骤S11、S13、S15、S17、S19、S21以及S23。图2中的步骤S11到S23结合下列附图进行详细说明。
图3到图10为依据本公开一些实施例制备一半导体元件结构100的方法的各中间阶段的剖视示意图。
如图3所示，提供一半导体基底101。半导体基底101可为一半导体晶片，例如硅晶片。另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)以及锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，覆盖一块状(bulk)半导体。在一些实施例中，半导体基底101为一绝缘体上半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位于基底上，半导体层位于埋入氧化物层上，而绝缘体上半导体基底例如一绝缘体上硅(silicon-on-insulator，SOI)基底、一绝缘体上硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上锗(germanium-on-insulator，GOI)基底。绝缘体上半导体基底可使用氧离子注入分离(separation by implanted oxygen，SIMOX)、晶片接合(wafer bonding)及/或其他适合的方法制造。
仍请参考图3，依据一些实施例，层间介电层103设置在半导体基底101上，且导电结构105形成在层间介电层103中。
在一些实施例中，层间介电层103由下列材料所制：氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicateglass，BPSG)、低介电常数(low-k)介电材料及/或其他适合的介电材料。低介电常数的介电材料的例子包括掺氟硅玻璃(fluorinated silica glass，FSG)、掺碳氧化硅(carbondoped silicon oxide)、氟化非晶碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes，BCB)以及聚酰亚胺(polyimide)，但并不以此为限。此外，层间介电层103可通过下列工艺所形成：化学气相沉积(chemicalvapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、旋转涂布(spin coating)工艺或其他可应用的工艺。
再者，在一些实施例中，导电结构105由下列材料所制：铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金或其组合。或者是，可使用其他可应用的导电材料。
在一些实施例中，在形成层间介电层103之后，移除层间介电层103的一部分，以形成一开孔(图未示)，开孔暴露半导体基底101的上表面S1。层间介电层103的该部分通过一蚀刻工艺而移除，例如一干蚀刻工艺或一湿蚀刻工艺。接着，一导电材料(图未示)沉积在开孔中，并位于层间介电层103上。沉积工艺可为CVD、PVD、ALD、有机金属化学气相沉积法(metal organic CVD，MOCVD)、喷溅(sputtering)、镀覆(plating)或其他可应用的工艺。在沉积工艺之后，可执行一平坦化工艺在导电材料上，直到层间介电层103暴露为止。在一些实施例中，平坦化工艺为化学机械研磨(chemical mechanical polishing，CMP)工艺。
接着，依据一些实施例，如图4所示，层间介电层107设置在层间介电层103与导电结构105上，而导电结构109形成在层间介电层107中。其个别步骤示出在如图2所示的制备方法10中的步骤S11。
使用于形成层间介电层107与导电结构109的一些工艺与材料，类似于或相同于使用于形成层间介电层103与导电结构105的工艺与材料，因此其描述则不在文中重复。应当理解，在一些实施例中，在垂直于半导体基底101的上表面S1的方向上，导电结构109并未与导电结构105重叠。再者，在一些实施例中，导电结构109的上表面S3高于导电结构105的上表面S2。
接着，依据一些实施例，如图5所示，蚀刻终止层111设置在层间介电层107与导电结构109上，且层间介电层113设置在蚀刻终止层111上。其个别步骤示出在如图2所示的制备方法10中的步骤S13。
在一些实施例中，蚀刻终止层111由氮化硅所制。在一些其他实施例中，蚀刻终止层111由氧化硅、氮氧化硅或其他可应用的材料所制。蚀刻终止层111可通过等离子体加强化学气相沉积(plasma-enhanced CVD)、低压化学气相沉积(low-pressure CVD)、ALD或其他可应用的工艺所形成。此外，使用于形成层间介电层113的一些工艺与材料，类似于或相同于使用于形成层间介电层103的工艺与材料，因此其描述则不在文中重复。
依据一些实施例，如图6所示，在形成层间介电层113之后，部分移除层间介电层113、蚀刻终止层111以及层间介电层107，以形成开孔120a与120b。在一些实施例中，导电结构105的上表面S2通过开孔120a而暴露，而导电结构109的上表面S3则通过开孔120b而暴露。
再者，开孔120a与120b可通过一单一蚀刻工艺或多个蚀刻工艺所形成(也就是开孔120a与120b可同时或个别形成)。蚀刻工艺可包括一干蚀刻工艺、一湿蚀刻工艺或其组合。应当理解，由于导电结构109的上表面S3高于导电结构105的上表面S2，因此开孔120a的深度大于开孔120b的深度。
接着，依据一些实施例，如图6及图7所示，多个第一间隙子123a以及一导电栓塞125a形成在开孔120a中，且多个第一间隙子123b以及一导电栓塞125b形成在开孔120b中。其个别步骤示出在如图2所示的制备方法10中的步骤S15。在一些实施例中，导电栓塞125a通过多个第一间隙子123a而与层间介电层113、蚀刻终止层111以及层间介电层107相互间隔设置，而导电栓塞125b则通过多个第一间隙子123b而与层间介电层113以及蚀刻终止层111相互间隔设置。
在一些实施例中，第一间隙子123a与123b由氮化硅所制。在一些实施例中，第一间隙子123a与123b由氧化硅、氮氧化硅或其他可应用的材料所制。在一些实施例中，第一间隙子123a与123b以及蚀刻终止层111由相同材料所制，其不同于层间介电层113的材料。此外，依据一些实施例，第一间隙子123a与123b通过一沉积工艺以及接下来的一平坦化工艺所形成。沉积工艺可为CVD、PVD、ALD、旋转涂布或其他可应用的工艺，而平坦化工艺可为CMP。
再者，导电栓塞125a与125b由下列材料所制：铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金或其组合。或者是，可使用其他可应用的导电材料。
在一些实施例中，在第一间隙子123a与123b形成以便沿开孔120a与120b排列之后，开孔120a与120b的余留部分则被导电栓塞125a与125b所充填，其中导电栓塞125a与125b通过一沉积工艺以及接下来的一平坦化工艺所形成。沉积工艺可为CVD、PVD、ALD、MOCVD、喷溅、镀覆或其他可应用的工艺，而平坦化工艺可为CMP。在一些实施例中，在多个材料沉积之后，通过一单一平坦化工艺而获得第一间隙子123a、123b以及导电栓塞125a、125b。
依据一些实施例，如图8所示，在导电栓塞125a与125b形成之后，一图案化掩模127沉积在层间介电层113上，而层间介电层113通过使用图案化掩模127当作一掩模以进行图案化，以使气隙140a与140b形成在邻近第一间隙子123a与123b处。其个别步骤示出在如图2所示的制备方法10中的步骤S17。
更特别地是，图案化掩模127具有开孔130a与130b。依据一些实施例，导电栓塞125a、第一间隙子123a以及层间介电层113邻近第一间隙子123a的部分通过开孔130a而暴露，而导电栓塞125b、第一间隙子123b以及层间介电层113邻近第一间隙子123b的部分通过开孔130b而暴露。
在一些实施例中，图案化掩模127为一图案化光刻胶层。再者，在一些实施例中，图案化掩模127通过一沉积工艺以及一图案化工艺所形成。用于形成图案化掩模127的沉积工艺可为CVD、高密度等离子体CVD(high-density plasma CVD，HDPCVD)、旋转涂布、喷溅或其他适合的工艺。用于形成图案化掩模127的图案化工艺可包括一光刻工艺(photolithography process)以及一蚀刻工艺。光刻工艺可包括光刻胶涂布(也就是旋转涂布)、软烘烤(soft baking)、掩模对准、曝光、曝光后烘烤(post exposure baking)、光刻胶显影、洗濯(rinsing)与干燥(drying)(例如硬烘烤(hard baking))。蚀刻工艺可包括一干蚀刻工艺或一湿蚀刻工艺。
依据一些实施例，在图案化掩模127形成之后，通过一干蚀刻工艺以移除层间介电层113邻近第一间隙子123a与123b的多个部分。在一些实施例中，层间介电层113相对于第一间隙子123a、123b的蚀刻选择性(etching selectivity)以及层间介电层113相对于导电栓塞125a、125b的蚀刻选择性是相对高的。因此，层间介电层113的多个部分通过蚀刻工艺而移除的同时，可大致地余留下第一间隙子123a、123b与导电栓塞125a、125b，以便形成气隙140a与140b。
在一些实施例中，气隙140a形成在第一间隙子123a与层间介电层113的余留部分之间，而气隙140b则形成在第一间隙子123b与层间介电层113的余留部分之间。接着，移除图案化掩模127。再者，在一些实施例中，蚀刻终止层111与第一间隙子123a、123b由相同材料所制。因此，一旦蚀刻终止层111的上表面S6暴露在气隙140a、140b中时，则可停止用于形成气隙140a、140b的蚀刻工艺。
接着，依据一些实施例，如图8及图9所示，一能量可移除材料143a与143b沉积进入在气隙140a与140b中。其个别步骤示出在如图2所示的制备方法10中的步骤S19。
应当理解，在一些实施例中，能量可移除材料143a与143b包含一热可分解(thermally decomposable)材料。在一些其他实施例中，能量可移除材料143a与143b包含一光(photonic)可分解材料、一电子束(e-beam)可分解材料或其他可应用的能量可分解材料。尤其是，在一些实施例中，能量可移除材料143a与143b包括一基础材料(basematerial)以及一可分解成孔剂(porogen)材料，其通过曝光在一能量源(也就是热源)以大致被移除。
在一些实施例中，基础材料包含氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、甲基硅酸盐(methylsilsesquioxane，MSQ)、多孔聚芳醚(porous polyarylether，PAE)、多孔SiLK(porous SiLK)或多孔氧化硅(porous SiO2)，而可分解成孔剂材料包含一成孔剂有机化合物(porogen organic compound)，其可提供孔隙率给原本被在接下来的工艺的能量可移除材料143a与143b(也就是气隙140a与140b)所占用的空间。
在一些实施例中，依据一些实施例，能量可移除材料143a与143b通过一沉积工艺以及接下来的一平坦化工艺所形成。沉积工艺可为CVD、PVD、ALD、旋转涂布或其他可应用的工艺，而平坦化工艺可为CMP。在一些实施例中，在平坦化工艺之后，能量可移除材料143a的上表面S7a与第一间隙子123a的上表面S8a为共面，而能量可移除材料143b的上表面S7b与第一间隙子123b的上表面S8b为齐平(或共面)。
接着，依据一些实施例，如图10所示，形成层间介电层145以便覆盖层间介电层113、能量可移除材料143a与143b、第一间隙子123a与123b以及导电栓塞125a与125b，并形成导线结构151a与151b以便穿经层间介电层145。其个别步骤示出在如图2所示的制备方法10中的步骤S21。
在一些实施例中，导线结构151a具有导电接触点147a以及内连接层149a，而导线结构151b具有导电接触点147b以及内连接层149b。应当理解，内连接层149a与149b经配置以电性连接导电接触点147a与147b到一上层布线结构(overlying wiring structure)。
使用于形成层间介电层145以及导线结构151a与151b的一些工艺与材料，类似于或相同于使用于形成层间介电层103以及导电结构105的工艺与材料，因此文中不再重复其详细描述。应当理解，导线结构151a与151b可通过一双镶嵌(dual damascene)工艺所形成。在一些实施例中，导电接触点147a与147b直接接触第一间隙子123a与123b。然而，依据一些实施例，导电接触点147a与147b与能量可移除材料143a与143b相互间隔设置。
依据一些实施例，如图1所示，执行一热处理以将能量可移除材料143a与143b转换成第二间隙子143a’与143b’。其个别步骤示出在如图2所示的制备方法10中的步骤S23。
更特别地是，在一些实施例中，热处理工艺用于移除能量可移除材料143a与143b的可分解成孔剂材料，以产生多个孔洞(pores)，而能量可移除材料143a与143b的基础材料堆积在由于重力而被能量可移除材料143a与143b所原来占用的空间的下部分处。依据一些实施例，在移除可分解成孔剂材料之后，多个孔洞充填有空气，以便在能量可移除材料143a与143b的余留部分(也就是第二间隙子143a’与143b’)上获得气隙143a”与143b”。
换言之，热处理工艺的结构，将能量可移除材料143a与143b转换成第二间隙子143a’与143b’，其比能量可移除材料143a与143b更密集。在一些实施例中，相比较于图9的结构，能量可移除材料143a的上表面S7a高于第二间隙子143a’的上表面S9a(也就是气隙143a”与第二间隙子143a’之间的界面)，而能量可移除材料143b的上表面S7b高于第二间隙子143b’的上表面S9b(也就是气隙143b”与第二间隙子143b’之间的界面)。
在一些其他的实施例中，热处理工艺可由一光处理工艺、一电子束处理工艺、其组合或是其他可应用的能量处理工艺所取代。举例来说，一紫外光(ultraviolet(UV)light)或激光可用来移除能量可移除材料143a与143b的可分解成孔剂材料，以便获得气隙143a”、143b”以及第二间隙子143a’、143b’。
在气隙143a”与143b”形成在第一间隙子123a、123b与层间介电层113之间之后，即获得半导体元件结构100。在本实施例中，半导体元件结构100包或一或多个场效晶体管(FET)，其中多个场效晶体管通过位于办挑元件结构100上的一内连接结构(包括导线结构151a与151b)而电性连接。
提供一半导体元件结构100及其制备方法的一些实施例。该半导体元件结构100具有导电栓塞125a与125b、第一间隙子123a与123b以及层间介电层113，导电栓塞125a与125b位于导电结构105与109上，第一间隙子123a与123b位于导电栓塞125a与125b的侧壁表面SW1a与SW1b上，层间介电层113紧邻导电栓塞125a与125b。因为第一间隙子123a、123b与层间介电层113之间具有气隙143a”与143b”，所以可以降低导电栓塞125a、125b与其他邻近的导电元件之间的寄生电容(parasitic capacitance)，由此避免或降低非预期的电阻-电容(resistive-capacitive，RC)延迟。因此，可提升该半导体元件结构的操作速度，并可改善整体元件的效能。
本公开的一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电结构与一第二导电结构，设置在一半导体基底上的不同高度处；一第一导电栓塞与一第二导电栓塞，对应设置在该第一导电结构与该第二导电结构上；一第一间隙子，设置在该第一导电栓塞的一侧壁表面上；一蚀刻终止层，设置在该半导体基底上，其中该蚀刻终止层邻接该第一间隙子；以及一第一层间介电层，设置在该蚀刻终止层上，并紧邻该第一导电栓塞，其中该第一层间介电层与该第一间隙子以一气隙而相互间隔设置。
本公开的另一实施例提供一种半导体元件结构。该半导体元件结构包括一第一导电结构与一第二导电结构，设置在一半导体基底上的不同垂直高度处；一第一导电栓塞与一第二导电栓塞，对应地设置在该第一导电结构与该第二导电结构上；一第一间隙子与一第二间隙子，对应地设置在该第一导电栓塞的一侧壁表面上以及该第二导电栓塞的一侧壁表面上；一蚀刻终止层，设置在该导电结构上，其中该蚀刻终止层邻接该第一间隙子的一侧壁表面以及该第二间隙子的一侧壁表面；一第一层间介电层，设置在该蚀刻终止层上，并紧邻该第一间隙子与该第二间隙子，其中该第一层间介电层与该第一间隙子以一第一气隙而相互间隔设置，该第一层间介电层与该第二间隙子以一第二气隙而相互间隔设置；以及一第二层间介电层，设置在该第一层间介电层上，其中该第二层间介电层密封该第一气隙与该第二气隙。
本公开一些实施例提供一半导体元件结构。该半导体元件结构具有一导电栓塞、一第一间隙子以及一层间介电层，该导电栓塞位于一导电结构上，该第一间隙子位于该导电栓塞的一侧壁表面上，该层间介电层紧邻该导电栓塞。因为该第一间隙子与该层间介电层之间具有一气隙，所以可以降低该导电栓塞与其他邻近的导电元件之间的寄生电容。因此，可提升该半导体元件结构的操作速度，并可改善整体元件的效能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本发明的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，此等工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本发明的权利要求内。

Claims (20)

1.一种半导体元件结构，包括：
一第一导电结构与一第二导电结构，设置在一半导体基底上的不同高度处；
一第一导电栓塞与一第二导电栓塞，对应设置在该第一导电结构与该第二导电结构上；
一第一间隙子，设置在该第一导电栓塞的一侧壁表面上；
一蚀刻终止层，设置在该半导体基底上，其中该蚀刻终止层邻接该第一间隙子；以及
一第一层间介电层，设置在该蚀刻终止层上，并紧邻该第一导电栓塞，其中该第一层间介电层与该第一间隙子以一气隙而相互间隔设置。
2.如权利要求1所述的半导体元件结构，还包括一第二间隙子，设置在该蚀刻终止层上，其中该第二间隙子位于该第一间隙子与该第一层间介电层之间，而该气隙位于该第二间隙子上。
3.如权利要求2所述的半导体元件结构，其中在垂直于该半导体基底的一上表面的一方向上，该第二间隙子并未与该第二导电结构重叠。
4.如权利要求2所述的半导体元件结构，还包括一第二层间介电层，设置在该第一层间介电层上，其中该第二层间介电层、该第一层间介电层、该第二间隙子以及该第一间隙子包围该气隙。
5.如权利要求4所述的半导体元件结构，还包括一第一导电接触点，设置在该第一导电栓塞上，其中该第二层间介电层围绕该第一导电接触点，而该第一导电接触点电性连接到该第一导电栓塞。
6.如权利要求1所述的半导体元件结构，其中该蚀刻终止层的一下表面位于该第一导电结构的一上表面上的一垂直高度处。
7.如权利要求1所述的半导体元件结构，其中该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，而该第一高度大于该第二高度。
8.如权利要求1所述的半导体元件结构，其中该第一导电栓塞具有一第一上表面，该第二导电栓塞具有一第二上表面，而该第二上表面齐平于该第一上表面。
9.如权利要求1所述的半导体元件结构，其中该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，该第二导电结构具有一第三高度，而该第一高度相同于该第二高度与该第三高度的总和。
10.如权利要求1所述的半导体元件结构，其中该第一导电栓塞具有一下表面，齐平于该蚀刻终止层的一下表面，而该第二导电栓塞具有一下表面，低于该蚀刻终止层的该下表面。
11.一种半导体元件结构，包括：
一第一导电结构与一第二导电结构，设置在一半导体基底上的不同垂直高度处；
一第一导电栓塞与一第二导电栓塞，对应地设置在该第一导电结构与该第二导电结构上；
一第一间隙子与一第二间隙子，对应地设置在该第一导电栓塞的一侧壁表面上以及该第二导电栓塞的一侧壁表面上；
一蚀刻终止层，设置在该导电结构上，其中该蚀刻终止层邻接该第一间隙子的一侧壁表面以及该第二间隙子的一侧壁表面；
一第一层间介电层，设置在该蚀刻终止层上，并紧邻该第一间隙子与该第二间隙子，其中该第一层间介电层与该第一间隙子以一第一气隙而相互间隔设置，该第一层间介电层与该第二间隙子以一第二气隙而相互间隔设置；以及
一第二层间介电层，设置在该第一层间介电层上，其中该第二层间介电层密封该第一气隙与该第二气隙。
12.如权利要求11所述的半导体元件结构，其中该第二间隙子位于该第二气隙与该蚀刻终止层之间。
13.如权利要求12所述的半导体元件结构，其中该第二间隙子的一材料不同于该第一间隙子的一材料与该第一层间介电层的一材料。
14.如权利要求11所述的半导体元件结构，其中该第一间隙子与该蚀刻终止层由氮化硅所制。
15.如权利要求11所述的半导体元件结构，其中该蚀刻终止层的一下表面位于该第一间隙子的一下表面上的一垂直高度处。
16.如权利要求11所述的半导体元件结构，其中在垂直该半导体基底的一上表面的一方向上，该第一气隙并未与该第一导电结构重叠，该第二气隙并未与该第二导电结构重叠。
17.如权利要求11所述的半导体元件结构，其中该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，而该第一高度大于该第二高度。
18.如权利要求11所述的半导体元件结构，其中该第一导电栓塞具有一第一上表面，该第二导电栓塞具有一第二上表面，而该第二上表面齐平于该第一上表面。
19.如权利要求11所述的半导体元件结构，其中该第一导电栓塞具有一第一高度，该第二导电栓塞具有一第二高度，该第二导电结构具有一第三高度，而该第一高度相同于该第二高度与该第三高度的总和。
20.如权利要求11所述的半导体元件结构，其中该第一导电栓塞具有一下表面，齐平于该蚀刻终止层的一下表面，而该第二导电栓塞具有一下表面，低于该蚀刻终止层的该下表面。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425500A (zh) * 2007-11-01 2009-05-06 台湾积体电路制造股份有限公司 集成电路结构
US20120037962A1 (en) * 2010-08-11 2012-02-16 International Business Machines Corporation Semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device and a method of forming the semiconductor structure using a self-assembly approach
US8624399B2 (en) * 2009-04-24 2014-01-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
CN104037121A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 通过镶嵌工艺形成气隙
US10204826B1 (en) * 2018-01-18 2019-02-12 United Microelectronics Corp. Method for removing damaged layer embedded in a dielectric layer
CN109585373A (zh) * 2017-09-28 2019-04-05 台湾积体电路制造股份有限公司 具有可控气隙的finfet结构
US20200006329A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829268B2 (en) * 2007-10-17 2010-11-09 Tokyo Electron Limited Method for air gap formation using UV-decomposable materials
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US9548333B2 (en) * 2014-09-25 2017-01-17 Qualcomm Incorporated MRAM integration with low-K inter-metal dielectric for reduced parasitic capacitance
US12087629B2 (en) * 2015-05-18 2024-09-10 Adeia Semiconductor Technologies Llc Through-dielectric-vias (TDVs) for 3D integrated circuits in silicon
US11594485B2 (en) * 2019-06-04 2023-02-28 Intel Corporation Local interconnect with air gap

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425500A (zh) * 2007-11-01 2009-05-06 台湾积体电路制造股份有限公司 集成电路结构
US8624399B2 (en) * 2009-04-24 2014-01-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US20120037962A1 (en) * 2010-08-11 2012-02-16 International Business Machines Corporation Semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device and a method of forming the semiconductor structure using a self-assembly approach
CN104037121A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 通过镶嵌工艺形成气隙
CN109585373A (zh) * 2017-09-28 2019-04-05 台湾积体电路制造股份有限公司 具有可控气隙的finfet结构
US10204826B1 (en) * 2018-01-18 2019-02-12 United Microelectronics Corp. Method for removing damaged layer embedded in a dielectric layer
US20200006329A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors

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