TW202131453A - 具有降低電容耦合之氣隙的半導體元件結構 - Google Patents

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Abstract

本揭露提供一種具有降低電容耦合之氣隙的半導體元件結構及其製備方法。該半導體元件結構具有一第一導電結構與一第二導電結構、一第一導電栓塞與一第二導電栓塞、一第一間隙子、一蝕刻終止層以及一第一層間介電層，該第一導電結構與該第二導電結構設置在一半導體基底上的不同垂直高度處，該第一導電栓塞與該第二導電栓塞對應設置在該第一導電結構與該第二導電結構上，該第一間隙子設置在該第一導電栓塞的一側壁表面上，該蝕刻終止層設置在該半導體基底上，其中該蝕刻終止層鄰接該第一間隙子，該第一層間介電層設置在該蝕刻終止層上，並緊鄰該第一導電栓塞，其中該第一層間介電層與該第一間隙子以一氣隙而相互間隔設置。

Description

具有降低電容耦合之氣隙的半導體元件結構
本申請案主張2020年2月11日申請之美國正式申請案第16/787,367號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件結構。特別是有關於一種具有氣隙的半導體元件結構，該氣隙位於二導電特徵之間，並用於降低電容耦合。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體裝置的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體裝置的小型化，實現不同功能的半導體裝置之不同型態與尺寸規模，係整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造操作執行於不同型態之半導體裝置的整合(integration)。
然而，半導體元件的製造與整合包含許多複雜步驟與操作。在半導體元件中的整合係變得越加複雜。半導體元件之製造與整合的複雜度中的增加可造成多個缺陷，例如相鄰導電零件之間的寄生電容耦合，其係導致未預期的(unwanted)電阻-電容(resistive-capacitive，RC)延遲。據此，有持續改善半導體元件之製造流程的需要，以便對付該等缺陷。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構與一第二導電結構，設置在一半導體基底上的不同高度處；一第一導電栓塞與一第二導電栓塞，對應設置在該第一導電結構與該第二導電結構上；一第一間隙子，設置在該第一導電栓塞的一側壁表面上；一蝕刻終止層，設置在該半導體基底上，其中該蝕刻終止層鄰接該第一間隙子；以及一第一層間介電層，設置在該蝕刻終止層上，並緊鄰該第一導電栓塞，其中該第一層間介電層與該第一間隙子以一氣隙而相互間隔設置。
在本揭露的一些實施例中，該半導體元件結構還包括一第二間隙子，設置在該蝕刻終止層上，其中該第二間隙子位在該第一間隙子與該第一層間介電層之間，而該氣隙位在該第二間隙子上。
在本揭露的一些實施例中，在垂直於該半導體基底之一上表面的一方向上，該第二間隙子並未與該第二導電結構重疊。
在本揭露的一些實施例中，該半導體元件結構還包括一第二層間介電層，設置在該第一層間介電層上，其中該第二層間介電層、該第一層間介電層、該第二間隙子以及該第一間隙子係包圍該氣隙。
在本揭露的一些實施例中，該半導體元件結構還包括一第一導電接觸點，設置在該第一導電栓塞上，其中該第二層間介電層圍繞該第一導電接觸點，而該第一導電接觸點電性連接到該第一導電栓塞。
在本揭露的一些實施例中，該蝕刻終止層的一下表面位在該第一導電結構之一上表面上的一垂直高度處。
在本揭露的一些實施例中，該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，而該第一高度大於該第二高度。
在本揭露的一些實施例中，該第一導電栓塞具有一第一上表面，該第二栓塞具有一第二上表面，而該第二上表面大致齊平於該第一上表面。
在本揭露的一些實施例中，該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，該第二導電結構具有一第三高度，而該第一高度大致相同於該第二高度與該第三高度的總和。
在本揭露的一些實施例中，該第一導電栓塞具有一下表面，大致齊平於該蝕刻終止層的一下表面，而該第二導電栓塞具有一下表面，大致低於該蝕刻終止層的該下表面。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構與一第二導電結構，設置在一半導體基底上的不同垂直高度處；一第一導電栓塞與一第二導電栓塞，對應地設置在該第一導電結構與該第二導電結構上；一第一間隙子與一第二間隙子，對應地設置在該第一導電栓塞的一側壁表面上以及該第二導電栓塞的一側壁表面上；一蝕刻終止層，設置在該導電結構上，其中該蝕刻終止層鄰接該第一間隙子的一側壁表面以及該第二間隙子的一側壁表面；一第一層間介電層，設置在該蝕刻終止層上，並緊鄰該第一間隙子與該第二間隙子，其中該第一層間介電層與該第一間隙子以一第一氣隙而相互間隔設置，該第一層間介電層與該第二間隙子以一第二氣隙而相互間隔設置；以及一第二層間介電層，設置在該第一層間介電層上，其中該第二層間介電層係密封該第一氣隙與該第二氣隙。
在本揭露的一些實施例中，該第二間隙子位在該第二氣隙與該蝕刻終止層之間。
在本揭露的一些實施例中，該第二間隙子的一材料係不同於該第一間隙子的一材料與該第一層間介電層的一材料。
在本揭露的一些實施例中，該第一間隙子與該蝕刻終止層係由氮化矽所製。
在本揭露的一些實施例中，該蝕刻終止層的一下表面位在該第一間隙子之一下表面上的一垂直高度處。
在本揭露的一些實施例中，在垂直該半導體基底之一上表面的一方向上，該第一氣隙並未與該第一導電結構重疊，該第二氣隙並未與該第二導電結構重疊。
在本揭露的一些實施例中，該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，而該第一高度大於該第二高度。
在本揭露的一些實施例中，該第一導電栓塞具有一第一上表面，該第二導電栓塞具有一第二上表面，而該第二上表面大致齊平於該第一上表面。
在本揭露的一些實施例中，該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，該第二導電結構具有一第三高度，而該第一高度大致相同於該第二高度與該第三高度的總和。
在本揭露的一些實施例中，該第一導電栓塞具有一下表面，係大致齊平於該蝕刻終止層的一下表面，而該第二導電栓塞具有一下表面，係低於該蝕刻終止層的該下表面。
依據本揭露一些實施例，係提供一半導體元件結構的一些實施例。該半導體元件結構具有一導電栓塞、一第一間隙子以及一層間介電層，該導電栓塞位在一導電結構上，該第一間隙子位在該導電栓塞的一側壁表面上，該層間介電層緊鄰該導電栓塞。因為該第一間隙子與該層間介電層之間具有一氣隙，所以可以降低該導電栓塞與其他鄰近的導電元件之間的寄生電容(parasitic capacitance)。因此，可提升該半導體元件結構的操作速度，並可改善整體元件的效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
應當理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1為依據本揭露一些實施例一種半導體元件結構100的剖視示意圖。如圖1所示，依據一些實施例，半導體元件結構100具有一層間介電層103以及一導電結構105，而層間介電層103與導電結構105位在一半導體基底101上。尤其是，在一些實施例中，導電結構105係埋入在層間介電層103中，或是層間介電層103圍繞導電結構105。
再者，半導體元件結構100亦具有一層間介電層107以及一導電結構109，而層間介電層107以及導電結構109係位在層間介電層103上。依據一些實施例，如圖1所示，類似於導電結構105，導電結構109係埋入層間介電層107中，或是層間介電層107圍繞導電結構109，而在垂直於半導體基底101的上表面S1的一方向上，導電結構107與109並未重疊。
在一些實施例中，半導體元件結構100還包括一蝕刻終止層111以及一層間介電層113，蝕刻終止層111係位在層間介電層107上，而層間介電層113則位在蝕刻終止層111上。此外，在一些實施例中，半導體元件結構100具有一導電栓塞(plug)125a與多個第一間隙子123a，並亦具有一導電栓塞125b與多個第一間隙子125b，而導電栓塞125a與多個第一間隙子123a係穿經層間介電層113、蝕刻終止層111以及層間介電層107，導電栓塞125b與多個第一間隙子125b則穿經層間介電層113與蝕刻終止層111。
再者，導電栓塞125a與該等第一間隙子123a設置在導電結構105之上表面S2上，而該等第一間隙子123a設置在導電栓塞125a之側壁表面SW1a上。類似地，導電栓塞125b與該等第一間隙子123b設置在導電結構109的上表面S3上，該等第一間隙子123b設置在導電栓塞125b之側壁表面SW1b上。應當理解，導電結構109的上表面S3係高於導電結構105的上表面S2。
仍請參考圖1，半導體元件結構100具有多個第二間隙子143a’以及多個氣隙143a”，第二間隙子143a’以及多個氣隙143a”位在該等第一間隙子123a與層間介電層113之間，而該等氣隙143a”位在該等第二間隙子143a’上。類似地，半導體元件結構100亦具有多個第二間隙子143b’以及多個氣隙143b”，第二間隙子143b’以及多個氣隙143b”位在該等第一間隙子123b與層間介電層113之間，其中該等氣隙143b”位在該等第二間隙子143b’上。在一些實施例中，該等第二間隙子143a’位在該等第一間隙子123a的側壁表面SW2a上，而蝕刻終止層111鄰接(adjoins)該等第一間隙子123a的側壁表面SW2a。類似地，依據一些實施例，該等第二間隙子143b’設置在該等第一間隙子123b的側壁表面SW2b上，而蝕刻終止層111鄰接該等第一間隙子123b的側壁表面SW2b。
應當理解，在一些實施例中，在垂直於半導體基底101之上表面S1的方向上，該等氣隙143a”並未與導電結構105重疊，且在垂直於半導體基底101之上表面S1的方向上，該等氣隙143b”並未與導電結構109重疊。此外，依據一些實施例，在垂直於半導體基底101之上表面S1的方向上，該等第二間隙子143a’並未與導電結構105重疊，且在垂直於半導體基底101之上表面S1的方向上，該等第二間隙子143b’並未與導電結構109重疊。
再者，半導體元件結構100具有一層間介電層145，係位在層間介電層113上。尤其是，層間介電層113與該等第一間隙子123a、123b並未被層間介電層145所覆蓋，且該等氣隙143a”與143b”並未被層間介電層145所密封。依據一些實施例，半導體元件結構100亦包括導線結構151a與151b，係穿經層間介電層145。
如圖1所示，導線結構151a具有一導電接觸點147a以及一內連接層149a，內連接層149a係位在導電接觸點147a上，而導線結構151b具有一導電接觸點147b以及一內連接層149b，內連接層149b位在導電接觸點147b上。應當理解，導線結構151a經由導電栓塞125a而電性連接到導電結構105，導線結構151b則經由導電栓塞125b而電性連接到導電結構109。
再者，依據一些實施例，蝕刻終止層111的下表面S4係高於導電結構105的上表面S2以及該等第一間隙子123a的下表面S5a。此外，依據一些實施例，蝕刻終止層111的下表面S4係齊平於導電結構105的上表面S3與該等第一間隙子123b的下表面S5b。在一些實施例中，半導體元件結構100具有一或多個場效電晶體(field-effect transistors，FET)。
如圖1所示，導電栓塞125a具有一第一高度，導電栓塞125b具有一第二高度，導電結構109具有一第三高度；該第一高度大於該第二高度，該第一高度大致相同於該第二高度與該第三高度的總和。
圖2為依據本揭露一些實施例一種半導體元件結構100之製備方法10的流程示意圖，而製備方法10具有步驟S11、S13、S15、S17、S19、S21以及S23。圖2中的步驟S11到S23係結合下列圖式進行詳細說明。
圖3到圖10為依據本揭露一些實施例製備一半導體元件結構100之方法的各中間階段的剖視示意圖。
如圖3所示，提供一半導體基底101。半導體基底101可為一半導體晶圓，例如矽晶圓。另外或是此外，半導體基底101可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)以及銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)以及磷砷化鎵銦(GaInAsP)，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，係覆蓋一塊狀(bulk)半導體。在一些實施例中，半導體基底101為一絕緣體上半導體(semiconductor-on-insulator)基底，其係可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上半導體基底係例如一絕緣體上矽(silicon-on-insulator，SOI)基底、一絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上鍺(germanium-on-insulator，GOI)基底。絕緣體上半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他適合的方法製造。
仍請參考圖3，依據一些實施例，層間介電層103設置在半導體基底101上，且導電結構105形成在層間介電層103中。
在一些實施例中，層間介電層103由下列材料所製：氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數(low-k)介電材料及/或其他適合的介電材料。低介電常數之介電材料的例子包括摻氟矽玻璃(fluorinated silica glass，FSG)、摻碳氧化矽(carbon doped silicon oxide)、氟化非晶碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes，BCB)以及聚醯亞胺(polyimide)，但並不以此為限。此外，層間介電層103可藉由下列製程所形成：化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、旋轉塗佈(spin coating)製程或其他可應用的製程。
再者，在一些實施例中，導電結構105係由下列材料所製：銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)、鉭合金或其組合。或者是，可使用其他可應用的導電材料。
在一些實施例中，在形成層間介電層103之後，係移除層間介電層103的一部份，以形成一開孔(圖未示)，開孔係暴露半導體基底101的上表面S1。層間介電層103的該部份係藉由一蝕刻製程而移除，例如一乾蝕刻製程或一濕蝕刻製程。接著，一導電材料(圖未示)係沉積在開孔中，並位在層間介電層103上。沉積製程可為CVD、PVD、ALD、有機金屬化學氣相沉積法(metal organic CVD，MOCVD)、噴濺(sputtering)、鍍覆(plating)或其他可應用的製程。在沉積製程之後，可執行一平坦化製程在導電材料上，直到層間介電層103暴露為止。在一些實施例中，平坦化製程係為化學機械研磨(chemical mechanical polishing，CMP)製程。
接著，依據一些實施例，如圖4所示，層間介電層107設置在層間介電層103與導電結構105上，而導電結構109形成在層間介電層107中。其個別步驟係繪示在如圖2所示的製備方法10中的步驟S11。
使用於形成層間介電層107與導電結構109的一些製程與材料，係類似於或相同於使用於形成層間介電層103與導電結構105的製程與材料，因此其描述則不在文中重複。應當理解，在一些實施例中，在垂直於半導體基底101之上表面S1的方向上，導電結構109並未與導電結構105重疊。再者，在一些實施例中，導電結構109的上表面S3係高於導電結構105的上表面S2。
接著，依據一些實施例，如圖5所示，蝕刻終止層111設置在層間介電層107與導電結構109上，且層間介電層113設置在蝕刻終止層111上。其個別步驟係繪示在如圖2所示的製備方法10中的步驟S13。
在一些實施例中，蝕刻終止層111係由氮化矽所製。在一些其他實施例中，蝕刻終止層111係由氧化矽、氮氧化矽或其他可應用的材料所製。蝕刻終止層111可藉由電漿加強化學氣相沉積(plasma-enhanced CVD)、低壓化學氣相沉積(low-pressure CVD)、ALD或其他可應用的製程所形成。此外，使用於形成層間介電層113的一些製程與材料，係類似於或相同於使用於形成層間介電層103的製程與材料，因此其描述則不在文中重複。
依據一些實施例，如圖6所示，在形成層間介電層113之後，部分移除層間介電層113、蝕刻終止層111以及層間介電層107，以形成開孔120a與120b。在一些實施例中，導電結構105的上表面S2係藉由開孔120a而暴露，而導電結構109的上表面S3則藉由開孔120b而暴露。
再者，開孔120a與120b可藉由一單一蝕刻製程或多個蝕刻製程所形成(意即開孔120a與120b可同時或個別形成)。蝕刻製程可包括一乾蝕刻製程、一濕蝕刻製程或其組合。應當理解，由於導電結構109的上表面S3係高於導電結構105的上表面S2，因此開孔120a的深度係大於開孔120b的深度。
接著，依據一些實施例，如圖6及圖7所示，多個第一間隙子123a以及一導電栓塞125a係形成在開孔120a中，且多個第一間隙子123b以及一導電栓塞125b係形成在開孔120b中。其個別步驟係繪示在如圖2所示的製備方法10中的步驟S15。在一些實施例中，導電栓塞125a係藉由該等第一間隙子123a而與層間介電層113、蝕刻終止層111以及層間介電層107相互間隔設置，而導電栓塞125b則藉由該等第一間隙子123b而與層間介電層113以及蝕刻終止層111相互間隔設置。
在一些實施例中，第一間隙子123a與123b係由氮化矽所製。在一些實施例中，第一間隙子123a與123b係由氧化矽、氮氧化矽或其他可應用的材料所製。在一些實施例中，第一間隙子123a與123b以及蝕刻終止層111係由相同材料所製，其係不同於層間介電層113的材料。此外，依據一些實施例，第一間隙子123a與123b係藉由一沉積製程以及接下來的一平坦化製程所形成。沉積製程可為CVD、PVD、ALD、旋轉塗佈或其他可應用的製程，而平坦化製程可為CMP。
再者，導電栓塞125a與125b係由下列材料所製：銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)、鉭合金或其組合。或者是，可使用其他可應用的導電材料。
在一些實施例中，在第一間隙子123a與123b形成以便沿開孔120a與120b排列之後，開孔120a與120b的餘留部分則被導電栓塞125a與125b所充填，其中導電栓塞125a與125b係藉由一沉積製程以及接下來的一平坦化製程所形成。沉積製程可為CVD、PVD、ALD、MOCVD、噴濺、鍍覆或其他可應用的製程，而平坦化製程可為CMP。在一些實施例中，係在該等材料沉積之後，藉由一單一平坦化製程而獲得第一間隙子123a、123b以及導電栓塞125a、125b。
依據一些實施例，如圖8所示，在導電栓塞125a與125b形成之後，一圖案化遮罩127係沉積在層間介電層113上，而層間介電層113係藉由使用圖案化遮罩127當作一遮罩以進行圖案化，以使氣隙140a與140b形成在鄰近第一間隙子123a與123b處。其個別步驟係繪示在如圖2所示的製備方法10中的步驟S17。
更特別地是，圖案化遮罩127具有開孔130a與130b。依據一些實施例，導電栓塞125a、第一間隙子123a以及層間介電層113鄰近第一間隙子123a的部分係藉由開孔130a而暴露，而導電栓塞125b、第一間隙子123b以及層間介電層113鄰近第一間隙子123b的部分係藉由開孔130b而暴露。
在一些實施例中，圖案化遮罩127係為一圖案化光阻層。再者，在一些實施例中，圖案化遮罩127係藉由一沉積製程以及一圖案化製程所形成。用於形成圖案化遮罩127的沉積製程可為CVD、高密度電漿CVD(high-density plasma CVD，HDPCVD)、旋轉塗佈、噴濺或其他適合的製程。用於形成圖案化遮罩127的圖案化製程可包括一微影製程(photolithography process)以及一蝕刻製程。微影製程可包括光阻塗佈(意即旋轉塗佈)、軟烘烤(soft baking)、遮罩對準、曝光、曝光後烘烤(post exposure baking)、光阻顯影、洗濯(rinsing)與乾燥(drying)(例如硬烘烤(hard baking))。蝕刻製程可包括一乾蝕刻製程或一濕蝕刻製程。
依據一些實施例，在圖案化遮罩127形成之後，藉由一乾蝕刻製程以移除層間介電層113鄰近第一間隙子123a與123b的該等部分。在一些實施例中，層間介電層113相對於第一間隙子123a、123b的蝕刻選擇性(etching selectivity)以及層間介電層113相對於導電栓塞125a、125b的蝕刻選擇性是相對高的。因此，層間介電層113的該等部分藉由蝕刻製程而移除的同時，係可大致地餘留下第一間隙子123a、123b與導電栓塞125a、125b，以便形成氣隙140a與140b。
在一些實施例中，氣隙140a形成在第一間隙子123a與層間介電層113的餘留部分之間，而氣隙140b則形成在第一間隙子123b與層間介電層113的餘留部分之間。接著，移除圖案化遮罩127。再者，在一些實施例中，蝕刻終止層111與第一間隙子123a、123b係由相同材料所製。因此，一旦蝕刻終止層111的上表面S6暴露在氣隙140a、140b中時，則可停止用於形成氣隙140a、140b的蝕刻製程。
接著，依據一些實施例，如圖8及圖9所示，一能量可移除材料143a與143b係沉積進入在氣隙140a與140b中。其個別步驟係繪示在如圖2所示的製備方法10中的步驟S19。
應當理解，在一些實施例中，能量可移除材料143a與143b包含一熱可分解(thermally decomposable)材料。在一些其他實施例中，能量可移除材料143a與143b包含一光(photonic)可分解材料、一電子束(e-beam)可分解材料或其他可應用的能量可分解材料。尤其是，在一些實施例中，能量可移除材料143a與143b包括一基礎材料(base material)以及一可分解成孔劑(porogen)材料，其係藉由曝光在一能量源(意即熱源)以大致被移除。
在一些實施例中，基礎材料包含氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、甲基矽酸鹽(methylsilsesquioxane，MSQ)、多孔聚芳醚(porous polyarylether，PAE)、多孔SiLK(porous SiLK)或多孔氧化矽(porous SiO2)，而可分解成孔劑材料包含一成孔劑有機化合物(porogen organic compound)，其係可提供孔隙率給原本被在接下來的製程之能量可移除材料143a與143b(意即氣隙140a與140b)所佔用的空間。
在一些實施例中，依據一些實施例，能量可移除材料143a與143b係藉由一沉積製程以及接下來的一平坦化製程所形成。沉積製程可為CVD、PVD、ALD、旋轉塗佈或其他可應用的製程，而平坦化製程可為CMP。在一些實施例中，在平坦化製程之後，能量可移除材料143a的上表面S7a係與第一間隙子123a的上表面S8a為共面，而能量可移除材料143b的上表面S7b係與第一間隙子123b的上表面S8b為齊平(或共面)。
接著，依據一些實施例，如圖10所示，形成層間介電層145以便覆蓋層間介電層113、能量可移除材料143a與143b、第一間隙子123a與123b以及導電栓塞125a與125b，並形成導線結構151a與151b以便穿經層間介電層145。其個別步驟係繪示在如圖2所示的製備方法10中的步驟S21。
在一些實施例中，導線結構151a具有導電接觸點147a以及內連接層149a，而導線結構151b具有導電接觸點147b以及內連接層149b。應當理解，內連接層149a與149b係經配置以電性連接導電接觸點147a與147b到一上層佈線結構(overlying wiring structure)。
使用於形成層間介電層145以及導線結構151a與151b的一些製程與材料，係類似於或相同於使用於形成層間介電層103以及導電結構105的製程與材料，因此文中不再重複其詳細描述。應當理解，導線結構151a與151b可藉由一雙鑲嵌(dual damascene)製程所形成。在一些實施例中，導電接觸點147a與147b係直接接觸第一間隙子123a與123b。然而，依據一些實施例，導電接觸點147a與147b係與能量可移除材料143a與143b相互間隔設置。
依據一些實施例，如圖1所示，執行一熱處理以將能量可移除材料143a與143b轉換成第二間隙子143a’與143b’。其個別步驟係繪示在如圖2所示的製備方法10中的步驟S23。
更特別地是，在一些實施例中，熱處理製程係用於移除能量可移除材料143a與143b的可分解成孔劑材料，以產生多個孔洞(pores)，而能量可移除材料143a與143b的基礎材料係堆積在由於重力而被能量可移除材料143a與143b所原來佔用之空間的下部分處。依據一些實施例，在移除可分解成孔劑材料之後，該等孔洞充填有空氣，以便在能量可移除材料143a與143b的餘留部分(意即第二間隙子143a’與143b’)上獲得氣隙143a”與143b”。
換言之，熱處理製程的結構，係將能量可移除材料143a與143b轉換成第二間隙子143a’與143b’，其係比能量可移除材料143a與143b更密集。在一些實施例中，相比較於圖9的結構，能量可移除材料143a的上表面S7a係高於第二間隙子143a’的上表面S9a(意即氣隙143a”與第二間隙子143a’之間的界面)，而能量可移除材料143b的上表面S7b係高於第二間隙子143b’的上表面S9b(意即氣隙143b”與第二間隙子143b’之間的界面)。
在一些其他的實施例中，熱處理製程可由一光處理製程、一電子束處理製程、其組合或是其他可應用的能量處理製程所取代。舉例來說，一紫外光(ultraviolet (UV) light)或雷射光可用來移除能量可移除材料143a與143b的可分解成孔劑材料，以便獲得氣隙143a”、143b”以及第二間隙子143a’、143b’。
在氣隙143a”與143b”形成在第一間隙子123a、123b與層間介電層113之間之後，即獲得半導體元件結構100。在本實施例中，半導體元件結構100包或一或多個場效電晶體(FET)，其中該等場效電晶體係藉由位在辦挑元件結構100上的一內連接結構(包括導線結構151a與151b)而電性連接。
提供一半導體元件結構100及其製備方法的一些實施例。該半導體元件結構100具有導電栓塞125a與125b、第一間隙子123a與123b以及層間介電層113，導電栓塞125a與125b位在導電結構105與109上，第一間隙子123a與123b位在導電栓塞125a與125b的側壁表面SW1a與SW1b上，層間介電層113係緊鄰導電栓塞125a與125b。因為第一間隙子123a、123b與層間介電層113之間具有氣隙143a”與143b”，所以可以降低導電栓塞125a、125b與其他鄰近的導電元件之間的寄生電容(parasitic capacitance)，藉此避免或降低非預期的電阻-電容(resistive-capacitive，RC)延遲。因此，可提升該半導體元件結構的操作速度，並可改善整體元件的效能。
本揭露之一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構與一第二導電結構，設置在一半導體基底上的不同高度處；一第一導電栓塞與一第二導電栓塞，對應設置在該第一導電結構與該第二導電結構上；一第一間隙子，設置在該第一導電栓塞的一側壁表面上；一蝕刻終止層，設置在該半導體基底上，其中該蝕刻終止層鄰接該第一間隙子；以及一第一層間介電層，設置在該蝕刻終止層上，並緊鄰該第一導電栓塞，其中該第一層間介電層與該第一間隙子以一氣隙而相互間隔設置。
本揭露之另一實施例提供一種半導體元件結構。該半導體元件結構包括一第一導電結構與一第二導電結構，設置在一半導體基底上的不同垂直高度處；一第一導電栓塞與一第二導電栓塞，對應地設置在該第一導電結構與該第二導電結構上；一第一間隙子與一第二間隙子，對應地設置在該第一導電栓塞的一側壁表面上以及該第二導電栓塞的一側壁表面上； 一蝕刻終止層，設置在該導電結構上，其中該蝕刻終止層鄰接該第一間隙子的一側壁表面以及該第二間隙子的一側壁表面；一第一層間介電層，設置在該蝕刻終止層上，並緊鄰該第一間隙子與該第二間隙子，其中該第一層間介電層與該第一間隙子以一第一氣隙而相互間隔設置，該第一層間介電層與該第二間隙子以一第二氣隙而相互間隔設置；以及一第二層間介電層，設置在該第一層間介電層上，其中該第二層間介電層係密封該第一氣隙與該第二氣隙。
本揭露一些實施例係提供一半導體元件結構。該半導體元件結構具有一導電栓塞、一第一間隙子以及一層間介電層，該導電栓塞位在一導電結構上，該第一間隙子位在該導電栓塞的一側壁表面上，該層間介電層緊鄰該導電栓塞。因為該第一間隙子與該層間介電層之間具有一氣隙，所以可以降低該導電栓塞與其他鄰近的導電元件之間的寄生電容。因此，可提升該半導體元件結構的操作速度，並可改善整體元件的效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體元件結構 101:半導體基底 103:層間介電層 105:導電結構 107:層間介電層 109:導電結構 111:蝕刻終止層 113:層間介電層 120a:開孔 120b:開孔 123a:第一間隙子 123b:第一間隙子 125a:導電栓塞 125b:導電栓塞 127:圖案化遮罩 130a:開孔 130b:開孔 140a:氣隙 140b:氣隙 143a:能量可移除材料 143a’:第二間隙子 143a”:氣隙 143b:能量可移除材料 143b’:第二間隙子 143b”:氣隙 145:層間介電層 147a:導電接觸點 147b:導電接觸點 149a:內連接層 149b:內連接層 151a:導線結構 151b:導線結構 S1:上表面 S2:上表面 S3:上表面 S4:下表面 S5a:下表面 S5b:下表面 S6:上表面 S7a:上表面 S7b:上表面 S8a:上表面 S8b:上表面 S9a:上表面 S9b:上表面 SW1a:側壁表面 SW1b:側壁表面 SW2a:側壁表面 SW2b:側壁表面 10:製備方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一些實施例一種半導體元件結構的剖視示意圖。 圖2為依據本揭露一些實施例一種半導體元件結構之製備方法的流程示意圖。 圖3為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。 圖4為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。 圖5為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。 圖6為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。 圖7為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。 圖8為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。 圖9為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。 圖10為依據本揭露一些實施例製備一半導體元件結構之方法的一中間階段的剖視示意圖。
100:半導體元件結構
101:半導體基底
103:層間介電層
105:導電結構
107:層間介電層
109:導電結構
111:蝕刻終止層
113:層間介電層
123a:第一間隙子
123b:第一間隙子
125a:導電栓塞
125b:導電栓塞
143a’:第二間隙子
143a”:氣隙
143b’:第二間隙子
143b”:氣隙
145:層間介電層
147a:導電接觸點
147b:導電接觸點
149a:內連接層
149b:內連接層
151a:導線結構
151b:導線結構
S1:上表面
S2:上表面
S3:上表面
S4:下表面
S5a:下表面
S5b:下表面
S9a:上表面
S9b:上表面
SW1a:側壁表面
SW1b:側壁表面
SW2a:側壁表面
SW2b:側壁表面

Claims (20)

  1. 一種半導體元件結構，包括： 一第一導電結構與一第二導電結構，設置在一半導體基底上的不同高度處； 一第一導電栓塞與一第二導電栓塞，對應設置在該第一導電結構與該第二導電結構上； 一第一間隙子，設置在該第一導電栓塞的一側壁表面上； 一蝕刻終止層，設置在該半導體基底上，其中該蝕刻終止層鄰接該第一間隙子；以及 一第一層間介電層，設置在該蝕刻終止層上，並緊鄰該第一導電栓塞，其中該第一層間介電層與該第一間隙子以一氣隙而相互間隔設置。
  2. 如請求項1所述之半導體元件結構，還包括一第二間隙子，設置在該蝕刻終止層上，其中該第二間隙子位在該第一間隙子與該第一層間介電層之間，而該氣隙位在該第二間隙子上。
  3. 如請求項2所述之半導體元件結構，其中在垂直於該半導體基底之一上表面的一方向上，該第二間隙子並未與該第二導電結構重疊。
  4. 如請求項2所述之半導體元件結構，還包括一第二層間介電層，設置在該第一層間介電層上，其中該第二層間介電層、該第一層間介電層、該第二間隙子以及該第一間隙子係包圍該氣隙。
  5. 如請求項4所述之半導體元件結構，還包括一第一導電接觸點147，設置在該第一導電栓塞上，其中該第二層間介電層圍繞該第一導電接觸點，而該第一導電接觸點電性連接到該第一導電栓塞。
  6. 如請求項1所述之半導體元件結構，其中該蝕刻終止層的一下表面位在該第一導電結構之一上表面上的一垂直高度處。
  7. 如請求項1所述之半導體元件結構，其中該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，而該第一高度係大於該第二高度。
  8. 如請求項1所述之半導體元件結構，其中該第一導電栓塞具有一第一上表面，該第二栓塞具有一第二上表面，而該第二上表面大致齊平於該第一上表面。
  9. 如請求項1所述之半導體元件結構，其中該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，該第二導電結構具有一第三高度，而該第一高度大致相同於該第二高度與該第三高度的總和。
  10. 如請求項1所述之半導體元件結構，其中該第一導電栓塞具有一下表面，大致齊平於該蝕刻終止層的一下表面，而該第二導電栓塞具有一下表面，大致低於該蝕刻終止層的該下表面。
  11. 一種半導體元件結構，包括： 一第一導電結構與一第二導電結構，設置在一半導體基底上的不同垂直高度處； 一第一導電栓塞與一第二導電栓塞，對應地設置在該第一導電結構與該第二導電結構上； 一第一間隙子與一第二間隙子，對應地設置在該第一導電栓塞的一側壁表面上以及該第二導電栓塞的一側壁表面上； 一蝕刻終止層，設置在該導電結構上，其中該蝕刻終止層鄰接該第一間隙子的一側壁表面以及該第二間隙子的一側壁表面； 一第一層間介電層，設置在該蝕刻終止層上，並緊鄰該第一間隙子與該第二間隙子，其中該第一層間介電層與該第一間隙子以一第一氣隙而相互間隔設置，該第一層間介電層與該第二間隙子以一第二氣隙而相互間隔設置；以及 一第二層間介電層，設置在該第一層間介電層上，其中該第二層間介電層係密封該第一氣隙與該第二氣隙。
  12. 如請求項11所述之半導體元件結構，其中該第二間隙子位在該第二氣隙與該蝕刻終止層之間。
  13. 如請求項12所述之半導體元件結構，其中該第二間隙子的一材料係不同於該第一間隙子的一材料與該第一層間介電層的一材料。
  14. 如請求項11所述之半導體元件結構，其中該第一間隙子與該蝕刻終止層係由氮化矽所製。
  15. 如請求項11所述之半導體元件結構，其中該蝕刻終止層的一下表面位在該第一間隙子之一下表面上的一垂直高度處。
  16. 如請求項11所述之半導體元件結構，其中在垂直該半導體基底之一上表面的一方向上，該第一氣隙並未與該第一導電結構重疊，該第二氣隙並未與該第二導電結構重疊。
  17. 如請求項11所述之半導體元件結構，其中該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，而該第一高度大於該第二高度。
  18. 如請求項11所述之半導體元件結構，其中該第一導電栓塞具有一第一上表面，該第二導電栓塞具有一第二上表面，而該第二上表面大致齊平於該第一上表面。
  19. 如請求項11所述之半導體元件結構，其中該第一導電栓塞具有一第一高度，該第二導電栓塞具有一第二高度，該第二導電結構具有一第三高度，而該第一高度大致相同於該第二高度與該第三高度的總和。
  20. 如請求項11所述之半導體元件結構，其中該第一導電栓塞具有一下表面，係大致齊平於該蝕刻終止層的一下表面，而該第二導電栓塞具有一下表面，係低於該蝕刻終止層的該下表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829268B2 (en) * 2007-10-17 2010-11-09 Tokyo Electron Limited Method for air gap formation using UV-decomposable materials
US7868455B2 (en) * 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
JP2010258215A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8456009B2 (en) * 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8232618B2 (en) * 2010-08-11 2012-07-31 International Business Machines Corporation Semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device and a method of forming the semiconductor structure using a self-assembly approach
US8900989B2 (en) * 2013-03-06 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an air gap using a damascene process and structure of same
US9548333B2 (en) * 2014-09-25 2017-01-17 Qualcomm Incorporated MRAM integration with low-K inter-metal dielectric for reduced parasitic capacitance
US20160343613A1 (en) * 2015-05-18 2016-11-24 Invensas Corporation THROUGH-DIELECTRIC-VIAS (TDVs) FOR 3D INTEGRATED CIRCUITS IN SILICON
US10074558B1 (en) * 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
CN110060955B (zh) * 2018-01-18 2021-11-30 联华电子股份有限公司 半导体元件及其制作方法
US11742346B2 (en) * 2018-06-29 2023-08-29 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors
US11594485B2 (en) * 2019-06-04 2023-02-28 Intel Corporation Local interconnect with air gap

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