KR20110023001A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 비트라인과 스토리지 노드 콘택 간의 절연막 두께를 증가시켜 데이터 증폭 시 방해가 되고 있는 비트라인 커플링 캐패시턴스를 감소시키며, 스토리지 노드 콘택과 하부 전극의 접촉 면적 감소로 인하여 발생하는 접촉 저항의 증가 현상을 상기 스토리지 노드 콘택 내의 전도층을 금속층으로 매립하여 접촉 저항의 증가를 방지하는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 도 1은 8F2 셀 구조의 평면도로서, 활성 영역(100), 소자분리막(110), 게이트(125), 비트라인 콘택(135), 비트라인(180) 및 하부 전극 콘택(200)이 도시되어 있다.
도 2는 일반적인 반도체 소자의 제조 방법을 도시한 단면도로서, 도 1의 X-X' 절단면을 도시한 것이다.
도 2를 참조하면, 반도체 기판에 활성 영역(100)을 정의하는 소자분리막(110)을 형성한 후, 활성 영역(100)을 포함한 전면에 제1층간 절연막(120)을 형성한다.
다음에는, 상기 제1층간 절연막(120)을 식각하여 랜딩 플러그 콘택 영역(미도시)을 형성한 후, 도전 물질을 매립하여 랜딩 플러그 콘택(130)을 형성한다.
다음에는, 랜딩 플러그 콘택(130)을 포함한 전면에 제2층간 절연막(140)을 형성한 후, 상기 제2층간 절연막(140) 상에 배리어메탈(150), 전도층(160) 및 하드마스크질화막(170)으로 구성된 비트 라인(180)을 형성한다. 이때, 비트 라인(180)은 라인(Line) 구조로 형성한다.
다음에는, 비트 라인(180)의 사이를 포함한 전면에 희생 절연막(미도시)을 형성한 후 평탄화 식각한다. 이후, 비트 라인(180)을 포함한 전면에 제3층간 절연막(190) 및 하드 마스크층(미도시)을 형성한다.
다음에는, 하부 전극 콘택 식각 마스크를 이용하여 상기 하드마스크층, 제3층간 절연막(190), 희생 절연막 및 제2층간 절연막(140)을 식각하여 하부 전극 콘택 영역(미도시)을 형성한다.
다음에는, 하부 전극 콘택 영역에 도전 물질을 매립하여 하부 전극 콘택(200)을 형성한다.
다음에는, 하부 전극 콘택(200)과 접속되는 하부 전극(210)을 형성한다.
도 3은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3을 참조하면, 도 2와 동일한 방법으로 형성하되, 비트라인 커플링 캐패시턴스를 감소시키기 위하여 비트 라인(180)과 하부 전극 콘택(200) 사이에 절연막을 증가시킨 모습을 도시한 것이다.
도 4의 (ⅰ) 및 (ⅱ)는 도 2의 A 영역 및 도 3의 A' 영역을 확대한 단면도들이다.
(ⅰ)을 참조하면, 비트라인(180)과 하부 전극 콘택(200) 간의 측벽의 절연막 두께(D1)를 나타낸 것이다.
(ⅱ)를 참조하면, 비트라인 커플링 캐패시턴스를 감소시키기 위하여 비트라인(180)과 하부 전극 콘택(200) 간의 측벽의 절연막 두께(D1')를 증가시킨 모습을 도시한 것이다.
도 5의 (ⅰ) 및 (ⅱ)는 도 2의 B 영역 및 도 3의 B' 영역을 확대한 단면도들이다.
(ⅰ)을 참조하면, 하부의 랜딩 플러그 콘택(130)과 상부의 하부 전극 콘택(200)과 접촉하는 면적(D2)을 나타낸 것이다.
(ⅱ)를 참조하면, 비트라인 커플링 캐패시턴스를 감소시키기 위하여 비트라인(180)과 하부 전극 콘택(200) 간의 측벽의 절연막 두께를 증가시킨 결과, 하부의 랜딩 플러그 콘택(130)과 상부의 하부 전극 콘택(200)과의 접촉 면적(D2')이 줄어든 모습을 도시한 것이다. 이러한 접촉 면적(D2')의 감소로 인하여 두 콘택(130, 200) 간의 콘택 저항이 증가되는 문제점이 있다.
도 6의 (ⅰ) 및 (ⅱ)는 도 2의 C 영역 및 도 3의 C' 영역을 확대한 단면도들이다.
(ⅰ)을 참조하면, 하부 전극 콘택(200)과 접속되는 하부 전극(210)의 접촉 면적(D3)을 도시한 것이다.
(ⅱ)를 참조하면, 비트라인 커플링 캐패시턴스를 감소시키기 위하여 비트라인(180)과 하부 전극 콘택(200) 간의 측벽의 절연막 두께를 증가시킨 결과, 하부의 하부 전극 콘택(200)과 상부의 하부 전극(210)과의 접촉 면적(D3')이 줄어든 모습 을 도시한 것이다. 이러한 접촉 면적의 감소로 인하여 하부 전극(210)과 하부 전극 콘택(200) 사이에 콘택 저항이 증가되는 문제점이 있다.
전술한 반도체 소자의 제조 방법에서, 일반적인 메모리 소자 내에 셀 영역에는 데이터 신호가 전달되는 비트라인과 데이터를 저장하는 캐패시터의 하부 전극을 연결하는 콘택이 포함된다. 이러한 비트라인과 인접한 콘택 간의 거리가 가까우면 서로 간의 캐패시턴스가 증가되어 데이터 증폭 시 문제가 된다. 또한, 비트라인과 인접한 콘택 간의 거리를 넓히기 위하여 비트라인의 측벽 두께 또는 절연막의 두께를 증가시키면 각 콘택 간의 접촉 면적이 감소하여 콘택 저항이 증가한다. 이러한 콘택 저항은 반도체 소자의 동작 시 데이터 전송에 문제가 되고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 비트라인과 스토리지 노드 콘택 간의 절연막 두께를 증가시켜 데이터 증폭 시 방해가 되고 있는 비트라인 커플링 캐패시턴스를 감소시키며, 스토리지 노드 콘택과 하부 전극의 접촉 면적 감소로 인하여 발생하는 접촉 저항의 증가 현상을 상기 스토리지 노드 콘택 내의 전도층을 금속층으로 매립하여 접촉 저항의 증가를 방지하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 랜딩 플러그가 구비된 반도체 기판상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상에 비트 라인을 형성하는 단계, 상기 랜딩 플러그가 노출될 때까지 상기 층간 절연막을 식각하여 하부 전극 콘택 영역을 형성하는 단계, 상기 하부 전극 콘택 영역의 측벽에 제 1 스페이서를 형성하는 단계, 상기 하부 전극 콘택 영역에 제 1 도전물질을 형성하는 단계, 상기 제 1 도전 물질을 에치백하여 도전패턴을 형성하는 단계, 상기 하부 전극 콘택 영역의 측벽에 제 2 스페이서를 형성하는 단계, 상기 하부 전극 영역을 포함한 전면에 배리어막을 형성하는 단계, 열 공정을 이용하여 상기 배리어막과 상기 도전패턴 사이에 실리사이드층을 형성하는 단계 및 상기 실리사이드층을 포함한 전면에 제 2 도전물질을 매립하여 하부 전극 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 및 제 2 스페이서는 질화막(Nitride)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 도전 패턴은 상기 비트라인 보다 낮은 높이에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 도전물질은 금속층으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 배리어막은 금속층으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 실리사이드층을 형성하는 단계 후, 습식 세정 공정을 이용하여 상기 배리어막을 제거하는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극 콘택 영역을 형성하는 단계 후, 습식 세정 공정을 이용하여 상기 층간 절연막을 제거하여 상기 하부 전극 콘택 영역의 너비를 확장하는 것을 특징으로 한다.
본 발명은 본 발명은 비트라인과 스토리지 노드 콘택 간의 절연막 두께를 증가시켜 데이터 증폭 시 방해가 되고 있는 비트라인 커플링 캐패시턴스를 감소시키며, 스토리지 노드 콘택과 하부 전극의 접촉 면적 감소로 인하여 발생하는 접촉 저항의 증가 현상을 상기 스토리지 노드 콘택 내의 전도층을 금속층으로 매립하여 접촉 저항의 증가를 방지하는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 7a 내지 도 7m은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 7a 및 도 7b를 참조하면, 반도체 기판에 활성 영역(300)을 정의하는 소자분리막(310)을 형성한 후, 활성 영역(300)을 포함한 전면에 제1층간 절연막(320)을 형성한다.
다음에는, 상기 제1층간 절연막(320)을 식각하여 랜딩 플러그 콘택 영역(미도시)을 형성한 후, 도전 물질을 매립하여 랜딩 플러그 콘택(330)을 형성한다.
다음에는, 랜딩 플러그 콘택(330)을 포함한 전면에 제2층간 절연막(340)을 형성한 후, 상기 제2층간 절연막(340) 상에 배리어메탈(350), 전도층(360) 및 하드마스크질화막(370)으로 구성된 비트 라인(380)을 형성한다. 이때, 비트 라인(380)은 라인(Line) 구조로 형성하는 것이 바람직하다.
다음에는, 비트 라인(180)의 사이를 포함한 전면에 희생 절연막(385)을 형성한 후 평탄화 식각(Chemical Mechanical Polishing)한다. 이후, 비트 라인(380)을 포함한 전면에 제3층간 절연막(390) 및 하드 마스크층(400)을 형성한다.
도 7c 및 도 7d를 참조하면, 상기 랜딩 플러그 콘택(330)이 노출될 때까지 하부 전극 콘택 형성용 식각 마스크를 이용하여 상기 하드마스크층(400), 제3층간 절연막(390), 희생 절연막(385) 및 제2층간 절연막(340)을 식각하여 하부 전극 콘택 영역(395)을 형성한다. 이때, 하부 전극 콘택 영역(395)을 형성한 후, 습식 세정 공정을 이용하여 노출된 하부 전극 콘택 영역(395)을 확장할 수 있다.
다음에는, 하부 전극 콘택 영역(395)을 포함한 전면에 제 1 질화막(400)을 증착한다.
도 7e를 참조하면, 에치백(Etchback) 공정을 이용하여 제 1 질화막(400)을 제거하여 상기 하부 전극 콘택 영역(395)의 측벽에 제 1 스페이서(Spacer, 405)를 형성한다.
도 7f를 참조하면, 하부 전극 콘택 영역(395)을 포함한 전면에 제 1 도전물질(410)을 증착한다.
도 7g를 참조하면, 에치백(Etchback) 공정을 이용하여 상기 제 1 도전물질(410)을 식각하여 제 1 도전 패턴(415)을 형성한다. 이때, 제 1 도전 패턴(415)은 상기 비트라인(380)의 높이보다는 낮게 형성되는 것이 바람직하다.
도 7h를 참조하면, 상기 하부 전극 콘택 영역(395)을 포함한 전면에 제 2 질화막(420)을 증착한다.
도 7i를 참조하면, 에치백(Etchback) 공정을 이용하여 제 2 질화막(420)을 제거하여 상기 하부 전극 콘택 영역(395)의 측벽에 제 2 스페이서(Spacer, 425)를 형성한다.
도 7j를 참조하면, 상기 하부 전극 콘택 영역(395)을 포함한 전면에 배리어막(430)을 증착한다.
도 7k를 참조하면, 열(Thermal) 공정을 실시하여 제 1 도전 패턴(415)과 상기 배리어막(430)이 반응함으로써 실리사이드층(440)이 형성된다. 이때, 실리사이드층(440)은 콘택 간의 접촉 저항을 감소시킨다. 여기서, 습식 세정 공정을 이용하여 배리어막(430)을 제거할 수 있다.
도 7l 및 도 7m을 참조하면, 하부 전극 콘택 영역(395)을 포함한 전면에 제 2 도전물질(450)을 증착한 후, 상기 제3층간 절연막(390)이 노출될 때까지 제 2 도전물질(450)을 평탄화 식각하여 하부 전극 콘택(455)을 완성한다.
이후, 하부 전극 콘택(455)과 접속되는 하부 전극(미도시)을 형성한다.
도 8은 도 7m의 D 영역을 확대한 단면도이다.
도 8을 참조하면, 비트라인(380)과 하부 전극 콘택(455) 사이에 제 1 및 제 2 스페이서(405, 425)의 두께 때문에 비트라인 캐패시턴스를 감소시킬 수 있다.
전술한 바와 같이, 본 발명은 본 발명은 비트라인과 스토리지 노드 콘택 간의 절연막 두께를 증가시켜 데이터 증폭 시 방해가 되고 있는 비트라인 커플링 캐패시턴스를 감소시키며, 스토리지 노드 콘택과 하부 전극의 접촉 면적 감소로 인하여 발생하는 접촉 저항의 증가 현상을 상기 스토리지 노드 콘택 내의 전도층을 금속층으로 매립하여 접촉 저항의 증가를 방지하는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2는 일반적인 반도체 소자의 제조 방법을 도시한 단면도.
도 3은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 4의 (ⅰ) 및 (ⅱ)는 도 2의 A 영역 및 도 3의 A' 영역을 확대한 단면도들.
도 5의 (ⅰ) 및 (ⅱ)는 도 2의 B 영역 및 도 3의 B' 영역을 확대한 단면도들.
도 6의 (ⅰ) 및 (ⅱ)는 도 2의 C 영역 및 도 3의 C' 영역을 확대한 단면도들.
도 7a 내지 도 7m은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 8은 도 7m의 D 영역을 확대한 단면도.
Claims (7)
- 랜딩 플러그가 구비된 반도체 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막 상에 비트 라인을 형성하는 단계;상기 랜딩 플러그가 노출될 때까지 상기 층간 절연막을 식각하여 하부 전극 콘택 영역을 형성하는 단계;상기 하부 전극 콘택 영역의 측벽에 제 1 스페이서를 형성하는 단계;상기 하부 전극 콘택 영역에 제 1 도전물질을 형성하는 단계;상기 제 1 도전 물질을 에치백하여 도전패턴을 형성하는 단계;상기 하부 전극 콘택 영역의 측벽에 제 2 스페이서를 형성하는 단계;상기 하부 전극 영역을 포함한 전면에 배리어막을 형성하는 단계;열 공정을 이용하여 상기 배리어막과 상기 도전패턴 사이에 실리사이드층을 형성하는 단계; 및상기 실리사이드층을 포함한 전면에 제 2 도전물질을 매립하여 하부 전극 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 스페이서는 질화막(Nitride)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 도전 패턴은 상기 비트라인 보다 낮은 높이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전물질은 금속층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어막은 금속층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드층을 형성하는 단계 후, 습식 세정 공정을 이용하여 상기 배리어막을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 하부 전극 콘택 영역을 형성하는 단계 후, 습식 세정 공정을 이용하여 상기 층간 절연막을 제거하여 상기 하부 전극 콘택 영역의 너비를 확장하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101312182B1 (ko) * | 2011-08-31 | 2013-09-26 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치 및 반도체 장치의 제조 방법 |
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-
2009
- 2009-08-28 KR KR1020090080565A patent/KR20110023001A/ko not_active Application Discontinuation
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