KR20230025178A - 반도체 소자 - Google Patents

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하대원
김민규
최도영
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삼성전자주식회사
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Abstract

반도체 소자가 제공된다. 본 발명의 실시예들에 따른 반도체 소자는 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들의 상면들 상의 한 쌍의 제2 소스/드레인 패턴들; 상기 활성 패턴을 가로질러 연장되며, 상기 한 쌍의 제1 소스/드레인 패턴들 및 상기 한 쌍의 제2 소스/드레인 패턴들과 마주하는 측벽들을 갖는 게이트 전극; 상기 게이트 전극을 가로질러 상기 한 쌍의 제1 소스/드레인 패턴들을 연결하는 제1 채널 구조체; 및 상기 게이트 전극을 가로질러 상기 한 쌍의 제2 소스/드레인 패턴들을 연결하는 제2 채널 구조체를 포함하되, 상기 게이트 전극은 상기 제1 채널 구조체의 하면과 상기 활성 패턴의 상면 사이의 제1 하부 부분 및 상기 제1 채널 구조체의 상면과 상기 제2 채널 구조체의 하면 사이의 제1 상부 부분을 포함하고, 상기 제1 하부 부분은 상기 제1 상부 부분에 비해 두꺼운 두께를 가질 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 신뢰도가 향상된 반도체 소자를 제공하는데 있다.
본 발명의 실시예들에 따른 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들의 상면들 상의 한 쌍의 제2 소스/드레인 패턴들; 상기 활성 패턴을 가로질러 연장되며, 상기 한 쌍의 제1 소스/드레인 패턴들 및 상기 한 쌍의 제2 소스/드레인 패턴들과 마주하는 측벽들을 갖는 게이트 전극; 상기 게이트 전극을 가로질러 상기 한 쌍의 제1 소스/드레인 패턴들을 연결하는 제1 채널 구조체; 및 상기 게이트 전극을 가로질러 상기 한 쌍의 제2 소스/드레인 패턴들을 연결하는 제2 채널 구조체를 포함하되, 상기 게이트 전극은 상기 제1 채널 구조체의 하면과 상기 활성 패턴의 상면 사이의 제1 하부 부분 및 상기 제1 채널 구조체의 상면과 상기 제2 채널 구조체의 하면 사이의 제1 상부 부분을 포함하고, 상기 제1 하부 부분은 상기 제1 상부 부분에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 기판 상에 제1 방향으로 연장된 활성 패턴; 상기 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들과 수직적으로 이격된 한 쌍의 제2 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들을 연결하는 제1 채널 구조체; 상기 한 쌍의 제2 소스/드레인 패턴들을 연결하는 제2 채널 구조체; 및 상기 제1 채널 구조체 및 상기 제2 채널 구조체를 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되, 상기 한 쌍의 제1 소스/드레인 패턴들의 하면들과 상기 제1 채널 구조체의 하면 사이의 거리는 상기 한 쌍의 제2 소스/드레인 패턴들의 하면들과 상기 제2 채널 구조체의 하면 사이의 거리에 비해 작을 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 기판 상에 제1 방향으로 연장된 활성 패턴; 상기 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들; 상기 한 쌍의 제1 소스/드레인 패턴들을 연결하는 적어도 하나의 하부 반도체 패턴을 포함하는 제1 채널 구조체; 상기 한 쌍의 제1 소스/드레인 패턴들 상의 제1 층간 절연막; 상기 제1 층간 절연막 상에 상기 한 쌍의 제1 소스/드레인 패턴들과 수직적으로 중첩된 한 쌍의 제2 소스/드레인 패턴들; 상기 한 쌍의 제2 소스/드레인 패턴들을 연결하는 상부 반도체 패턴들을 포함하는 제2 채널 구조체; 상기 한 쌍의 제2 소스/드레인 패턴들 상의 제2 층간 절연막; 상기 제1 채널 구조체 및 상기 제2 채널 구조체를 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 상기 게이트 전극의 측벽 상의 게이트 스페이서들; 상기 게이트 스페이서들의 사이에서 상기 게이트 전극의 상면을 덮는 게이트 캐핑 패턴; 및 상기 게이트 전극과 상기 한 쌍의 제1 소스/드레인 패턴들의 사이의 내측 스페이서들을 포함하되, 상기 게이트 전극은 상기 제1 채널 구조체의 하면과 상기 활성 패턴의 상면 사이의 제1 하부 부분 및 상기 제1 채널 구조체의 상면과 상기 제2 채널 구조체의 하면 사이의 제1 상부 부분을 포함하고, 상기 제1 하부 부분은 상기 제1 상부 부분에 비해 두꺼운 두께를 가질 수 있다.
본 발명의 실시예들에 따르면, 활성 패턴 상의 채널 구조체들은 다양한 개수의 반도체 층들을 포함할 수 있으며, 체널 구조체들 각각의 하면의 레벨들은 채널 구조체에 포함된 반도체 층들의 개수에 따라 달라질 수 있다. 이에 따라 전기적 특성이 향상되고, 작동 전압이 감소된 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D' 선에 따른 단면도들이다.
도 3a 및 도 3b는 도 2a의 AA 부분 및 BB 부분을 각각 확대한 확대단면도들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 확대 단면도들로서, 각각 도 2a의 AA 부분 및 BB 부분에 대응된다.
도 5a 내지 도 5c는 은 본 발명의 실시예들에 따른 반도체 소자의 단면도들로서, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 대응된다.
도 6a 및 도 6b는 도 5a의 CC 부분 및 DD 부분을 각각 확대한 확대단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 단면도로서, 도 1의 A-A'선에 대응된다.
도 8a, 도 8b 및 도8c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들로서, 각각 도 1의 A-A' 선, B-B' 선 및 C-C' 선과 대응된다.
도 9a, 도 9b 및 도9c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들로서, 각각 도 1의 A-A' 선, B-B' 선 및 C-C' 선과 대응된다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 11 내지 도 14 및 도 15a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 A-A'선에 대응된다.
도 15b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 도 1의 B-B'선에 대응된다.
도 16b 내지 도 21b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 D-D'선에 대응된다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D' 선에 따른 단면도들이다.
도 1 및 도 2a를 참조하면, 기판(100) 상의 제1 영역(R1) 및 제1 영역(R1) 상의 제2 영역(R2)을 포함하는 반도체 소자가 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 기판(100)은 SOI(Silicon On Insulator) 기판일 수 있다.
제1 영역(R1) 및 제2 영역(R2)의 각각은 트랜지스터들을 포함할 수 있다. 제1 영역(R1)은 NMOS 트랜지스터 및 PMOS 트랜지스터 중 하나를 포함할 수 있다. 제2 영역(R2)은 NMOS 트랜지스터 및 PMOS 트랜지스터 중 제1 영역(R1)과 다른 하나를 포함할 수 있다. 예컨대, 제1 영역(R1)은 NMOS 트랜지스터를 포함할 수 있고, 제2 영역(R2)은 PMOS 트랜지스터를 포함할 수 있다.
실시예들에 따르면, 제1 영역(R1) 및 제2 영역(R2)은 로직 소자를 구성하는 표준 셀(Standard cell) 영역의 일부일 수 있다. 제1 영역(R1) 및 제2 영역(R2) 내의 트랜지스터들은 표준 셀을 구성하는 로직 트랜지스터들일 수 있다.
실시예들에 따르면, 제1 영역(R1) 및 제2 영역(R2)은 데이터를 저장하기 위한 복수의 트랜지스터들이 배치되는 메모리 셀 영역의 일부일 수 있다. 예컨대, 제1 영역(R1) 및 제2 영역(R2)의 트랜지스터들은 에스램(SRAM) 셀을 구성하는 메모리 트랜지스터들일 수 있다.
제1 영역(R1)의 트랜지스터들은 제1 소스/드레인 패턴들(SD1) 및 제1 소스/드레인 패턴들(SD1)을 연결하는 제1 채널 구조체들(CH1)을 포함할 수 있다. 제2 영역(R2)의 트랜지스터들은 제2 소스/드레인 패턴들(SD2) 및 제2 소스/드레인 패턴들(SD2)을 연결하는 제2 채널 구조체들(CH2)을 포함할 수 있다. 제1 영역(R1)의 트랜지스터들 및 제2 영역(R2)의 트랜지스터들은 게이트 전극(GE)에 인가되는 스위칭 신호에 따라 온(ON) 또는 오프(OFF)될 수 있다. 제1 영역(R1)의 트랜지스터들 및 제2 영역(R2)의 트랜지스터들은 반도체 소자 내의 기능에 따라 게이트 전극(GE)을 공유하거나 또는 공유하지 않을 수 있다.
한 쌍의 제1 소스/드레인 패턴들(SD1)이 하나의 게이트 전극(GE)을 사이에 두고 서로 이격될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)이 상기 하나의 게이트 전극(GE)을 사이에 두고 서로 이격될 수 있다. 제1 채널 구조체(CH1)는 상기 하나의 게이트 전극(GE)을 가로질러 상기 한쌍의 제1 소스/드레인 패턴들(SD1)을 연결하는 하부 반도체 패턴들(LSP)을 포함할 수 있다. 제2 채널 구조체(CH2)는 상기 하나의 게이트 전극(GE)을 가로질러 상기 한쌍의 제2 소스/드레인 패턴들(SD2)을 연결하는 상부 반도체 패턴들(USP)을 포함할 수 있다. 이때, 상부 반도체 패턴들(USP)의 개수는 수직적으로 중첩된 하부 반도체 패턴들(LSP)의 개수와 다를 수 있다. 일 예로, 도 2a의 AA 부분의 제1 채널 구조체(CH1)는 두 개의 하부 반도체 패턴들(LSP)을 가질 수 있고, 그와 수직적으로 중첩된 제2 채널 구조체(CH2)는 세 개의 상부 반도체 패턴들(USP)을 가질 수 있다. 다른 예로, 도 2a의 BB 부분의 제1 채널 구조체(CH1)는 세 개의 하부 반도체 패턴들(LSP)을 가질 수 있고, 그와 수직적으로 중첩된 제2 채널 구조체(CH2)는 두 개의 상부 반도체 패턴들(USP)을 가질 수 있다. 서로 다른 개수의 반도체 패턴들(LSP, USP)을 포함하도록 수직적으로 중첩된 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)는, 반도체 소자의 소비 전력을 감소시킬 수 있다.
도 1 내지 도 2d를 참조하면, 기판(100) 상에 활성 패턴(AP)이 제공될 수 있다. 활성 패턴(AP)은 기판(100)의 상면 또는 하면과 평행한 제1 방향(D1)으로 연장될 수 있다. 활성 패턴(AP)은 기판(100)의 상부에 형성된 트랜치(TR)에 의해 정의될 수 있다. 실시예들에 따르면, 활성 패턴(AP)은 기판(100)의 일부분일 수 있다.
소자 분리막(ST)이 트랜치들(TR)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 활성 패턴(AP)의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 활성 패턴(AP)의 측벽들을 덮을 수 있다.
활성 패턴(AP) 상에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 방향(D1)으로 배열될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 소스/드레인 패턴들(SD1)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예컨대, n형)의 불순물들을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예컨대, Si)를 포함할 수 있다.
제1 채널 구조체들(CH1)이 제1 소스/드레인 패턴들(SD1)의 사이에 배치될 수 있다. 제1 채널 구조체(CH1)는 제1 소스/드레인 패턴들(SD1) 중 제1 방향(D1)으로 서로 인접한 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다. 제1 채널 구조체(CH1)는 수직 적층된 하부 반도체 패턴들(LSP)을 포함할 수 있다. 하부 반도체 패턴들(LSP)은 제3 방향(D3)으로 서로 이격될 수 있다. 하부 반도체 패턴들(LSP)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 하부 반도체 패턴들(LSP)의 각각은, 예컨대, 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 제1 소스/드레인 패턴들(SD1)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 제1 소스/드레인 패턴들(SD1)의 상면들에 비해 높은 레벨에 위치할 수 있다. 제1 층간 절연막(110)의 하면은 소자 분리막(ST)과 접할 수 있다. 제1 층간 절연막(110)의 하면은 활성 패턴(AP)의 상면에 비해 낮은 레벨에 위치할 수 있다.
제2 소스/드레인 패턴들(SD2)이 제1 소스/드레인 패턴들(SD1)의 상면들(SD1u) 상에 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제1 소스/드레인 패턴들(SD1)과 수직적으로 중첩될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제1 방향(D1)으로 배열될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 소스/드레인 패턴들(SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 소스/드레인 패턴들(SD1)은 제2 도전형(예컨대, p형)의 불순물들을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)에 포함된 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예컨대, SiGe)를 포함할 수 있다.
제2 채널 구조체들(CH2)이 제2 소스/드레인 패턴들(SD2)의 사이에 배치될 수 있다. 제2 채널 구조체(CH2)는 제2 소스/드레인 패턴들(SD2) 중 제1 방향(D1)으로 서로 인접한 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다. 제2 채널 구조체(CH2)는 수직 적층된 상부 반도체 패턴들(USP)을 포함할 수 있다. 상부 반도체 패턴들(USP)은 제3 방향(D3)으로 서로 이격될 수 있다. 상부 반도체 패턴들(USP)의 각각은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재되어 압축 응력(compressive stress)을 제공받을 수 있다. 상부 반도체 패턴들(USP)은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 상부 반도체 패턴들(USP)의 각각은, 예컨대, 결정질 실리콘(crystalline silicon)을 포함할 수 있다.
제1 채널 구조체들(CH1)과 제2 채널 구조체들(CH2)의 사이에 분리 절연 패턴들(SS)이 제공될 수 있다. 분리 절연 패턴들(SS)의 각각은 하부 반도체 패턴들(LSP) 중 최상부 하부 반도체 패턴(LSP)의 상면 상에 위치할 수 있다. 분리 절연 패턴은 하부 반도체 패턴(LSP)과 접할 수 있다.
제2 층간 절연막(120)이 제1 층간 절연막(110) 상에 제공될 수 있다. 제2 층간 절연막(120)은 제2 소스/드레인 패턴들(SD2)을 덮을 수 있다. 제2 층간 절연막(120)은 제2 소스/드레인 패턴들(SD2)의 측면들 및 상면들을 덮을 수 있다. 제2 층간 절연막(120)은 제2 소스/드레인 패턴들(SD2)의 하면을 덮지 않을 수 있다.
활성 패턴(AP)을 가로질러 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 방향(D1)으로 배열될 수 있다. 게이트 전극(GE)은 한 쌍의 제1 소스/드레인 패턴들(SD1)의 사이 및 한 쌍의 및 제2 소스/드레인 패턴들(SD2)의 사이로 연장될 수 있다. 게이트 전극(GE)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 및 한 쌍의 제2 소스/드레인 패턴들(SD2)과 마주하는 양 측벽들(s1, s2)을 가질 수 있다. 달리 말해서, 한 쌍의 제1 소스/드레인 패턴들(SD1)은 게이트 전극(GE)의 양 측벽들(s1, s2) 상에 제공될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은 게이트 전극(GE)의 양 측벽들(s1, s2) 상에 제공되어 한 쌍의 제1 소스/드레인 패턴들(SD1)과 제3 방향(D3)으로 이격될 수 있다.
게이트 전극(GE)은 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)를 가로지를 수 있다. 게이트 전극(GE)은 제1 채널 구조체(CH1)를 적어도 부분적으로 둘러싸는 하부 부분(LE) 및 제2 채널 구조체(CH2)를 적어도 부분적으로 둘러싸는 상부 부분(UE)을 포함할 수 있다(도 2B 및 도 2C 참조). 본 발명의 실시예들에 따른 반도체 소자는 게이트 전극(GE)이 채널 구조체들(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예컨대, MBCFET)일 수 있다. 게이트 전극(GE)의 하부 부분(LE)은 제1 채널 구조체들(CH1) 및 제1 소스/드레인 패턴들(SD1)을 포함하는 하부 트랜지스터들을 스위칭할 수 있다. 게이트 전극(GE)의 상부 부분(UE)은 제2 채널 구조체들(CH2) 및 제2 소스/드레인 패턴들(SD2)을 포함하는 상부 트랜지스터들을 스위칭할 수 있다. 게이트 전극(GE)의 하부 부분(LE) 및 상부 부분(UE)은 전기적으로 연결되어 동시에 제어될 수 있다. 게이트 전극(GE)의 하부 부분(LE)은 하부 반도체 패턴들(LSP)의 사이 및 하부 반도체 패턴들(LSP)과 활성 패턴(AP)의 사이에 위치할 수 있다. 게이트 전극(GE)의 상부 부분(UE)은 상부 반도체 패턴들(USP)의 사이 및 상부 반도체 패턴들(USP) 중 최상부 상부 반도체 패턴(USP)의 상면 상에 위치할 수 있다.
게이트 전극(GE)의 양 측벽들(s1, s2) 상에 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높은 레벨에 위치할 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 구조체(CH1)의 사이 및 게이트 전극(GE)과 제2 채널 구조체(CH2)의 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 하부 반도체 패턴들(LSP) 및 상부 반도체 패턴들(USP)의 상면들, 하면들 및 측면들을 덮을 수 있다. 게이트 절연막(GI)은 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면 및 분리 절연 패턴(SS)의 측면들 및 상면을 덮을 수 있다(도 2b 및 도 2c 참조).
실시예들에 따르면, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing)을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예컨대, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예컨대, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 하부 반도체 패턴들(LSP) 및 상부 반도체 패턴들(USP)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예컨대, 서로 인접한 두 하부 반도체 패턴들(LSP)의 사이의 하부 부분(LE) 및 서로 인접한 두 상부 반도체 패턴들(USP)의 사이의 상부 부분(UE)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예컨대, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo) 중 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예컨대, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta) 중 적어도 하나의 금속을 포함할 수 있다.
게이트 전극(GE)과 제1 소스/드레인 패턴들(SD1)의 사이에 하부 내측 스페이서들(IP1)이 제공될 수 있다. 게이트 전극(GE)과 제2 소스/드레인 패턴들(SD2)의 사이에 상부 내측 스페이서들(IP2)이 제공될 수 있다. 하부 내측 스페이서들(IP1)은 하부 반도체 패턴들(LSP)의 상면 및 하면의 사이에 위치할 수 있다. 상부 내측 스페이서들(IP2)은 상부 반도체 패턴들(USP)의 상면 및 하면의 사이에 위치할 수 있다.
도 3A 및 도 3B는 도 2a의 AA 부분 및 BB 부분을 각각 확대한 확대단면도들이다.
도 2a, 도 2b 및 도 3a를 참조하여, 상부 반도체 패턴들(USP)의 개수가 수직적으로 중첩된 하부 반도체 패턴들(LSP)의 개수에 비해 많은 경우의 실시예들이 보다 상세히 설명된다. 도 2a 내지 도 2c를 참조하여 설명된 하나의 제1 채널 구조체(CH1) 내의 하부 반도체 패턴들(LSP)은 낮은 레벨에서부터 순서대로 제1, 제2 및 제3 하부 반도체 패턴들(LSP1, LSP2, LSP3)로 언급될 수 있다. 또한, 도 2a 내지 도 2c를 참조하여 설명된 하나의 제2 채널 구조체(CH2) 내의 상부 반도체 패턴들(USP)은 낮은 레벨에서부터 순서대로 제1, 제2 및 제3 상부 반도체 패턴들(USP1, USP2, USP3)로 언급될 수 있다. 앞서 설명된 구성들과 동일한 구성에 대한 상세한 설명은 생략될 수 있다.
제1 채널 구조체(CH1)는 수직 적층된 제1 및 제2 하부 반도체 패턴들(LSP1, LSP2)을 포함할 수 있다. 제2 채널 구조체(CH2)는 수직 적층된 제1 내지 제3 상부 반도체 패턴들(USP1, USP2, USP3)을 포함할 수 있다. 제1 및 제2 하부 반도체 패턴들(LSP1, LSP2) 및 제1 내지 제3 상부 반도체 패턴들(USP1, USP2, USP3)은 서로 동일한 두께를 가질 수 있다. 제1 내지 제3 상부 반도체 패턴들(USP1, USP2, USP3)은 제3 방향(D3)을 따라 일정한 간격으로 배치될 수 있다. 예컨대, 제1 및 제2 상부 반도체 패턴들(USP1, USP2) 사이의 거리는 제2 및 제3 상부 반도체 패턴들(USP2, USP3) 사이의 거리와 동일할 수 있다.
제1 및 제2 하부 반도체 패턴들(LSP1, LSP2)은 제1 소스/드레인 패턴들(SD1) 사이의 전자 이동 경로를 제공할 수 있고, 제1 내지 제3 상부 반도체 패턴들(USP1, USP2, USP3)은 제2 소스/드레인 패턴들(SD2) 사이의 전자 이동 경로를 제공할 수 있다. 이때, 제1 및 제2 하부 반도체 패턴들(LSP1, LSP2)은 제1 소스/드레인 패턴들(SD1)의 하면들(SD1l)에 비해 상면들(SD1u)과 가까이 형성됨으로써 활성 콘택들(AC1, AC2, AC3, 도 7 참조)과의 거리가 감소될 수 있다. 이로써 반도체 소자의 동작 전압이 낮아질 수 있다.
게이트 전극(GE)은 제1 내지 제4 상부 부분들(UE1, UE2, UE3, UE4) 및 제1 및 제2 하부 부분들(LE1, LE2)을 포함할 수 있다. 제1 상부 부분(UE1)은 제1 상부 반도체 패턴(USP1)의 하면과 제2 하부 반도체 패턴(LSP2)의 상면 사이에 위치할 수 있다. 제2 상부 부분(UE2)은 제1 상부 반도체 패턴(USP1)의 상면과 제2 상부 반도체 패턴(USP2)의 하면 사이에 위치할 수 있다. 제3 상부 부분(UE3)은 제2 상부 반도체 패턴(USP2)의 상면과 제3 상부 반도체 패턴(USP3)의 하면 사이에 위치할 수 있다. 제1 내지 제3 상부 부분들(UE1, UE2, UE3)은 서로 동일한 두께를 가질 수 있다. 제4 상부 부분(UE4)은 제3 상부 반도체 패턴(USP3)의 상면 상에 위치할 수 있다. 제4 상부 부분(UE4)은 제1 내지 제3 상부 부분들(UE1, UE2, UE3)에 비해 두꺼운 두께를 가질 수 있다. 달리 말해서, 제4 상부 부분(UE4)은 제1 내지 제4 상부 부분들(UE1, UE2, UE3, UE4) 중 가장 큰 두께를 가질 수 있다.
제1 하부 부분(LE1)은 제1 하부 반도체 패턴(LSP1)이 하면과 활성 패턴(AP)의 상면 사이에 위치할 수 있다. 제2 하부 부분(LE2)은 제1 및 제2 하부 반도체 패턴들(LSP1, LSP2)의 사이에 위치할 수 있다. 제2 하부 부분(LE2)은 제1 내지 제3 상부 부분들(UE1, UE2, UE3)과 동일한 두께를 가질 수 있다. 제1 하부 부분(LE1)의 두께(t1)는 제1 상부 부분(UE1)의 두께(t2)에 비해 두꺼울 수 있다. 실시예들에 따르면, 제1 하부 부분(LE1)의 두께(t1)는 반도체 패턴들(LSP, USP) 각각의 두께의 2배 내지 4배의 범위를 가질 수 있다. 제1 하부 부분(LE1)이 제1 상부 부분(UE1)에 비해 두꺼운 두께(t1)를 가짐에 따라 하부 트랜지스터의 동작 전압이 낮아질 수 있다.
하부 내측 스페이서들(IP1)이 제1 하부 부분(LE1)의 측벽 및 제2 하부 부분(LE2)의 측벽 상에 제공될 수 있다. 상부 내측 스페이서들(IP2)이 제1 내지 제3 상부 부분들(UE1, UE2, UE3)의 측벽들 상에 제공될 수 있다. 제1 하부 부분(LE1)의 측벽 상의 하부 내측 스페이서는 상부 내측 스페이서들(IP2)의 각각에 비해 긴 제3 방향(D3)의 길이를 가질 수 있다.
도 2a, 도2c 및 도 3b를 참조하여, 상부 반도체 패턴들(USP)의 개수가 수직적으로 중첩된 하부 반도체 패턴들(LSP)의 개수에 비해 적은 경우의 실시예들이 보다 상세히 설명된다. 앞서 설명된 구성들과 동일한 구성에 대한 상세한 설명은 생략될 수 있다.
제1 채널 구조체(CH1)는 수직 적층된 제1 내지 제3 하부 반도체 패턴들(LSP1, LSP2, LSP3)을 포함할 수 있다. 제2 채널 구조체(CH2)는 수직 적층된 제1 및 제2 상부 반도체 패턴들(USP1, USP2)을 포함할 수 있다. 제1 내지 제3 하부 반도체 패턴들(LSP1, LSP2, LSP3) 및 제1 및 제2 상부 반도체 패턴들(USP1, USP2)은 서로 동일한 두께를 가질 수 있다. 제1 내지 제3 하부 반도체 패턴들(LSP1, LSP2, LSP3)은 제3 방향(D3)을 따라 일정한 간격으로 배치될 수 있다. 예컨대, 제1 및 제2 하부 반도체 패턴들(LSP1, LSP2) 사이의 거리는 제2 및 제3 하부 반도체 패턴들(LSP2, LSP3) 사이의 거리와 동일할 수 있다.
게이트 전극(GE)은 제1 내지 제3 상부 부분들(UE1, UE2, UE3) 및 제1 내지 제3 하부 부분들(LE1, LE2, LE3)을 포함할 수 있다. 제1 하부 부분(LE1)은 제1 채널 구조체(CH1)의 하면(CH1l)과 활성 패턴(AP)의 상면 사이에 위치할 수 있다. 제2 하부 부분(LE2)은 제1 및 제2 하부 반도체 패턴들(LSP1, LSP2)의 사이에 위치할 수 있다. 제3 하부 부분(LE3)은 제2 및 제3 하부 반도체 패턴들(LSP2, LSP3)의 사이에 위치할 수 있다. 제1 내지 제3 하부 부분들(LE1, LE2, LE3)은 서로 동일한 두께를 가질 수 있다.
제1 상부 부분(UE1)은 제1 채널 구조체(CH1)와 제2 채널 구조체(CH2)의 사이에 위치할 수 있다. 구체적으로, 제1 상부 부분(UE1)은 제2 채널 구조체(CH2)의 하면(CH2l) 과 분리 절연 패턴(SS)의 상면 사이에 위치할 수 있다. 제2 상부 부분(UE2)은 제1 상부 반도체 패턴(USP1)의 상면과 제2 상부 반도체 패턴(USP2)의 하면 사이에 위치할 수 있다. 제3 상부 부분(UE3)은 제2 상부 반도체 패턴(USP2)의 상면 상에 위치할 수 있다. 제2 상부 부분(UE2)은 제1 내지 제3 상부 부분들(UE1, UE2, UE3) 중 가장 작은 두께를 가질 수 있다.
제2 채널 구조체(CH2)는 제2 소스/드레인 패턴(SD2)의 하면(SD2l)에 비해 상면(SD2u)과 인접하게 형성될 수 있다. 제2 채널 구조체(CH2)의 하면(CH2l)과 제2 소스/드레인 패턴(SD2)의 하면(SD2l) 사이의 거리(ds2)는 제1 채널 구조체(CH1)의 하면(CH1l)과 제1 소스/드레인 패턴(SD1)의 하면(SD1l) 사이의 거리(ds1)에 비해 클 수 있다. 제2 채널 구조체(CH2)의 하면(CH2l)과 제2 소스/드레인 패턴(SD2)의 하면(SD2l) 사이의 거리(ds2)의 증가에 따라, 제1 상부 부분(UE1)의 두께(t2)는 제1 내지 제3 하부 부분들(LE1, LE2, LE3)의 두께들 각각에 비해 두껍게 형성될 수 있다. 이로써 반도체 소자의 동작 전압이 낮아질 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자의 확대 단면도들로서, 각각 도 2a의 AA 부분 및 BB 부분에 대응된다. 앞서 설명된 구성들과 동일한 구성에 대한 상세한 설명은 생략될 수 있다.
도 4a를 참조하면, 제1 채널 구조체(CH1)는 하나의 하부 반도체 패턴(LSP1)만을 포함할 수 있다. 달리 말해서, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이의 대부분의 전자 이동은 하나의 하부 반도체 패턴(LSP1)을 통하여 이루어질 수 있다. 하부 반도체 패턴(LSP1)은 제1 소스/드레인 패턴(SD1)의 하면(SD1l)에 비해 상면(SD1u)에 인접할 수 있다. 게이트 전극(GE)의 제1 하부 부분(LE1)은 제2 채널 구조체(CH2)의 상면 상의 제4 상부 부분(UE4)에 비해 두꺼운 두께를 가질 수 있다.
도 4b를 참조하면, 제2 채널 구조체(CH2)는 하나의 상부 반도체 패턴(USP1) 만을 포함할 수 있다. 달리 말해서, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이의 대부분의 전자 이동은 하나의 상부 반도체 패턴(USP1)을 통하여 이루어질 수 있다. 상부 반도체 패턴(USP1)은 제2 소스/드레인 패턴(SD2)의 하면(SD2l)에 비해 상면(SD2u)에 인접할 수 있다. 게이트 전극(GE)의 제1 상부 부분(UE1)은 상부 반도체 패턴(USP1)의 상면 상의 제2 상부 부분(UE2)에 비해 두꺼운 두께를 가질 수 있다.
도 5a 내지 도 5c는 은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로서, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 대응된다. 도 6a 및 도 6b는 도 5a의 CC 부분 및 DD 부분을 각각 확대한 확대단면도들이다. 앞서 설명된 반도체 소자와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 차이점을 중심으로 설명한다.
도 5a 내지 도 6b를 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 도 2a 내지 도 2c를 참조하여 설명된 것과 달리 분리 절연 패턴들(SS)을 포함하지 않을 수 있다. 분리 절연 패턴들(SS)은 도 14를 참조하여 설명될 제1 희생층들(SAL1) 및 제2 희생층들(SAL2)과 동일한 물질로 형성될 수 있으며, 제1 희생층들(SAL1) 및 제2 희생층들(SAL2)과 함께 제거될 수 있다. 분리 절연 패턴들(SS)이 제거된 공간은 게이트 전극(GE)에 의해 채워질 수 있다.
구체적으로, 게이트 전극(GE)의 제1 상부 부분들(UE1)은 제1 채널 구조체(CH1)의 상면과 제2 채널 구조체(CH2)의 하면 사이에 제공되어, 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)과 인접할 수 있다. 제1 상부 부분(UE1)은 제2 소스/드레인 패턴(SD2)의 하면(SD2l)에 비해 높은 레벨에 위치한 상면을 가질 수 있고, 제1 소스/드레인 패턴(SD1)의 상면(SD1u)에 비해 낮은 레벨에 위치한 하면을 가질 수 있다. 제2 소스/드레인 패턴(SD2)의 하면(SD2l)은 제1 상부 부분(UE1)의 상면 및 하면 사이의 레벨에 위치할 수 있다.
다시, 도 6a를 참조하면, 제1 하부 부분(LE1)의 두께(t1)는 제1 상부 부분(UE1)의 두께(t2)에 비해 두꺼울 수 있다. 제1 상부 부분(UE1)의 두께(t2)는 제2 상부 부분(UE2) 및 제3 상부 부분(UE3)의 두께들 각각에 비해 두꺼울 수 있다.
다시, 도 6b를 참조하면, 제1 상부 부분(UE1)의 두께(t2)는 제1 하부 부분(LE1)의 두께(t1)에 비해 두꺼울 수 있다. 제2 채널 구조체(CH2)의 하면(CH2l)과 제2 소스/드레인 패턴(SD2)의 하면(SD2l) 사이의 거리(ds2)는 제1 채널 구조체(CH1)의 하면(CH1l)과 제1 소스/드레인 패턴(SD1)의 하면(SD1l) 사이의 거리(ds1)에 비해 클 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자의 단면도로서, 도 1의 A-A'선에 대응된다. 앞서 설명된 구성들과 동일한 구성에 대한 상세한 설명은 생략될 수 있다.
도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 제1 소스/드레인 패턴들(SD1) 및 제2 소스/드레인 패턴들(SD2)에 접속되는 활성 콘택들(AC1, AC2, AC3)을 포함할 수 있다.
실시예들에 따르면, 제1 활성 콘택(AC1)이 제1 소스/드레인 패턴(SD1)과 전기적으로 연결될 수 있다. 구체적으로, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130)은 게이트 스페이서(GS)의 상면 및 게이트 캐핑 패턴(GP)의 상면을 덮을 수 있다. 제1 활성 콘택(AC1)은 제1 내지 제3 층간 절연막들(110, 120, 130) 및 제2 소스/드레인 패턴(SD2)을 관통하여 제1 소스/드레인 패턴(SD1)에 접속될 수 있다. 제1 활성 콘택(AC1)의 측벽 상에는 제1 활성 콘택(AC1)과 제2 소스/드레인 패턴을 전기적으로 절연시키기 위한 배리어 절연막(BI)이 제공될 수 있다. 실시예들에 따르면, 제1 활성 콘택(AC1)은 제1 소스/드레인 패턴(SD1)의 내부로 연장될 수 있다. 제1 활성 콘택(AC1)은 제1 소스/드레인 패턴(SD1)의 상면에 비해 낮은 하면을 가질 수 있다.
실시예들에 따르면, 제2 활성 콘택(AC2)이 제2 소스/드레인 패턴(SD2)과 전기적으로 연결될 수 있다. 제2 활성 콘택(AC2)은 제2 층간 절연막(120) 및 제3 층간 절연막(130)을 관통할 수 있다.
실시예들에 따르면, 제3 활성 콘택(AC3)이 수직적으로 중첩된 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2)과 전기적으로 연결될 수 있다. 제3 활성 콘택(AC3)은 제1 내지 제3 층간 절연막들(110, 120, 130) 및 제2 소스/드레인 패턴(SD2)을 관통하여 제1 소스/드레인 패턴(SD1)에 접속될 수 있다. 제3 활성 콘택(AC3)의 측벽의 일부는 제2 소스/드레인 패턴(SD2)과 접촉할 수 있다. 제3 활성 콘택(AC3)은 제1 소스/드레인 패턴(SD1)의 내부로 연장될 수 있다. 제1 활성 콘택(AC1)은 제1 소스/드레인 패턴(SD1)의 상면에 비해 낮은 하면을 가질 수 있다.
도 8a, 도 8b 및 도8c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들로서, 각각 도 1의 A-A' 선, B-B' 선 및 C-C' 선과 대응된다. 앞서 설명된 구성들과 동일한 구성에 대한 상세한 설명은 생략될 수 있다.
도 8a 내지 도 8c를 참조하면, 분리 절연 패턴(SS)이 제2 방향(D2)으로 연장되어 게이트 전극(GE)의 하부 부분(LE)과 상부 부분(UE)을 제3 방향(D3)으로 분리할 수 있다. 분리 절연 패턴(SS)은 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)들이 비해 긴 제2 방향(D2)의 길이를 가질 수 있다. 게이트 전극(GE)의 하부 부분(LE)과 상부 부분(UE)은 전기적으로 절연될 수 있으며, 개별적으로 제어될 수 있다. 달리 말해서, 제1 영역(R1) 내의 트랜지스터는 제2 영역(R2) 내의 트랜지스터와 게이트 전극(GE)을 공유하지 않을 수 있다. 분리 절연 패턴(SS)의 상면 및 하면은 게이트 절연막(GI)에 의해 덮일 수 있다.
도 9a, 도 9b 및 도9c는 본 발명의 실시예들에 따른 반도체 소자의 단면도들로서, 각각 도 1의 A-A' 선, B-B' 선 및 C-C' 선과 대응된다. 앞서 설명된 반도체 소자와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 도 8a, 도 8b 및 도8c를 참조하여 설명된 반도체 소자와의 차이점을 중심으로 설명한다.
도 9a 내지 도 9c를 참조하면, 제1 채널 구조체(CH1)와 제2 채널 구조체(CH2)의 사이에 게이트 전극(GE)의 하부 부분(LE)의 일부 및 상부 부분(UE)의 일부가 제공될 수 있다. 분리 절연 패턴(SS)은 하부 부분(LE) 및 상부 부분(UE)의 사이에서, 제2 방향(D2)으로 연장될 수 있다. 게이트 전극(GE)의 하부 부분(LE) 및 상부 부분(UE)은 분리 절연 패턴(SS)에 의해 전기적으로 절연될 수 있다. 분리 절연 패턴(SS)은 기판(100)과 멀어지는 방향으로 오목하게 함몰된 부분을 가질 수 있다. 게이트 전극(GE)의 하부 부분(LE)은 분리 절연 패턴(SS)의 함몰된 부분을 채울 수 있다. 달리 말해서, 게이트 전극(GE)의 하부 부분(LE)은 제1 채널 구조체(CH1)와 제2 채널 구조체(CH2)의 사이에서 기판(100)과 멀어지는 방향으로 돌출된 부분을 가질 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 10을 참조하면, SRAM 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 PMOS 트랜지스터들일 수 있고, 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 NMOS 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인은 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인과 제1 노드(N1, first node)에 연결될 수 있다. 제1 노드(N1)는 예컨대, 도 7을 참조하여 설명된 제3 활성 콘택(AC)을 포함할 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(Vcc)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(Vss)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 예컨대, 도 2a를 참조하여 설명된 하부 트랜지스터들 중 어느 하나는 제1 풀-다운 트랜지스터(TD1)일 수 있고, 상기 어느 하나의 하부 트랜지스터와 수직적으로 중첩되어 게이트 전극(GE)을 공유하는 상부 트랜지스터는 제1 풀-업 트랜지스터(TU1)일 수 있다.
제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(Vcc)에 연결되고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(Vss)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 제2 인버터의 출력단에 해당할 수 있다.
제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결되고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결되고, 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 제2 액세스 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결되고, 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 SRAM 셀의 Access Disturb Margin (ADM)을 향상시킬 수 있다.
도 11 내지 도 14 및 도 15a 내지 도 21a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 A-A'선에 대응된다. 도 15b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 도 1의 B-B'선에 대응된다. 도 16b 내지 도 21b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 D-D'선에 대응된다.
도 11을 참조하면, 기판(100) 상에 제1 희생층(SAL1) 및 제1 활성층(ACL1)이 순차적으로 형성될 수 있다. 제1 희생층(SAL1)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 제1 활성층들(ACL1)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예컨대, 제1 희생층(SAL1)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 제1 활성층(ACL1)은 실리콘(Si)을 포함할 수 있다. 제1 희생층(SAL1)의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
도 12를 참조하면, 제1 활성층(ACL1) 상에 제1 마스크 패턴(ML1)을 형성할 수 있다. 제1 마스크 패턴(ML1)은 제1 활성층(ACL1)의 상면의 일부를 노출하는 개구부(OP1)를 가질 수 있다. 이어서, 제1 마스크 패턴(ML1) 상에 제1 이온 주입 공정(IIP1)을 수행하여 제1 이온 주입 패턴(IDP1)을 형성할 수 있다. 제1 이온 주입 공정(IIP1)이 수행되는 동안 제1 마스크 패턴(ML1)의 개구부(OP1)를 통해, 불순물이 제1 활성층(ACL1)의 내부로 주입될 수 있다. 제1 활성층(ACL1)의 일부로부터 제1 이온 주입 패턴(IDP1)이 형성될 수 있다. 제1 이온 주입 패턴(IDP1)은 제1 활성층(ACL1)과 식각 선택성을 가질 수 있다. 제1 이온 주입 패턴(IDP1)은 제1 희생층(SAL1)과 식각 선택성을 갖지 않을 수 있다. 달리 말해서, 제1 이온 주입 패턴(IDP1)은 제1 희생층(SAL1)과 동일한 에천트에 의하여 식각될 수 있으며, 제1 활성층(ACL1)은 상기 에천트에 의해 식각되지 않을 수 있다. 실시예들에 따르면, 제1 이온 주입 공정(IIP1)은 게르마늄(Ge)원소를 이용하여 수행될 수 있으며, 제1 이온 주입 패턴(IDP1)은 게르마늄(Ge)원소를 포함할 수 있다. 제1 이온 주입 패턴(IDP1)의 형성 이후 제1 마스크 패턴(ML1)은 제거될 수 있다.
도 13을 참조하면, 제1 이온 주입 패턴(IDP1)이 형성된 제1 활성층(ACL1) 상에 제1 희생층(SAL1) 및 제1 활성층(ACL1)을 교대로 반복하여 적층할 수 있다. 이어서, 제1 활성층(ACL1)의 상면 상에 분리 절연막(SL)을 형성할 수 있다. 분리 절연막(SL)은 제1 희생층(SAL1) 및 제1 활성층(ACL1)의 각각에 비해 두꺼운 두께를 갖도록 형성될 수 있다. 분리 절연막(SL)은 제1 희생층(SAL1), 제1 활성층(ACL1) 및 제1 이온 주입 패턴(IDP1)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예컨대, 분리 절연막(SL)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 분리 절연막(SL)과 기판(100)의 사이에는 세 개의 제1 활성층들(ACL1) 및 제1 활성층(ACL1)과 교대로 적층된 세 개의 제1 희생층들(SAL1)이 형성될 수 있다.
도 14을 참조하면, 분리 절연막(SL)의 상면 상에 제2 희생층(SAL2) 및 제2 활성층(ACL2)을 교대로 반복하여 적층할 수 있다. 제2 활성층들(ACL2) 중 최하부 제2 활성층(ACL2)의 형성 이후, 최하부 제2 활성층(ACL2) 상에 제2 이온주입 공정을 수행하여 제2 이온 주입 패턴(IDP2)을 형성할 수 있다. 제2 이온주입 공정은 도 12를 참조하여 설명된 제1 이온주입 공정(IIP1)과 유사한 방법으로 수행될 수 있다. 제2 활성층들(ACL2)의 개수 및 제2 희생층들(SAL2)의 개수는 각각 제1 활성층들(ACL1)의 개수 및 제1 희생층들(SAL1)의 개수와 동일할 수 있다.
도 15A 및 도 15B를 참조하면, 기판(100) 상에 활성 패턴(AP), 하부 적층 패턴(STP1) 및 상부 적층 패턴(STP2)을 형성할 수 있다. 구체적으로, 제2 활성층들(ACL2) 중 최상부 제2 활성층(ACL2) 상에 식각 마스크 패턴을 형성할 수 있다. 식각 마스크 패턴은 제1 방향(D1)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 상기 식각 마스크 패턴들을 이용한 패터닝 공정을 수행하여 트랜치들(TR)을 형성할 수 있다. 트랜치들(TR)은 기판(100)의 상부에 형성되어 제1 방향(D1)으로 연장될 수 있다. 트랜치들(TR)은 그들의 사이에 활성 패턴(AP)을 정의할 수 있다. 실시예들에 따르면, 트랜치들(TR)은 기판(100)의 하면과 가까워질수록 좁아지는 제2 방향(D2)의 폭을 가질 수 있고, 활성 패턴(AP)은 기판(100)의 하면과 가까워질수록 증가되는 제2 방향(D2) 폭을 가질 수 있다.
하부 적층 패턴(STP1) 및 상부 적층 패턴(STP2)이 활성 패턴(AP)과 중첩되어 형성될 수 있다. 하부 적층 패턴(STP1) 및 상부 적층 패턴(STP2)은 기판(100)과 함께 식각되어 제1 방향(D1)으로 연장될 수 있다. 하부 적층 패턴(STP1)은 활성 패턴(AP)의 상면 상에 교번적으로 적층된 제1 희생층들SAL1) 및 제1 활성층들(ACL1)을 포함할 수 있다. 상부 적층 패턴(STP2)은 분리 절연막(SL)의 상면 상에 교번적으로 적층된 제2 희생층들(SAL2) 및 제2 활성층들(ACL2)을 포함할 수 있다.
트랜치들(TR)을 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여 소자 분리막(ST)을 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 하부 적층 패턴(STP1) 및 상부 적층 패턴(STP2)은 소자 분리막(ST)에 의해 덮이지 않을 수 있다. 달리 말해서, 하부 적층 패턴(STP1)은 소자 분리막(ST)의 위로 수직하게 돌출될 수 있다.
이어서, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제2 방향(D2)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제1 방향(D1)을 따라 배열될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 희생막은, 예컨대, 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다. 희생 패턴들(PP) 각각은 제1 이온 주입 패턴(IDP1) 및 제2 이온 주입 패턴(IDP2) 중 어느 하나와 수직적으로 중첩될 수 있다. 예컨대, 제1 이온 주입 패턴(IDP1)과 수직적으로 중첩된 희생 패턴(PP)은 제2 이온 주입 패턴(IDP2)과는 수직적으로 중첩되지 않을 수 있다. 제1 이온 주입 패턴(IDP1) 및 제2 이온 주입 패턴(IDP2)은 제1 방향(D1)으로 서로 인접한 한 쌍의 희생 패턴들(PP) 사이의 공간과 수직적으로 중첩될 수 있다.
도 16a 내지 도 16b를 참조하면, 상부 적층 패턴(STP2) 내에 제1 리세스들(RS1)이 형성될 수 있다 제1 리세스들(RS1)을 형성하는 동안, 활성 패턴(AP) 양 측 상의 소자 분리막(ST)이 함께 리세스될 수 있다(도 16c 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 활성 패턴(AP) 상의 상부 적층 패턴(STP2)을 식각하여, 제1 리세스들(RS1)을 형성할 수 있다. 제1 리세스들(RS1)은, 희생 패턴들(PP)의 측벽 상의 공간들로부터 기판(100)의 상면을 향하여 형성될 수 있다.
복수의 제1 리세스들(RS1)은 제1 방향(D1)으로 배열될 수 있다. 한 쌍의 제1 리세스들(RS1) 사이에 상부 반도체 패턴들(USP)을 포함하는 제2 채널 구조체(CH2)가 형성될 수 있다. 상부 반도체 패턴들(USP)은 제2 희생층(SAL2)과 교대로 적층될 수 있으며, 서로 수직적으로 이격될 수 있다. 제2 채널 구조체들(CH2) 중 하나는 제2 이온 주입 패턴(IDP2)의 상면 상에 형성될 수 있다. 제2 이온 주입 패턴(IDP2)의 상면 상에 배치된 제2 채널 구조체(CH2)는 제2 이온 주입 패턴(IDP2)의 상면 상에 배치되지 않은 제2 채널 구조체(CH2)에 비해 적은 개수의 상부 반도체 패턴들(USP)을 가질 수 있다. 제2 이온 주입 패턴(IDP2)의 상면 상에 배치되지 않은 제2 채널 구조체(CH2)의 상부 반도체 패턴들(USP) 중 최하부 상부 반도체 패턴(USP)은 제2 이온 주입 패턴(IDP2)과 동일 레벨에 위치할 수 있다.
도 17a 및 도 17b를 참조하면, 제2 희생층들(SAL2)의 측면들 상에 상부 내측 스페이서들(IP2)이 형성될 수 있다. 구체적으로, 제1 리세스(RS1)에 의해 노출된 제2 희생층들(SAL2)의 측면들을 부분적으로 식각할 수 있다. 제2 희생층들(SAL2)이 부분적으로 제거된 공간을 채우는 절연막을 형성할 수 있다. 상기 절연막을 식각하여 수직적으로 서로 이격된 상부 내측 스페이서들(IP2)을 형성할 수 있다. 상부 내측 스페이서들(IP2)은 상부 반도체 패턴들(USP)의 사이에 형성될 수 있으며, 상부 반도체 패턴들(USP)의 측벽과 정렬된 측벽을 가질 수 있다. 제2 희생층들(SAL2)의 측면들을 제거하는 동안 제2 이온 주입 패턴(IDP2)의 측면들의 일부가 함께 식각될 수 있다. 따라서, 적어도 한 쌍의 상부 내측 스페이서들(IP2)은 제2 이온 주입 패턴(IDP2)의 측면들 상에 형성될 수 있다. 제2 이온 주입 패턴(IDP2)의 측면 상의 상부 내측 스페이서(IP2)는 제2 이온 주입 패턴(IDP2)의 상면 상의 상부 반도체 패턴(USP)의 측면 및 제2 이온 주입 패턴(IDP2)의 하면 상의 상부 반도체 패턴(USP)의 측면 상으로 연장될 수 있다. 제2 이온 주입 패턴(IDP2)의 측면 상의 상부 내측 스페이서(IP2)는 다른 상부 내측 스페이서들(IP2)에 비해 긴 제3 방향(D3)의 길이를 가질 수 있다.
도 18a 및 도 18b를 참조하면, 제1 리세스들(RS1)을 더욱 리세스하여 제2 리세스들(RS2)을 형성할 수 있다 제2 리세스들(RS2)을 형성하는 동안, 활성 패턴(AP) 양 측 상의 소자 분리막(ST)이 함께 리세스될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 활성 패턴(AP) 상의 하부 적층 패턴(STP1)을 식각하여, 제1 리세스들(RS1)에 비해 깊은 제2 리세스들(RS2)을 형성할 수 있다. 제2 리세스들(RS2)의 바닥들은 활성 패턴(AP)의 최상부 표면에 비해 낮은 레벨에 위치할 수 있다. 제2 리세스들(RS2)의 바닥들은 제1 희생층들(SAL1) 중 최하부 제1 희생층(SAL1)의 하면에 비해 낮은 레벨에 위치할 수 있다.
제2 리세스들(RS2) 사이에 하부 반도체 패턴들(LSP)을 포함하는 제1 채널 구조체(CH1)가 형성될 수 있다. 하부 반도체 패턴들(LSP)은 제1 희생층(SAL1)과 교대로 적층될 수 있으며, 서로 수직적으로 이격될 수 있다. 제1 채널 구조체들(CH1) 중 하나는 제1 이온 주입 패턴(IDP1)의 상면 상에 형성될 수 있다. 제1 이온 주입 패턴(IDP1)의 상면 상에 배치된 제1 채널 구조체(CH1)는 제1 이온 주입 패턴(IDP1)의 상면 상에 배치되지 않은 제1 채널 구조체(CH1)에 비해 적은 개수의 하부 반도체 패턴들(LSP)을 가질 수 있다. 제1 이온 주입 패턴(IDP1)의 상면 상에 배치되지 않은 제1 채널 구조체(CH1)의 하부 반도체 패턴들(LSP) 중 최하부 하부 반도체 패턴(LSP)은 제1 이온 주입 패턴(IDP1)과 동일 레벨에 위치할 수 있다.
이어서, 제1 희생층들(SAL1)의 측면들 상에 하부 내측 스페이서들(IP1)이 형성될 수 있다. 구체적으로, 제2 리세스(RS2)에 의해 노출된 제1 희생층들(SAL1)의 측면들을 부분적으로 식각할 수 있다. 제1 희생층들(SAL1)이 부분적으로 제거된 공간을 채우는 절연막을 형성할 수 있다. 상기 절연막을 식각하여 수직적으로 서로 이격된 하부 내측 스페이서들(IP1)을 형성할 수 있다. 하부 내측 스페이서들(IP1)은 하부 반도체 패턴들(LSP)의 사이에 형성될 수 있으며, 상부 반도체 패턴들(LSP)의 측벽과 정렬된 측벽을 가질 수 있다. 제1 희생층들(SAL1)의 측면들을 제거하는 동안 제1 이온 주입 패턴(IDP1)의 측면들의 일부가 함께 식각될 수 있다. 따라서, 적어도 하나의 하부 내측 스페이서들(IP1)은 제1 이온 주입 패턴(IDP1)의 측면들 상에 형성될 수 있다. 제2 이온 주입 패턴(IDP2)의 측면 상의 하부 내측 스페이서(IP1)는 제1 이온 주입 패턴(IDP1)의 상면 상의 하부 반도체 패턴(LSP)의 측면 및 제1 이온 주입 패턴(IDP1)의 하면 상의 상부 반도체 패턴(LSP)의 측면 상으로 연장될 수 있다. 제1 이온 주입 패턴(IDP1)의 측면 상의 하부 내측 스페이서(IP1)는 다른 하부 내측 스페이서들(IP1)에 비해 긴 제3 방향(D3)의 길이를 가질 수 있다.
실시예들에 따르면, 하부 내측 스페이서들(IP1)을 형성하는 공정은 생략될 수 있다.
도 19a 및 도 19b를 참조하면, 제2 리세스들(RS2) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 소스/드레인 패턴들(SD1)은 하부 반도체 패턴들(LSP)의 측벽들 및 활성 패턴(AP)의 상면을 시드층으로 하는 제1 SEG 공정을 수행하여 형성될 수 있다. 예컨대, 제1 SEG 공정은, 예컨대, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
예컨대, 제1 소스/드레인 패턴들(SD1)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
실시예들에 따르면, 제1 소스/드레인 패턴들(SD1)을 형성하기에 앞서, 상부 반도체 패턴들(USP)의 측벽들을 덮는 배리어막을 형성할 수 있다. 제1 SEG 공정을 수행하는 동안 상부 반도체 패턴들(USP)의 측벽들은 노출되지 않을 수 있다. 따라서, 제1 소스/드레인 패턴들(SD1)은 제2 리세스(RS2)의 하부에 선택적으로 성장될 수 있다. 상기 배리어막은 도 17a 및 14b를 참조하여 설명된 상부 내측 스페이서들(IP2)의 형성공정과 함께 또는 상부 내측 스페이서들(IP2)의 형성 공정 이후 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 기판(100) 상에 제1 층간 절연막(110)을 형성할 수 있다. 제1 층간 절연막(110)을 형성하는 것은 제1 소스/드레인 패턴들(SD1)을 덮는 절연막을 형성하는 것 및 상기 절연막의 상면이 분리 절연 패턴들(SS)의 상면에 비해 높지 않은 레벨에 위치할 때까지 상기 절연막을 식각하는 것을 포함할 수 있다. 제1 층간 절연막(110)은 평탄한 상면을 가질 수 있다. 제1 층간 절연막(110)의 하면은 소자 분리막(ST)의 상면을 덮을 수 있다. 제1 층간 절연막(110)의 하면은 트랜치(TR)의 바닥을 향하여 볼록하게 돌출될 수 있다.
도 21a 및 도 21b를 참조하면, 제1 층간 절연막(110)의 상면 상에 제2 소스/드레인 패턴들(SD2)을 형성할 수 있다. 구체적으로, 상부 반도체 패턴들(USP)의 측벽들을 시드층(seed layer)으로 하는 제2 SEG 공정을 수행하여, 상부 반도체 패턴들(USP)의 측벽들을 덮는 제1 반도체 영역이 형성될 수 있다. 제1 반도체 영역은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 영역은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 실시예들에 따르면, 제1 반도체 영역은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 영역의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 영역 상에 제3 SEG 공정을 수행하여, 제2 반도체 영역이 형성될 수 있다. 제2 반도체 영역은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 예컨대, 제2 반도체 영역의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제1 반도체 영역 및 제2 반도체 영역은 제2 소스/드레인 패턴(SD2)을 구성할 수 있다. 실시예들에 따르면, 상기 제2 및 제3 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 실시예들에 따르면, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제2 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
도 20a, 도 21a 및 도 21b를 참조하면, 제2 소스/드레인 패턴들(SD2) 및 게이트 스페이서들(GS)을 덮는 제2 층간 절연막(120)이 형성될 수 있다. 예컨대, 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 를 함께 참조하면, 희생 패턴들(PP)의 상면들이 노출될 때까지 제2 층간 절연막(120)이 평탄화될 수 있다. 제2 층간 절연막(120)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제2 층간 절연막(120)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP), 제1 희생층들(SAL1) 및 제2 희생층들(SAL2)이 식각 공정을 이용하여 선택적으로 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 게르마늄 농도를 제1 이온 주입 패턴(IDP1) 및 제2 이온 주입 패턴(IDP2)을 함께 제거할 수 있다. 희생 패턴들(PP), 제1 희생층들(SAL1), 제2 희생층들(SAL2), 제1 이온 주입 패턴(IDP1) 및 제2 이온 주입 패턴(IDP2)이 제거되어 빈 공간들(ES)이 형성될 수 있다. 제1 이온주입 패턴(IDP1) 및 제1 이온주입 패턴(IDP1)의 상하면 상의 제1 희생층들(SAL1)이 함께 제거되어 형성된 빈 공간(ES)은 서로 인접한 두 상부 반도체 패턴들(USP) 사이의 빈 공간들(ES)에 비해 클 수 있다. 또한, 제2 이온주입 패턴(IDP2) 및 제2 이온주입 패턴(IDP2)의 상하면 상의 제2 희생층들(SAL2)이 함께 제거되어 형성된 빈 공간(ES)은 서로 인접한 두 하부 반도체 패턴들(LSP) 사이의 빈 공간들(ES)에 비해 클 수 있다.
도 2a 내지 도 2c를 참조하면, 빈 공간들(ES) 내에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은 빈 공간들(ES)을 채우도록 형성될 수 있다. 실시예들에 따르면, 게이트 전극(GE)을 형성하는 것은 빈 공간들(ES) 내에 제1 금속 패턴을 형성하는 것 및 빈 공간들(ES)의 잔부를 채우는 제2 금속 패턴을 형성하는 것을 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다. 제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 이어서, 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상의 활성 패턴;
    상기 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들;
    상기 한 쌍의 제1 소스/드레인 패턴들의 상면들 상의 한 쌍의 제2 소스/드레인 패턴들;
    상기 활성 패턴을 가로질러 연장되며, 상기 한 쌍의 제1 소스/드레인 패턴들 및 상기 한 쌍의 제2 소스/드레인 패턴들과 마주하는 측벽들을 갖는 게이트 전극;
    상기 게이트 전극을 가로질러 상기 한 쌍의 제1 소스/드레인 패턴들을 연결하는 제1 채널 구조체; 및
    상기 게이트 전극을 가로질러 상기 한 쌍의 제2 소스/드레인 패턴들을 연결하는 제2 채널 구조체를 포함하되,
    상기 게이트 전극은 상기 제1 채널 구조체의 하면과 상기 활성 패턴의 상면 사이의 제1 하부 부분 및 상기 제1 채널 구조체의 상면과 상기 제2 채널 구조체의 하면 사이의 제1 상부 부분을 포함하고,
    상기 제1 하부 부분은 상기 제1 상부 부분에 비해 두꺼운 두께를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 채널 구조체는 수직 적층된 상부 반도체 패턴들을 포함하고,
    상기 제1 채널 구조체는 상기 상부 반도체 패턴들의 개수에 비해 적은 하나 이상의 하부 반도체 패턴을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 채널 구조체는 상기 제1 하부 부분의 상면 상의 제1 하부 반도체 패턴 및 상기 제1 하부 반도체 패턴의 상면 상의 제2 하부 반도체 패턴을 포함하고,
    상기 게이트 전극은 상기 제1 하부 반도체 패턴과 상기 제2 하부 반도체 패턴의 사이에 상기 제1 하부 부분에 비해 얇은 두께를 갖는 제2 하부 부분을 더 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 상부 부분은 상기 한 쌍의 제2 소스/드레인 패턴들의 하면들에 비해 높은 레벨에 위치한 상면을 갖는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 하부 부분의 하면은 상기 한 쌍의 제1 소스/드레인 패턴들의 하면들에 비해 높은 레벨에 위치하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 하부 부분의 측면 상의 하부 내측 스페이서 및 상기 제1 상부 부분의 측면 상의 상부 내측 스페이서를 포함하되,
    상기 하부 내측 스페이서는 상기 상부 내측 스페이서에 비해 긴 수직 길이를 갖는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 하부 부분은 상기 제1 상부 부분과 전기적으로 연결되는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제2 채널 구조체는 상기 제1 상부 부분의 상면 상의 제1 상부 반도체 패턴 및 상기 제1 상부 반도체 패턴의 상면 상의 제2 상부 반도체 패턴을 포함하고,
    상기 게이트 전극은 상기 제1 상부 반도체 패턴과 상기 제2 상부 반도체 패턴의 사이에 상기 제1 상부 부분에 비해 얇은 두께를 갖는 제2 상부 부분을 더 포함하는 반도체 소자.
  9. 기판 상에 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상의 한 쌍의 제1 소스/드레인 패턴들;
    상기 한 쌍의 제1 소스/드레인 패턴들을 연결하는 적어도 하나의 하부 반도체 패턴을 포함하는 제1 채널 구조체;
    상기 한 쌍의 제1 소스/드레인 패턴들 상의 제1 층간 절연막;
    상기 제1 층간 절연막 상에 상기 한 쌍의 제1 소스/드레인 패턴들과 수직적으로 중첩된 한 쌍의 제2 소스/드레인 패턴들;
    상기 한 쌍의 제2 소스/드레인 패턴들을 연결하는 상부 반도체 패턴들을 포함하는 제2 채널 구조체;
    상기 한 쌍의 제2 소스/드레인 패턴들 상의 제2 층간 절연막;
    상기 제1 채널 구조체 및 상기 제2 채널 구조체를 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극;
    상기 게이트 전극의 측벽 상의 게이트 스페이서들;
    상기 게이트 스페이서들의 사이에서 상기 게이트 전극의 상면을 덮는 게이트 캐핑 패턴; 및
    상기 게이트 전극과 상기 한 쌍의 제1 소스/드레인 패턴들의 사이의 내측 스페이서들을 포함하되,
    상기 게이트 전극은 상기 제1 채널 구조체의 하면과 상기 활성 패턴의 상면 사이의 제1 하부 부분 및 상기 제1 채널 구조체의 상면과 상기 제2 채널 구조체의 하면 사이의 제1 상부 부분을 포함하고,
    상기 제1 하부 부분은 상기 제1 상부 부분에 비해 두꺼운 두께를 갖는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 상부 부분은 상기 한 쌍의 제2 소스/드레인 패턴들의 하면들에 비해 높은 레벨에 위치한 상면을 갖는 반도체 소자.
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