CN115911045A - 半导体器件 - Google Patents

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China
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patterns
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河大元
金旻奎
崔道永
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

一种半导体器件，包括：有源图案，在衬底上；一对第一源/漏图案，在有源图案上；一对第二源/漏图案，在一对第一源/漏图案的顶表面上；栅电极，跨有源图案延伸，并且该栅电极具有面向一对第一源/漏图案和一对第二源/漏图案的侧壁；第一沟道结构，跨栅电极延伸并将一对第一源/漏图案彼此连接；以及第二沟道结构，跨栅电极延伸并将一对第二源/漏图案彼此连接。栅电极包括第一沟道结构的底表面与有源图案的顶表面之间的第一下部、以及第一沟道结构的顶表面与第二沟道结构的底表面之间的第一上部。第一下部的厚度大于第一上部的厚度。

Description

半导体器件
相关申请的交叉引用
本申请要求2021年8月13日向韩国知识产权局递交的韩国专利申请No.10-2021-0107381的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也不断缩小。MOSFET的缩小可能使半导体器件的操作特性劣化。因此，已经进行了各种研究以开发用于制造具有优异性能同时克服由半导体器件的高集成度引起的限制的半导体器件的方法。
发明内容
本发明构思的一些示例实施例提供了一种具有增强的电特性和提高的可靠性的半导体器件。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：有源图案，在衬底上；一对第一源/漏图案，在有源图案上；一对第二源/漏图案，在所述一对第一源/漏图案的顶表面上；栅电极，跨所述有源图案延伸，所述栅电极具有面向所述一对第一源/漏图案和所述一对第二源/漏图案的侧壁；第一沟道结构，跨栅电极延伸并将一对第一源/漏图案彼此连接；以及第二沟道结构，跨栅电极延伸并将一对第二源/漏图案彼此连接。栅电极可以包括：第一下部，在第一沟道结构的底表面与有源图案的顶表面之间；以及第一上部，在第一沟道结构的顶表面与第二沟道结构的底表面之间。第一下部的厚度可以大于第一上部的厚度。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：有源图案，在衬底上沿第一方向延伸，所述第一方向平行于衬底的顶表面或衬底的底表面；一对第一源/漏图案，在有源图案上；一对第二源/漏图案，与一对第一源/漏图案竖直间隔开；第一沟道结构，将一对第一源/漏图案彼此连接；第二沟道结构，将一对第二源/漏图案彼此连接；以及栅电极，围绕第一沟道结构和第二沟道结构，栅电极沿与第一方向相交的第二方向延伸。第一沟道结构的底表面与一对第一源/漏图案的底表面之间的距离可以小于第二沟道结构的底表面与一对第二源/漏图案的底表面之间的距离。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：有源图案，在衬底上沿第一方向延伸，第一方向平行于衬底的顶表面或衬底的底表面；一对第一源/漏图案，在有源图案上；第一沟道结构，包括至少一个下半导体图案，所述至少一个下半导体图案将一对第一源/漏图案彼此连接；第一层间介电层，在一对第一源/漏图案上；一对第二源/漏图案，在第一层间介电层上，该一对第二源/漏图案与一对第一源/漏图案竖直重叠；第二沟道结构，包括多个上半导体图案，所述多个上半导体图案将一对第二源/漏图案彼此连接；第二层间介电层，在一对第二源/漏图案上；栅电极，跨第一沟道结构和第二沟道结构延伸，栅电极沿与第一方向相交的第二方向延伸；多个栅间隔物，在栅电极的侧壁上；栅极封盖图案，在栅间隔物之间覆盖栅电极的顶表面；以及多个内间隔物，在栅电极与一对第一源/漏图案之间。栅电极可以包括：第一下部，在第一沟道结构的底表面与有源图案的顶表面之间；以及第一上部，在第一沟道结构的顶表面与第二沟道结构的底表面之间。第一下部的厚度可以大于第一上部的厚度。
附图说明
图1示出了示出根据本发明构思的一些示例实施例的半导体器件的平面图。
图2A、图2B、图2C和图2D示出了分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图。
图3A和图3B示出了分别示出图2A的部分AA和BB的放大截面图。
图4A和图4B示出了分别示出图2A的部分AA和BB的放大截面图。
图5A、图5B和图5C示出了分别沿图1的线A-A'、B-B'和C-C'截取的截面图，其示出了根据本发明构思的一些示例实施例的半导体器件。
图6A和图6B示出了分别示出图5A的部分CC和DD的放大截面图。
图7示出了沿图1的线A-A'截取的截面图，示出了根据本发明构思的一些示例实施例的半导体器件。
图8A、图8B和图8C示出了分别沿图1的线A-A'、B-B'和C-C'截取的截面图，其示出了根据本发明构思的一些示例实施例的半导体器件。
图9A、图9B和图9C示出了分别沿图1的线A-A'、B-B'和C-C'截取的截面图，其示出了根据本发明构思的一些示例实施例的半导体器件。
图10示出了示出根据本发明构思的一些示例实施例的包括半导体器件的静态随机存取存储器(SRAM)单元的电路图。
图11、图12、图13和图14以及图15A、图16A、图17A、图18A、图19A、图20A和图21A示出了沿图1的线A-A'截取的截面图，其示出了根据本发明构思的一些示例实施例的制造半导体器件的方法。
图15B示出了沿图1的线B-B'截取的截面图，其示出了根据本发明构思的一些示例实施例的制造半导体器件的方法。
图16B、图17B、图18B、图19B、图20B和图21B示出了沿图1的线D-D'截取的截面图，其示出了根据本发明构思的一些示例实施例的制造半导体器件的方法。
具体实施方式
在下文中，将结合附图描述根据本发明构思的一些示例实施例的半导体器件及其制造方法。
应当理解，当诸如层、膜、区域或衬底之类的元件被称为在另一个元件“上”时，该元件可以直接在该另一个元件上或者也可以存在中间元件。相比之下，当一个元件被称为在另一个元件的“直接上面”时，不存在中间元件。还应当理解，当一个元件被称为在另一个元件“上”时，该元件可以在该另一个元件的上方或下方或者与该另一个元件相邻(例如，水平相邻)。
将理解的是，相对于其他元件和/或其属性(例如，结构、表面、方向等)可以被称为“垂直的”、“平行的”、“共面的”等的元件和/或其属性(例如，结构、表面、方向等)可以为“垂直的”、“平行的”、“共面的”等，或者可以相对于其他元件和/或其属性分别为“基本垂直的”、“基本平行的”、“基本共面的”。
相对于其他元件和/或其属性为“基本垂直的”元件和/或其属性(例如，结构、表面、方向等)将被理解为相对于其他元件和/或其属性在制造公差和/或材料公差范围内为“垂直的”，和/或相对于其他元件和/或其属性具有相对于“垂直”等的在幅度和/或角度上的等于或小于10％(例如，±10％的公差)的偏差。
相对于其他元件和/或其属性为“基本平行的”元件和/或其属性(例如，结构、表面、方向等)将被理解为相对于其他元件和/或其属性在制造公差和/或材料公差范围内为“平行的”，和/或相对于其他元件和/或其属性具有相对于“平行”等的在幅度和/或角度上的等于或小于10％(例如，±10％的公差)的偏差。
相对于其他元件和/或其属性为“基本共面的”元件和/或其属性(例如，结构、表面、方向等)将被理解为相对于其他元件和/或其属性在制造公差和/或材料公差范围内为“共面的”，和/或相对于其他元件和/或其属性具有相对于“共面”等的在幅度和/或角度上的等于或小于10％(例如，±10％的公差)的偏差。
将理解的是，在本文中元件和/或其属性可以被描述为与其他元件“相同”或“等同”，并且将进一步理解的是，在本文中被描述为与其他元件“一样”、“相同”或“等同”的元件和/或其属性可以与其他元件和/或其属性“一样”、“相同”或“等同”或者“基本一样”、“基本相同”或“基本等同”。与其他元件和/或其属性“基本一样”、“基本相同”或“基本等同”的元件和/或其属性应理解为包括在制造公差和/或材料公差内与其他元件和/或其属性一样、相同或等同的元件和/或其属性。与其他元件和/或其属性一样或基本一样和/或相同或基本相同的元件和/或其属性可以在结构上相同或基本相同，在功能上相同或基本相同，和/或在组成上相同或基本相同。
将理解的是，在本文中被描述为“基本”相同和/或相同的元件和/或其属性涵盖了具有在幅度上等于或小于10％的相对差的元件和/或其属性。此外，不管元件和/或其属性是否被修改为“基本上”，将理解的是，这些元件和/或其属性应解释为包括在所述元件和/或其属性附近的制造或操作公差(例如，±10％)。
当在本说明书中结合数值使用术语“约”或“基本上”时，其意指的是相关联的数值包括所述数值附近的±10％的公差。当指定范围时，所述范围包括其间的所有值，诸如0.1％的增量。
图1示出了示出根据本发明构思的一些示例实施例的半导体器件的平面图。图2A、图2B、图2C和图2D示出了分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图。
参考图1和图2A，可以提供一种半导体器件，该半导体器件包括衬底100上的第一区R1和第一区R1上的第二区R2。衬底100可以是化合物半导体衬底或包括硅、锗或硅锗的半导体衬底。备选地，衬底100可以是绝缘体上硅(SOI)衬底。
第一区R1和第二区R2可以包括晶体管。第一区R1可以包括NMOS晶体管和PMOS晶体管之一。第二区R2可以包括与第一区R1中包括的晶体管不同的NMOS晶体管和PMOS晶体管之一。例如，第一区R1可以包括NMOS晶体管，而第二区R2可以包括PMOS晶体管。
根据一些示例实施例，第一区R1和第二区R2可以是构成逻辑器件的标准单元部分的一部分。第一区R1和第二区R2中的晶体管可以是标准单元中的逻辑晶体管。
根据一些示例实施例，第一区R1和第二区R2可以是设置有用于数据存储的多个晶体管的存储单元部分的一部分。例如，第一区R1和第二区R2中的晶体管可以是静态随机存取存储器(SRAM)单元中包括的存储晶体管。
第一区R1中的晶体管可以包括第一源/漏图案SD1以及将第一源/漏图案SD1彼此连接的第一沟道结构CH1。第二区R2中的晶体管可以包括第二源/漏图案SD2以及将第二源/漏图案SD2彼此连接的第二沟道结构CH2。第一区R1和第二区R2中的晶体管可以根据施加到栅电极GE的开关信号而导通或断开。基于半导体器件中的功能，栅电极GE可以由第一区R1和第二区R2中的晶体管共享或不共享。
一对第一源/漏图案SD1可以跨一个栅电极GE彼此间隔开(例如，彼此隔离不直接接触)。一对第二源/漏图案SD2可以跨一个栅电极GE彼此间隔开。第一沟道结构CH1可以包括下半导体图案LSP，该下半导体图案LSP跨一个栅电极GE延伸并且将一对第一源/漏图案SD1彼此连接。第二沟道结构CH2可以包括上半导体图案USP，该上半导体图案USP跨一个栅电极GE延伸并且将一对第二源/漏图案SD2彼此连接。在这种情况下，上半导体图案USP的数量可以与彼此竖直重叠的下半导体图案LSP的数量不同。例如，如图2A的部分AA所示，两个下半导体图案LSP可以被包括在第一沟道结构CH1中，并且三个上半导体图案USP可以被包括在与第一沟道结构CH1竖直重叠的第二沟道结构CH2中。作为另一示例，如图2A的部分BB所示，三个下半导体图案LSP可以被包括在第一沟道结构CH1中，并且两个上半导体图案USP可以被包括在与第一沟道结构CH1竖直重叠的第二沟道结构CH2中。第一沟道结构CH1和第二沟道结构CH2可以彼此竖直重叠以分别包括数量彼此不同的下半导体图案LSP和上半导体图案USP，并且可以降低半导体器件的功耗。
应当理解，本文所用的关于元件的“数量”的术语“数量”可以指元件的“数目”。
参考图1至图2D，有源图案AP可以设置在衬底100上。有源图案AP可以沿与衬底100的顶表面100T或底表面100B平行的第一方向D1延伸。有源图案AP可以由形成在衬底100的上部上的沟槽TR限定。根据一些示例实施例，有源图案AP可以是衬底100的一部分。
器件隔离层ST可以填充沟槽TR。器件隔离层ST可以包括氧化硅层。器件隔离层ST可以不覆盖有源图案AP的上部。器件隔离层ST可以覆盖有源图案AP的侧壁。
第一源/漏图案SD1可以设置在衬底100上。第一源/漏图案SD1可以沿第一方向D1布置。第一源/漏图案SD1可以在第一方向D1上彼此间隔开。第一源/漏图案SD1可以是通过选择性外延生长(SEG)工艺形成的外延图案。第一源/漏图案SD1可以包括具有第一导电类型(例如，n型)的杂质。第一源/漏图案SD1可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。
第一沟道结构CH1可以设置在第一源/漏图案SD1之间。第一沟道结构CH1可以将沿第一方向D1彼此相邻的一对第一源/漏图案SD1彼此连接。第一沟道结构CH1可以包括竖直堆叠的下半导体图案LSP。下半导体图案LSP可以在第三方向D3上彼此间隔开。下半导体图案LSP可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。下半导体图案LSP中的每一个可以包括例如晶体硅。
第一层间介电层110可以设置在衬底100上。第一层间介电层110可以覆盖第一源/漏图案SD1。第一层间介电层110的顶表面可以位于比第一源/漏图案SD1的顶表面SD1u的水平高的水平处。第一层间介电层110可以具有与器件隔离层ST接触的底表面。第一层间介电层110的底表面可以位于比有源图案AP的顶表面的水平低的水平处。
在本说明书中，术语“水平”可以指竖直高度和/或在竖直方向(例如，第三方向D3，该第三方向D3可以与衬底100的顶表面100T、衬底100的底表面100B等垂直)上距参考位置(例如，衬底100的顶表面100T、衬底100的底表面100B等)的距离。参考位置可以被理解为元件的高度、水平和/或相对水平“相对于”、“基于”或水平“距”的位置。例如，当第一元件在本文中被描述为位于比第二元件的水平高的水平处时，第一元件可以在竖直方向(例如，第三方向D3)上比第二元件距参考位置更远。在另一示例中，当第一元件在本文中被描述为位于比第二元件的水平低的水平处时，第一元件可以在竖直方向(例如，第三方向D3)上比第二元件更靠近参考位置。在另一示例中，当第一元件在本文中被描述为水平在两个其他元件的水平之间时，第一元件可以在竖直方向上相对于其他元件中的一个距参考位置更远并且在竖直方向上比其他元件中的另一个更靠近参考位置。
第二源/漏图案SD2可以设置在第一源/漏图案SD1的顶表面SD1u上。第二源/漏图案SD2可以与第一源/漏图案SD1竖直重叠。第二源/漏图案SD2可以沿第一方向D1布置。第二源/漏图案SD2可以在第一方向D1上彼此间隔开。第二源/漏图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。第二源/漏图案SD2可以包括具有第二导电类型(例如，p型)的杂质。第二源/漏图案SD2可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。
第二沟道结构CH2可以设置在第二源/漏图案SD2之间。第二沟道结构CH2可以将沿第一方向D1彼此相邻的一对第二源/漏图案SD2彼此连接。第二沟道结构CH2可以包括竖直堆叠的上半导体图案USP。上半导体图案USP可以在第三方向D3上彼此间隔开。上半导体图案USP中的每一个可以介于一对第二源/漏图案SD2之间并且可以被提供有压应力。上半导体图案USP可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。上半导体图案USP中的每一个可以包括例如晶体硅。
多个分离介电图案SS可以设置在第一沟道结构CH1与第二沟道结构CH2之间。分离介电图案SS中的每一个可以位于下半导体图案LSP中的最上面的下半导体图案LSP的顶表面上。分离介电图案SS可以与最上面的下半导体图案LSP接触。
第二层间介电层120可以设置在第一层间介电层110上。第二层间介电层120可以覆盖第二源/漏图案SD2。第二层间介电层120可以覆盖第二源/漏图案SD2的侧表面和顶表面。第二层间介电层120可以不覆盖第二源/漏图案SD2的底表面。
多个栅电极GE可以设置为在跨有源图案AP延伸的同时沿第二方向D2延伸。将理解，被描述为跨另一元件“延展”等的元件可以互换地被称为跨另一元件“延伸”等。第二方向D2可以与第一方向D1相交。第二方向D2可以与第一方向D1垂直。第二方向D2可以平行于衬底100的顶表面或底表面。栅电极GE可以沿第一方向D1布置。栅电极GE可以在一对第一源/漏图案SD1之间以及一对第二源/漏图案SD2之间延伸。栅电极GE可以具有面向一对第一源/漏图案SD1和一对第二源/漏图案SD2的相对侧壁s1和s2。例如，一对第一源/漏图案SD1可以设置在栅电极GE的相对侧壁s1和s2上。一对第二源/漏图案SD2可以设置在栅电极GE的相对侧壁s1和s2上，并且可以在第三方向D3上与一对第一源/漏图案SD1间隔开。第三方向D3可以与第一方向D1和/或第二方向D2相交。第三方向D3可以与第一方向D1和第二方向D2两者垂直。第三方向D3可以垂直于衬底100的顶表面或底表面。
栅电极GE可以跨第一沟道结构CH1和第二沟道结构CH2延伸。栅电极GE可以包括至少部分地围绕第一沟道结构CH1的下部LE和至少部分地围绕第二沟道结构CH2的上部UE(参见图2B和图2C)。根据本发明构思的一些示例实施例的晶体管可以是栅电极GE三维地围绕第一沟道结构CH1和第二沟道结构CH2的三维场效应晶体管(例如，MBCFET)。栅电极GE的下部LE可以对包括第一沟道结构CH1和第一源/漏图案SD1的下晶体管进行开关。栅电极GE的上部UE可以对包括第二沟道结构CH2和第二源/漏图案SD2的上晶体管进行开关。栅电极GE的下部LE和上部UE可以彼此电连接并且可以同时被控制。栅电极GE的下部LE可以位于下半导体图案LSP之间以及有源图案AP与下半导体图案LSP之间。栅电极GE的上部UE可以位于上半导体图案USP之间，以及位于上半导体图案USP中的最上面的上半导体图案USP的顶表面上。
多个栅间隔物GS可以设置在栅电极GE的相对侧壁s1和s2上。栅间隔物GS可以沿栅电极GE在第二方向D2延伸。栅间隔物GS的顶表面可以位于比栅电极GE的顶表面的水平高的水平处。栅间隔物GS的顶表面可以与第二层间介电层120的顶表面共面。栅间隔物GS可以包括选自SiCN、SiCON和SiN中的至少一种。根据一些示例实施例，栅间隔物GS可以包括由选自SiCN、SiCON和SiN中的至少两种构成的多层。
栅极封盖图案GP可以设置在栅电极GE上。栅极封盖图案GP可以沿栅电极GE在第二方向D2上延伸。栅极封盖图案GP可以包括选自SiON、SiCN、SiCON和SiN中的至少一种。
栅介电层GI可以介于栅电极GE与第一沟道结构CH1之间以及栅电极GE与第二沟道结构CH2之间。栅介电层GI可以覆盖下半导体图案LSP和上半导体图案USP的顶表面、底表面和侧表面。栅介电层GI可以覆盖栅电极GE下方的器件隔离层ST的顶表面，并且还可以覆盖分离介电图案SS的顶表面和侧表面(参见图2B和图2C)。
根据一些示例实施例，栅介电层GI可以包括氧化硅层、氮氧化硅层和高k介电层中的一种或多种。高k介电层可以包括介电常数大于氧化硅层的介电常数的高k介电材料。例如，高k介电材料可以包括选自以下各项中的至少一种：氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽或铌酸铅锌。根据一些示例实施例，本发明构思的半导体器件可以包括使用负电容器的负电容场效应晶体管。例如，栅介电层GI可以包括呈现铁电特性的铁电材料层和呈现顺电特性的顺电材料层。
铁电材料层可以具有负电容，而顺电材料层可以具有正电容。例如，当两个或多个电容器串联连接时并且当每个电容器具有正电容时，总电容可以减小到小于每个电容器的电容。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大到比每个电容器的电容的绝对值大的正值。
当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容可以增加。总电容的增加可以用于允许包括铁电材料层的晶体管在室温下具有小于约60mV/decade的亚阈值摆幅。
铁电材料层可以具有铁电特性。铁电材料层可以包括例如选自氧化铪、氧化铪锆、氧化钛锶钡和氧化铅锆钛中的至少一种。例如，氧化铪锆可以是氧化铪掺杂有锆(Zr)的材料。对于另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可以包括掺杂在其中的杂质。例如，杂质可以包括选自以下各项中的至少一种：铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)。铁电材料层中包括的杂质的类型可以根据铁电材料层中包括的铁电材料而改变。
当铁电材料层包括氧化铪时，铁电材料层可以包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)之类的杂质中的至少一种。
当杂质是铝(Al)时，铁电材料层可以包括约3原子百分比至8原子百分比的铝。在本说明书中，杂质的比率可以是铝与铪和铝之和的比率。
当杂质是硅(Si)时，铁电材料层可以包括约2原子百分比至约10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括约2原子百分比至约10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括约1原子百分比至7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括约50原子百分比至80原子百分比的锆。
顺电材料层可以具有顺电特性。顺电材料层可以包括例如选自氧化硅和高k金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如选自氧化铪、氧化锆和氧化铝中的至少一种，但本发明构思不限于此。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电特性，但顺电材料层可以不具有铁电特性。例如，当铁电材料层和顺电材料层包括氧化铪时，铁电材料层中包括的氧化铪可以具有与顺电材料层中包括的氧化铪不同的晶体结构。
铁电材料层可以具有呈现铁电特性的厚度。铁电材料层的厚度可以在例如约0.5nm至约10nm的范围内，但本发明构思不限于此。因为铁电材料具有其自身的表现铁电特性的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
例如，栅介电层GI可以包括单个铁电材料层。作为另一示例，栅介电层GI可以包括彼此间隔开的多个铁电材料层。栅介电层GI可以具有多个铁电材料层与多个顺电材料层交替堆叠的堆叠结构。
栅电极GE可以包括第一金属图案和第一金属图案上的第二金属图案。栅介电层GI可以在其上设置有与下半导体图案LSP和上半导体图案USP相邻的第一金属图案。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。第一金属图案的厚度和组成可以被调整以实现晶体管的期望的阈值电压。例如，两个相邻下半导体图案LSP之间的下部LE以及两个相邻上半导体图案USP之间的上部UE可以由第一金属图案或功函数金属形成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)和至少一种金属，例如钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)。此外，第一金属图案还可以包括碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。
第二金属图案可以包括电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括至少一种金属，例如钨(W)、铝(Al)、钛(Ti)和钽(Ta)。
多个下内间隔物IP1可以设置在栅电极GE与第一源/漏图案SD1之间。多个上内间隔物IP2可以设置在栅电极GE与第二源/漏图案SD2之间。下内间隔物IP1可以位于下半导体图案LSP的顶表面与底表面之间。上内间隔物IP2可以位于上半导体图案USP的顶表面与底表面之间。
图3A和图3B示出了分别示出图2A的部分AA和BB的放大截面图。
参考图2A、图2B和图3A，详细描述了一些示例实施例，在这些示例实施例中的每一个中，上半导体图案USP的数量比彼此竖直重叠的下半导体图案LSP的数量大。参考图2A至图2C讨论的单个第一沟道结构CH1中的下半导体图案LSP可以包括在水平方面以升序堆叠的第一下半导体图案LSP1、第二下半导体图案LSP2和第三下半导体图案LSP3。此外，参考图2A至图2C讨论的单个第二沟道结构CH2中的上半导体图案USP可以包括在水平方面以升序堆叠的第一上半导体图案USP1、第二上半导体图案USP2和第三上半导体图案USP3。将省略关于上述相同组件的详细描述。
第一沟道结构CH1可以包括竖直堆叠的第一下半导体图案LSP1和第二下半导体图案LSP2。第二沟道结构CH2可以包括竖直堆叠的第一上半导体图案USP1、第二上半导体图案USP2和第三上半导体图案USP3。第一下半导体图案LSP1和第二下半导体图案LSP2的厚度可以与第一上半导体图案USP1、第二上半导体图案USP2和第三上半导体图案USP3的厚度相同。第一上半导体图案USP1、第二上半导体图案USP2和第三上半导体图案USP3可以沿第三方向D3以规则间隔设置。例如，第一上半导体图案USP1和第二上半导体图案USP2之间(例如，沿第三方向D3)的距离可以与第二上半导体图案USP2和第三上半导体图案USP3之间的距离相同。
如本文所用，元件的“厚度”可以指元件在垂直于衬底100的顶表面或底表面的竖直方向(例如，第三方向D3)上的尺寸(例如，距离)，例如，竖直长度、在第三方向上的长度D3、在第三方向上的距离D3等。如本文所用，元件的“宽度”可以指元件在平行于衬底100的顶表面或底表面的水平方向(例如，第一方向D1和/或第二方向D2)上的尺寸(例如，距离)。
第一下半导体图案LSP1和第二下半导体图案LSP2可以在第一源/漏图案SD1之间提供电子迁移路径，并且第一上半导体图案USP1、第二上半导体图案USP2和第三上半导体图案USP3可以在第二源/漏图案SD2之间提供电子迁移路径。第一下半导体图案LSP1和第二下半导体图案LSP2可以形成为相比第一源/漏图案SD1的底表面SD1l更靠近第一源/漏图案SD1的顶表面SD1u，并且因此可以减小第一下半导体图案LSP1和第二下半导体图案LSP2与有源触点(参见图7的AC1、AC2和AC3)之间(例如，在第三方向D3上)的距离。因此，半导体器件可以降低操作电压，这可以改善半导体器件的电特性、半导体器件的可靠性等。
栅电极GE可以包括第一上部UE1、第二上部UE2、第三上部UE3和第四上部UE4，并且还可以包括第一下部LE1和第二下部LE2。第一上部UE1可以位于第一上半导体图案USP1的底表面与第二下半导体图案LSP2的顶表面之间。第二上部UE2可以位于第一上半导体图案USP1的顶表面与第二上半导体图案USP2的底表面之间。第三上部UE3可以位于第二上半导体图案USP2的顶表面与第三上半导体图案USP3的底表面之间。第一上部UE1、第二上部UE2和第三上部UE3可以具有相同的厚度。第四上部UE4可以位于第三上半导体图案USP3的顶表面上。第四上部UE4的厚度可以大于第一上部UE1、第二上部UE2和第三上部UE3的厚度。例如，第四上部UE4的厚度可以大于第一上部UE1、第二上部UE2和第三上部UE3中的任何其他上部的厚度。
第一下部LE1可以位于第一下半导体图案LSP1的底表面与有源图案AP的顶表面之间。第二下部LE2可以位于第一下半导体图案LSP1与第二下半导体图案LSP2之间。第二下部LE2的厚度可以与第一上部UE1、第二上部UE2和第三上部UE3的厚度相同。第一下部LE1的厚度t1可以大于第一上部UE1的厚度t2。根据一些示例实施例，第一下部LE1的厚度t1可以是半导体图案LSP和USP中的每一个的厚度的约2至4倍。由于第一下部LE1的厚度t1大于第一上部UE1的厚度t2，因此下晶体管(例如，一对第一源/漏图案SD1和第一沟道结构CH1)的操作电压可以降低，这可以改善半导体器件的电特性、半导体器件的可靠性等。
下内间隔物IP1可以设置在第一下部LE1的侧壁和第二下部LE2的侧壁上。上内间隔物IP2可以设置在第一上部UE1、第二上部UE2和第三上部UE3的侧壁上。第一下部LE1的侧壁上的下内间隔物IP1在第三方向D3上的长度可以比上内间隔物IP2中的每一个在第三方向D3上的长度大。
参考图2A、图2C和图3B，详细描述了一些示例实施例，在这些示例实施例中的每一个中，上半导体图案USP的数量比彼此竖直重叠的下半导体图案LSP的数量小。将省略关于上述相同组件的详细描述。
第一沟道结构CH1可以包括竖直堆叠的第一下半导体图案LSP1、第二下半导体图案LSP2和第三下半导体图案LSP3。第二沟道结构CH2可以包括竖直堆叠的第一上半导体图案USP1和第二上半导体图案USP2。第一下半导体图案LSP1、第二下半导体图案LSP2和第三下半导体图案LSP3的厚度可以与第一上半导体图案USP1和第二上半导体图案USP2的厚度相同。第一下半导体图案LSP1、第二下半导体图案LSP2和第三下半导体图案LSP3可以沿第三方向D3以规则间隔设置。例如，第一下半导体图案LSP1和第二下半导体图案LSP2之间(例如，沿第三方向D3)的距离可以与第二下半导体图案LSP2和第三下半导体图案LSP3之间(例如，沿第三方向D3)的距离相同。
栅电极GE可以包括第一上部UE1、第二上部UE2和第三上部UE3，并且还可以包括第一下部LE1、第二下部LE2和第三下部LE3。第一下部LE1可以位于第一沟道结构CH1的底表面CH1l与有源图案AP的顶表面之间。第二下部LE2可以位于第一下半导体图案LSP1与第二下半导体图案LSP2之间。第三下部LE3可以位于第二下半导体图案LSP2与第三下半导体图案LSP3之间。第一下部LE1、第二下部LE2和第三下部LE3可以具有相同的厚度。
第一上部UE1可以位于第一沟道结构CH1与第二沟道结构CH2之间。例如，第一上部UE1可以位于第二沟道结构CH2的底表面CH2l与分离介电图案SS的顶表面之间。第二上部UE2可以位于第一上半导体图案USP1的顶表面与第二上半导体图案USP2的底表面之间。第三上部UE3可以位于第二上半导体图案USP2的顶表面上。第二上部UE2的厚度可以小于第一上部UE1和第三上部UE3中的任何其他上部的厚度。
第二沟道结构CH2可以形成为相比第二源/漏图案SD2的底表面SD2l更靠近第二源/漏图案SD2的顶表面SD2u。第二沟道结构CH2的底表面CH2l与第二源/漏图案SD2的底表面SD2l之间(例如，沿第三方向D3)的距离ds2可以大于第一沟道结构CH1的底表面CH1l与第一源/漏图案SD1的底表面SD1l之间(例如，沿第三方向D3)的距离ds1。第二沟道结构CH2的底表面CH2l与第二源/漏图案SD2的底表面SD2l之间的距离ds2的增加可以导致第一上部UE1形成为具有比第一下部LE1、第二下部LE2和第三下部LE3中的每一个的厚度大的厚度t2。因此，半导体器件可以降低操作电压，这可以改善半导体器件的电特性、半导体器件的可靠性等。
图4A和图4B示出了分别示出图2A的部分AA和BB的放大截面图。将省略关于上述相同组件的详细描述。
参考图4A，第一沟道结构CH1可以仅包括一个下半导体图案LSP1。例如，一对第一源/漏图案SD1之间的电子迁移的大部分可以通过一个下半导体图案LSP1来执行。下半导体图案LSP1可以相比第一源/漏图案SD1的底表面SD1l更靠近顶表面SD1u。栅电极GE的第一下部LE1的厚度可以比第二沟道结构CH2的顶表面上的第四上部UE4的厚度大。
参考图4B，第二沟道结构CH2可以仅包括一个上半导体图案USP1。例如，一对第二源/漏图案SD2之间的电子迁移的大部分可以通过一个上半导体图案USP1来执行。上半导体图案USP1可以相比第二源/漏图案SD2的底表面SD2l更靠近顶表面SD2u。栅电极GE的第一上部UE1的厚度可以比上半导体图案USP1的顶表面上的第二上部UE2的厚度大。
图5A、图5B和图5C示出了分别沿图1的线A-A'、B-B'和C-C'截取的截面图，其示出了根据本发明构思的一些示例实施例的半导体器件。图6A和图6B示出了分别示出图5A的部分CC和DD的放大截面图。可以省略与上述半导体器件的技术特征相同的技术特征的描述，并且将说明其不同之处。
参考图5A至图6B，与参考图2A至图2C进行的讨论不同，根据本发明构思的一些示例实施例的半导体器件可以不包括分离介电图案SS。分离介电图案SS可以由与将在图14中讨论的第一牺牲层SAL1和第二牺牲层SAL2的材料相同的材料形成，并且可以与第一牺牲层SAL1和第二牺牲层SAL2一起被去除。分离介电图案SS所在的空间可以填充有栅电极GE。
例如，栅电极GE的第一上部UE1可以设置在第一沟道结构CH1的顶表面与第二沟道结构CH2的底表面之间，并且可以与下半导体图案LSP和上半导体图案USP相邻。第一上部UE1的顶表面可以位于比第二源/漏图案SD2的底表面SD2l的水平高的水平处，并且第一上部UE1的底表面可以位于比第一源/漏图案SD1的顶表面SD1u的水平低的水平处。第二源/漏图案SD2的底表面SD2l可以位于第一上部UE1的顶表面的水平与底表面的水平之间的水平处。
参考图6A，第一下部LE1的厚度t1可以大于第一上部UE1的厚度t2。第一上部UE1的厚度t2可以比第二上部UE2和第三上部UE3中的每一个的厚度大。
参考图6B，第一上部UE1的厚度t2可以大于第一下部LE1的厚度t1。第二沟道结构CH2的底表面CH2l与第二源/漏图案SD2的底表面SD2l之间的距离ds2可以大于第一沟道结构CH1的底表面CH1l与第一源/漏图案SD1的底表面SD1l之间的距离ds1。
图7示出了沿图1的线A-A'截取的截面图，其示出了根据本发明构思的一些示例实施例的半导体器件。将省略关于上述相同组件的详细描述。
参考图7，根据本发明构思的一些示例实施例的半导体器件可以包括与第一源/漏图案SD1和第二源/漏图案SD2耦接的有源触点AC1、AC2和AC3。
根据一些示例实施例，第一有源触点AC1可以电连接到第一源/漏图案SD1。例如，第三层间介电层130可以设置在第二层间介电层120上。第三层间介电层130可以覆盖栅间隔物GS的顶表面和栅极封盖图案GP的顶表面。第一有源触点AC1可以穿透第一层间介电层110、第二层间介电层120、第三层间介电层130以及第二源/漏图案SD2，从而耦接到第一源/漏图案SD1。第一有源触点AC1可以在其侧壁上设置有阻挡介电层BI，该阻挡介电层BI将第一有源触点AC1与第二源/漏图案SD2电绝缘。根据一些示例实施例，第一有源触点AC1可以延伸到第一源/漏图案SD1中。第一有源触点AC1的底表面可以低于第一源/漏图案SD1的顶表面。
根据一些示例实施例，第二有源触点AC2可以电连接到第二源/漏图案SD2。第二有源触点AC2可以穿透第二层间介电层120和第三层间介电层130。
根据一些示例实施例，第三有源触点AC3可以与彼此竖直重叠的第一源/漏图案SD1和第二源/漏图案SD2电连接。第三有源触点AC3可以穿透第一层间介电层110、第二层间介电层120、第三层间介电层130以及第二源/漏图案SD2，从而耦接到第一源/漏图案SD1。第三有源触点AC3可以具有侧壁，该侧壁的一部分与第二源/漏图案SD2接触。第三有源触点AC3可以延伸到第一源/漏图案SD1中。第三有源触点AC3的底表面可以低于第一源/漏图案SD1的顶表面。
图8A、图8B和图8C示出了分别沿图1的线A-A'、B-B'和C-C'截取的截面图，其示出了根据本发明构思的一些示例实施例的半导体器件。将省略关于上述相同组件的详细描述。
参考图8A至图8C，分离介电图案SS可以沿第二方向D2延伸以在第三方向D3上将栅电极GE的下部LE与上部UE彼此分开。分离介电图案SS在第二方向D2上的长度可以大于第一沟道结构CH1和第二沟道结构CH2中的每一个在第二方向D2上的长度。栅电极GE的下部LE和上部UE可以彼此电绝缘并且可以彼此分开地控制。例如，栅电极GE可以不被第一区R1中的晶体管和第二区R2中的晶体管共享。分离介电图案SS可以具有被栅介电层GI覆盖的顶表面和底表面。
图9A、图9B和图9C示出了分别沿图1的线A-A'、B-B'和C-C'截取的截面图，其示出了根据本发明构思的一些示例实施例的半导体器件。可以省略对与上面讨论的半导体器件的技术特征相同的技术特征的描述，并且下文将集中于与参考图8A、图8B和图8C讨论的半导体器件的不同之处。
参考图9A至图9C，可以在第一沟道结构CH1和第二沟道结构CH2之间设置有栅电极GE中包括的下部LE和上部UE中的每一个的一部分。分离介电图案SS可以在下部LE与上部UE之间沿第二方向D2延伸。栅电极GE的下部LE和上部UE可以通过分离介电图案SS彼此电绝缘。分离介电图案SS可以具有在远离衬底100的方向上凹入的部分。栅电极GE的下部LE可以填充分离介电图案SS的凹陷部分。例如，在第一沟道结构CH1与第二沟道结构CH2之间，栅电极GE的下部LE可以具有在远离衬底100的方向上突出的部分。
图10示出了示出根据本发明构思的一些示例实施例的包括半导体器件的静态随机存取存储器(SRAM)单元的电路图。
参考图10，静态随机存取存储器(SRAM)单元可以包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是PMOS晶体管，而第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是NMOS晶体管。
第一节点N1可以与第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极连接。第一节点N1可以包括参考图7讨论的第三有源触点AC3。电力线Vcc可以连接到第一上拉晶体管TU1的第二源极/漏极，而地线Vss可以连接到第一下拉晶体管TD1的第二源极/漏极。第一上拉晶体管TU1的栅极可以电连接到第一下拉晶体管TD1的栅极。例如，第一下拉晶体管TD1可以对应于参考图2A讨论的下晶体管之一，而第一上拉晶体管TU1可以对应于上晶体管，该上晶体管与一个下晶体管竖直重叠并且与一个下晶体管共享栅电极GE。
第一上拉晶体管TU1和第一下拉晶体管TD1可以构成第一反相器。第一反相器可以具有与第一上拉晶体管TU1和第一下拉晶体管TD1的连接栅极相对应的输入端，并且可以具有对应于第一节点N1的输出端。
第二节点N2可以与第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极连接。第二上拉晶体管TU2可以具有连接到电力线Vcc的第二源极/漏极，而第二下拉晶体管TD2可以具有连接到地线Vss的第二源极/漏极。第二上拉晶体管TU2和第二下拉晶体管TD2可以具有彼此电连接的栅极。第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二反相器可以具有与第二上拉晶体管TU2和第二下拉晶体管TD2的连接栅极相对应的输入端，并且可以具有对应于第二节点N2的输出端。
第一反相器与第二反相器可以彼此连接以构成锁存结构。在该配置中，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可以电连接到第二节点N2，而第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点N1。第一存取晶体管TA1可以具有连接到第一节点N1的第一源极/漏极和连接到第一位线BL1的第二源极/漏极。第二存取晶体管TA2可以具有连接到第二节点N2的第一源极/漏极和连接到第二位线BL2的第二源极/漏极。第一存取晶体管TA1和第二存取晶体管TA2可以使它们的栅极电连接到字线WL。根据本发明构思的一些示例实施例的半导体器件可以增加SRAM单元的存取干扰容限(margin)。
图11、图12、图13和图14以及图15A、图16A、图17A、图18A、图19A、图20A和图21A示出了沿图1的线A-A'截取的截面图，其示出了根据本发明构思的一些示例实施例的制造半导体器件的方法。图15B示出了沿图1的线B-B'截取的截面图，其示出了根据本发明构思的一些示例实施例的制造半导体器件的方法。图16B、图17B、图18B、图19B、图20B和图21B示出了沿图1的线D-D'截取的截面图，其示出了根据本发明构思的一些示例实施例的制造半导体器件的方法。
参考图11，第一牺牲层SAL1和第一有源层ACL1可以顺序形成在衬底100上。第一牺牲层SAL1可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，而第一有源层ACL1可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。例如，第一牺牲层SAL1可以包括硅锗(SiGe)，而第一有源层ACL1可以包括硅(Si)。第一牺牲层SAL1中包含的锗(Ge)的浓度可以在约10at％至约30at％的范围内。
参考图12，可以在第一有源层ACL1上形成第一掩模图案ML1。第一掩模图案ML1可以具有部分地暴露第一有源层ACL1的顶表面的开口OP1。之后，可以使用第一掩模图案ML1执行第一离子注入工艺IIP1以形成第一离子注入图案IDP1。在第一离子注入工艺IIP1期间，第一有源层ACL1可以通过第一掩模图案ML1的开口OP1设置有杂质。第一有源层ACL1的一部分可以形成到第一离子注入图案IDP1中。第一离子注入图案IDP1可以相对于第一有源层ACL1具有蚀刻选择性。第一离子注入图案IDP1可以相对于第一牺牲层SAL1不具有蚀刻选择性。例如，可以使用与用于蚀刻第一牺牲层SAL1的蚀刻剂相同的蚀刻剂来蚀刻第一离子注入图案IDP1，并且可以不使用蚀刻剂蚀刻第一有源层ACL1。根据一些示例实施例，锗(Ge)元素可以用于执行第一离子注入工艺IIP1并且可以被包括在第一离子注入图案IDP1中。在形成第一离子注入图案IDP1之后，可以去除第一掩模图案ML1。
参考图13，另一个第一牺牲层SAL1和另一个第一有源层ACL1可以交替并重复地堆叠在形成有第一离子注入图案IDP1的第一有源层ACL1上。之后，可以在第一有源层ACL1的顶表面上形成分离介电层SL。分离介电层SL可以形成为具有比第一牺牲层SAL1和第一有源层ACL1中的每一个的厚度大的厚度。分离介电层SL可以包括相对于第一牺牲层SAL1、第一有源层ACL1和第一离子注入图案IDP1具有蚀刻选择性的材料。例如，分离介电层SL可以包括选自SiON、SiCN、SiCON和SiN中的至少一种。根据一些示例实施例，可以在分离介电层SL和衬底100之间设置有彼此交替堆叠的三个第一有源层ACL1和三个第一牺牲层SAL1。
参考图14，第二牺牲层SAL2和第二有源层ACL2可以交替且重复地堆叠在分离介电层SL的顶表面上。在形成第二有源层ACL2中的最下面的第二有源层ACL2之后，最下面的第二有源层ACL2可以经受第二离子注入工艺以形成第二离子注入图案IDP2。第二离子注入工艺可以通过与用于执行第一离子注入工艺IIP1的方法类似的方法形成。第二有源层ACL2的数量可以与第一有源层ACL1的数量相同，第二牺牲层SAL2的数量可以与第一牺牲层SAL1的数量相同。
参考图15A和图15B，可以在衬底100上形成有源图案AP、下堆叠图案STP1和上堆叠图案STP2。例如，可以在第二有源层ACL2中的最上面的第二有源层ACL2上形成蚀刻掩模图案。蚀刻掩模图案可以具有沿第一方向D1延伸的线性形状或条形状。可以执行使用蚀刻掩模图案的图案化工艺以形成沟槽TR。沟槽TR可以形成在衬底100的上部上，沿第一方向D1延伸。沟槽TR可以在其之间限定有源图案AP。根据一些示例实施例，沟槽TR在第二方向D2上的宽度可以随着距衬底100的底表面(例如，在第三方向D3上)的距离的减小而减小，并且有源图案AP在第二方向D2上的宽度可以随着距衬底100的底表面(例如，在第三方向D3上)的距离的减小而增加。
下堆叠图案STP1和上堆叠图案STP2可以形成为与有源图案AP重叠。下堆叠图案STP1和上堆叠图案STP2可以与衬底100一起被蚀刻，从而沿第一方向D1延伸。下堆叠图案STP1可以包括交替地堆叠在有源图案AP的顶表面上的第一牺牲层SAL1和第一有源层ACL1。上堆叠图案STP2可以包括交替地堆叠在分离介电层SL的顶表面上的第二牺牲层SAL2和第二有源层ACL2。
可以形成器件隔离层ST以填充沟槽TR。例如，介电层可以形成在衬底100的整个表面上以覆盖第一有源图案AP1和第二有源图案AP2以及下堆叠图案STP1和上堆叠图案STP2。介电层可以被凹陷直到下堆叠图案STP1和上堆叠图案STP2被暴露，从而形成器件隔离层ST。器件隔离层ST可以包括介电材料，例如氧化硅层。下堆叠图案STP1和上堆叠图案STP2都不能被器件隔离层ST覆盖。例如，下堆叠图案STP1可以从器件隔离层ST竖直地且向上突出。
此后，牺牲图案PP可以形成在衬底100上，跨下堆叠图案STP1和上堆叠图案STP2延伸。牺牲图案PP中的每一个可以形成为具有沿第二方向D2延伸的线性形状或条形状。牺牲图案PP可以沿第一方向D1以特定间距布置。例如，形成牺牲图案PP可以包括在衬底100的整个表面上形成牺牲层、在该牺牲层上形成硬掩模图案MP、以及使用该硬掩模图案MP作为蚀刻掩模以图案化牺牲层。牺牲层可以包括例如多晶硅。
一对栅间隔物GS可以形成在牺牲图案PP中的每一个的相对侧壁上。形成栅间隔物GS可以包括在衬底100的整个表面上共形地形成栅间隔物层并且各向异性地蚀刻该栅间隔物层。栅间隔物层可以包括选自SiCN、SiCON和SiN中的至少一种。备选地，栅间隔物层可以是包括选自SiCN、SiCON和SiN中的至少两种的多层。牺牲图案PP中的每一个可以与第一离子注入图案IDP1和第二离子注入图案IDP2之一竖直重叠。例如，与第一离子注入图案IDP1竖直重叠的牺牲图案PP可以不与第二离子注入图案IDP2竖直重叠。第一离子注入图案IDP1和第二离子注入图案IDP2可以与在第一方向D1上彼此相邻的一对牺牲图案PP之间的空间竖直重叠。
参考图16A和图16B，可以在上堆叠图案STP2中形成第一凹槽RS1。在形成第一凹槽RS1时，有源图案AP的相对侧上的器件隔离层ST也可以被凹陷(参见图16B)。
例如，硬掩模图案MP和栅间隔物GS可以用作蚀刻掩模以蚀刻有源图案AP上的上堆叠图案STP2，从而形成第一凹槽RS1。第一凹槽RS1可以形成为从牺牲图案PP的侧壁上的空间朝向衬底100的顶表面延伸。
多个第一凹槽RS1可以沿第一方向D1布置。包括上半导体图案USP的第二沟道结构CH2可以形成在一对第一凹槽RS1之间。上半导体图案USP可以与第二牺牲层SAL2交替地堆叠并竖直间隔开。第二沟道结构CH2之一可以形成在第二离子注入图案IDP2的顶表面上。设置在第二离子注入图案IDP2的顶表面上的第二沟道结构CH2可以具有上半导体图案USP，该上半导体图案USP的数量小于未设置在第二离子注入图案IDP2的顶表面上的第二沟道结构CH2中的上半导体图案USP的数量。未设置在第二离子注入图案IDP2的顶表面上的第二沟道结构CH2中的上半导体图案USP中的最下面的上半导体图案USP可以位于与第二离子注入图案IDP2的水平相同的水平处。
参考图17A和图17B，上内间隔物IP2可以形成在第二牺牲层SAL2的侧表面上。例如，暴露于第一凹槽RS1的第二牺牲层SAL2的侧表面可以被部分地蚀刻。介电层可以被形成为填充第二牺牲层SAL2被部分地去除的空间。可以蚀刻介电层以形成彼此竖直间隔开的上内间隔物IP2。上内间隔物IP2可以形成在上半导体图案USP之间，并且可以使其侧壁与上半导体图案USP的侧壁对齐。在去除第二牺牲层SAL2的侧表面期间，也可以部分地蚀刻第二离子注入图案IDP2的侧表面。因此，可以在第二离子注入图案IDP2的侧表面上形成至少一对上内间隔物IP2。第二离子注入图案IDP2的侧表面上的上内间隔物IP2可以延伸到第二离子注入图案IDP2的顶表面上的上半导体图案USP的侧表面上，以及延伸到第二离子注入图案IDP2的底表面上的上半导体图案USP的侧表面上。第二离子注入图案IDP2的侧表面上的上内间隔物IP2在第三方向D3上的长度可以比其他上内间隔物IP2在第三方向D3上的长度大。
参考图18A和图18B，第一凹槽RS1可以进一步被凹陷以形成第二凹槽RS2。在形成第二凹槽RS2时，有源图案AP的相对侧上的器件隔离层ST也可以被凹陷。
例如，硬掩模图案MP和栅间隔物GS可以用作蚀刻掩模以蚀刻有源图案AP上的下堆叠图案STP1，从而形成第二凹槽RS2。第二凹槽RS2的底表面可以位于比有源图案AP的最上表面的水平低的水平处。第二凹槽RS2的底表面可以位于比第一牺牲层SAL1中的最下面的第一牺牲层SAL1的底表面的水平低的水平处。
包括下半导体图案LSP的第一沟道结构CH1可以形成在第二凹槽RS2之间。下半导体图案LSP可以与第一牺牲层SAL1交替地堆叠并竖直间隔开。第一沟道结构CH1之一可以形成在第一离子注入图案IDP1的顶表面上。设置在第一离子注入图案IDP1的顶表面上的第一沟道结构CH1可以具有下半导体图案LSP，该下半导体图案LSP的数量小于未设置在第一离子注入图案IDP1的顶表面上的第一沟道结构CH1中的下半导体图案LSP的数量。未设置在第一离子注入图案IDP1的顶表面上的第一沟道结构CH1中的下半导体图案LSP中的最下面的下半导体图案LSP可以位于与第一离子注入图案IDP1的水平相同的水平处。
此后，可以在第一牺牲层SAL1的侧表面上形成下内间隔物IP1。例如，暴露于第二凹槽RS2的第一牺牲层SAL1的侧表面可以被部分地蚀刻。介电层可以被形成为填充第一牺牲层SAL1被部分地去除的空间。可以蚀刻介电层以形成彼此竖直间隔开的下内间隔物IP1。下内间隔物IP1可以形成在下半导体图案LSP之间，并且可以使其侧壁与下半导体图案LSP的侧壁对齐。在去除第一牺牲层SAL1的侧表面期间，也可以部分地蚀刻第一离子注入图案IDP1的侧表面。因此，可以在第一离子注入图案IDP1的侧表面上形成至少一对下内间隔物IP1。第一离子注入图案IDP1的侧表面上的下内间隔物IP1可以延伸到第一离子注入图案IDP1的顶表面上的下半导体图案LSP的侧表面上，以及延伸到第一离子注入图案IDP1的底表面上的下半导体图案LSP的侧表面上。第一离子注入图案IDP1的侧表面上的下内间隔物IP1在第三方向D3上的长度可以大于其他下内间隔物IP1在第三方向D3上的长度。
根据一些示例实施例，可以省略下内间隔物IP1的形成。
参考图19A和图19B，第一源/漏图案SD1可以对应地形成在第二凹槽RS2中。例如，可以通过执行其中下半导体图案LSP的侧壁和有源图案AP的顶表面用作种子的第一选择性外延生长(SEG)工艺来形成第一源/漏图案SD1。例如，第一SEG工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。
备选地，第一源/漏图案SD1可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。第一源/漏图案SD1可以被掺杂以具有第一导电类型(例如，n型)。
根据一些示例实施例，在形成第一源/漏图案SD1之前，可以形成阻挡层以覆盖上半导体图案USP的侧壁。在第一SEG工艺期间可以不暴露上半导体图案USP的侧壁。因此，第一源/漏图案SD1可以选择性地生长第二凹槽RS2的下部。阻挡层可以在参考图17A和图17B讨论的形成上内间隔物IP2的同时或之后形成。
参考图20A和图20B，可以在衬底100上形成第一层间介电层110。形成第一层间介电层110可以包括形成覆盖第一源/漏图案SD1的介电层并蚀刻介电层直到介电层的顶表面位于不高于分离介电图案SS的顶表面的水平的水平处。第一层间介电层110可以具有平坦化的顶表面。第一层间介电层110的底表面可以覆盖器件隔离层ST的顶表面。第一层间介电层110的底表面可以朝向沟槽TR的底表面凸出。
参考图21A和图21B，可以在第一层间介电层110的顶表面上形成第二源/漏图案SD2。例如，可以执行其中上半导体图案USP的侧壁用作种子的第二SEG工艺，并且因此可以形成第一半导体部分以覆盖上半导体图案的侧壁。第一半导体部分可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。第一半导体部分可以包含浓度相对较低的锗(Ge)。根据一些示例实施例，第一半导体部分可以包括硅(Si)，但可以不包括锗(Ge)。第一半导体部分中包含的锗(Ge)的浓度可以在约0at％至约10at％的范围内。
第一半导体部分可以经受第三SEG工艺以形成第二半导体部分。第二半导体部分可以包含浓度相对较高的锗(Ge)。例如，第二半导体部分中包含的锗(Ge)的浓度可以在约30at％至约70at％的范围内。第一半导体部分和第二半导体部分可以构成第二源/漏图案SD2。根据一些示例实施例，可以在第二SEG工艺和第三SEG工艺期间原位注入杂质。根据一些示例实施例，在形成第二源/漏图案SD2之后，可以将杂质注入到第二源/漏图案SD2中。第二源/漏图案SD2可以被掺杂为具有第二导电类型(例如，p型)。
参考图20A、图21A和图21B，可以形成第二层间介电层120以覆盖第二源/漏图案SD2和栅间隔物GS。例如，第二层间介电层120可以包括氧化硅层。第二层间介电层120可以被平坦化直到牺牲图案PP的顶表面被暴露。可以采用回蚀或化学机械抛光(CMP)工艺来平坦化第二层间介电层120。硬掩模图案MP可以在平坦化工艺期间全部被去除。结果，第二层间介电层120的顶表面可以与牺牲图案PP的顶表面和栅间隔物GS的顶表面共面。
可以使用蚀刻工艺来选择性地去除牺牲图案PP、第一牺牲层SAL1和第二牺牲层SAL2。蚀刻工艺可以是湿法蚀刻工艺。在蚀刻工艺中使用的蚀刻材料可以去除第一离子注入图案IDP1和第二离子注入图案IDP2两者，该两者中的每一个具有相对高浓度的锗。可以去除牺牲图案PP、第一牺牲层SAL1、第二牺牲层SAL2、第一离子注入图案IDP1和第二离子注入图案IDP2以形成空的空间ES。通过去除第一离子注入图案IDP1以及第一离子注入图案IDP1的顶表面和底表面上的第一牺牲层SAL1而形成的空的空间ES可以大于两个相邻上半导体图案USP之间的空的空间ES。此外，通过去除第二离子注入图案IDP2以及第二离子注入图案IDP2的顶表面和底表面上的第二牺牲层SAL2而形成的空的空间ES可以大于两个相邻下半导体图案LSP之间的空的空间ES。
参考图2A至图2C，可以在空的空间ES中共形地形成栅介电层GI。可以在栅介电层GI上形成栅电极GE。栅电极GE可以形成为填充空的空间ES。根据一些示例实施例，形成栅电极GE可以包括在空的空间ES中形成第一金属图案以及形成第二金属图案以填充空的空间ES的未被占用部分。第一金属图案可以包括多个堆叠的功函数金属层。第二金属图案可以包括电阻小于第一金属图案的电阻的金属。之后，可以在栅电极GE上形成栅极封盖图案GP。
根据本发明构思的一些示例实施例，有源图案上的沟道结构中的每一个可以包括数量不同地改变的半导体层，并且沟道结构中的每一个的底表面的水平可以取决于沟道结构中包括的半导体层的数量而改变。因此，半导体器件可以提高电特性并降低操作电压，这可以改善半导体器件的电特性、半导体器件的可靠性等。
尽管已经参考附图讨论了本发明构思的一些示例实施例，应该理解的是在不脱离本发明构思的精神和范围的情况下可以进行各种形式和细节上的改变。因此，应该理解，上述示例实施例仅是说明性的，而非在所有方面都是限制性的。

Claims (20)

1.一种半导体器件，包括：
有源图案，在衬底上；
一对第一源/漏图案，在所述有源图案上；
一对第二源/漏图案，在所述一对第一源/漏图案的顶表面上；
栅电极，跨所述有源图案延伸，所述栅电极具有面向所述一对第一源/漏图案和所述一对第二源/漏图案的侧壁；
第一沟道结构，跨所述栅电极延伸并将所述一对第一源/漏图案彼此连接；以及
第二沟道结构，跨所述栅电极延伸并将所述一对第二源/漏图案彼此连接，
其中，所述栅电极包括：
第一下部，在所述第一沟道结构的底表面与所述有源图案的顶表面之间，以及
第一上部，在所述第一沟道结构的顶表面与所述第二沟道结构的底表面之间，
其中，所述第一下部的厚度大于所述第一上部的厚度。
2.根据权利要求1所述的半导体器件，其中，
所述第二沟道结构包括竖直堆叠的多个上半导体图案，以及
所述第一沟道结构包括一个或多个下半导体图案，其中，所述一个或多个下半导体图案的数量小于所述多个上半导体图案的数量。
3.根据权利要求1所述的半导体器件，其中，
所述第一沟道结构包括：
第一下半导体图案，在所述第一下部的顶表面上；以及
第二下半导体图案，在所述第一下半导体图案的顶表面上，以及
所述栅电极还包括所述第一下半导体图案与所述第二下半导体图案之间的第二下部，所述第二下部的厚度小于所述第一下部的厚度。
4.根据权利要求1所述的半导体器件，其中，所述第一上部的顶表面在比所述一对第二源/漏图案的底表面的水平高的水平处。
5.根据权利要求1所述的半导体器件，其中，所述第一下部的底表面在比所述一对第一源/漏图案的底表面的水平高的水平处。
6.根据权利要求1所述的半导体器件，还包括：
下内间隔物，在所述第一下部的侧表面上；以及
上内间隔物，在所述第一上部的侧表面上，
其中，所述下内间隔物的竖直长度大于所述上内间隔物的竖直长度。
7.根据权利要求1所述的半导体器件，其中，所述第一下部电连接到所述第一上部。
8.根据权利要求1所述的半导体器件，其中，
所述第二沟道结构包括：
第一上半导体图案，在所述第一上部的顶表面上；以及
第二上半导体图案，在所述第一上半导体图案的顶表面上，以及
所述栅电极还包括所述第一上半导体图案与所述第二上半导体图案之间的第二上部，所述第二上部的厚度小于所述第一上部的厚度。
9.根据权利要求1所述的半导体器件，还包括所述第一沟道结构与所述第二沟道结构之间的分离介电图案，
其中，所述分离介电图案的底表面在比所述一对第一源/漏图案的顶表面的水平低的水平处。
10.根据权利要求1所述的半导体器件，还包括所述第一沟道结构与所述第二沟道结构之间的分离介电图案，
其中，所述分离介电图案的顶表面在比所述一对第二源/漏图案的底表面的水平高的水平处。
11.一种半导体器件，包括：
有源图案，在衬底上沿第一方向延伸，所述第一方向平行于所述衬底的顶表面或所述衬底的底表面；
一对第一源/漏图案，在所述有源图案上；
一对第二源/漏图案，与所述一对第一源/漏图案竖直间隔开；
第一沟道结构，将所述一对第一源/漏图案彼此连接；
第二沟道结构，将所述一对第二源/漏图案彼此连接；以及
栅电极，围绕所述第一沟道结构和所述第二沟道结构，所述栅电极沿与所述第一方向相交的第二方向延伸，
其中，所述第一沟道结构的底表面与所述一对第一源/漏图案的底表面之间的距离小于所述第二沟道结构的底表面与所述一对第二源/漏图案的底表面之间的距离。
12.根据权利要求11所述的半导体器件，其中，
所述栅电极包括所述第一沟道结构与所述第二沟道结构之间的第一上部，以及
所述一对第二源/漏图案的底表面在所述第一上部的顶表面和底表面的水平之间的水平处。
13.根据权利要求11所述的半导体器件，其中，所述栅电极包括：
第一下部，在所述第一沟道结构的底表面与所述有源图案的顶表面之间；以及
第一上部，在所述第一沟道结构与所述第二沟道结构之间，
其中，所述第一上部的厚度大于所述第一下部的厚度。
14.根据权利要求11所述的半导体器件，其中，
所述第一沟道结构包括竖直堆叠的多个下半导体图案，以及
所述第二沟道结构包括一个或多个上半导体图案，其中，所述一个或多个上半导体图案的数量小于所述多个下半导体图案的数量。
15.根据权利要求11所述的半导体器件，其中，
所述第二沟道结构包括：
第一上半导体图案，以及
第二上半导体图案，在所述第一上半导体图案上，
所述栅电极包括：
第一上部，在所述第一沟道结构与所述第二沟道结构之间，以及
第二上部，在所述第一上半导体图案与所述第二上半导体图案之间，以及
所述第一上部的厚度大于所述第二上部的厚度。
16.一种半导体器件，包括：
有源图案，在衬底上沿第一方向延伸，所述第一方向平行于所述衬底的顶表面或所述衬底的底表面；
一对第一源/漏图案，在所述有源图案上；
第一沟道结构，包括至少一个下半导体图案，所述至少一个下半导体图案将所述一对第一源/漏图案彼此连接；
第一层间介电层，在所述一对第一源/漏图案上；
一对第二源/漏图案，在所述第一层间介电层上，所述一对第二源/漏图案与所述一对第一源/漏图案竖直重叠；
第二沟道结构，包括多个上半导体图案，所述多个上半导体图案将所述一对第二源/漏图案彼此连接；
第二层间介电层，在所述一对第二源/漏图案上；
栅电极，跨所述第一沟道结构和所述第二沟道结构延伸，所述栅电极沿与所述第一方向相交的第二方向延伸；
多个栅间隔物，在所述栅电极的侧壁上；
栅极封盖图案，在所述栅间隔物之间覆盖所述栅电极的顶表面；以及
多个内间隔物，在所述栅电极与所述一对第一源/漏图案之间，
其中，所述栅电极包括：
第一下部，在所述第一沟道结构的底表面与所述有源图案的顶表面之间，以及
第一上部，在所述第一沟道结构的顶表面与所述第二沟道结构的底表面之间，
其中，所述第一下部的厚度大于所述第一上部的厚度。
17.根据权利要求16所述的半导体器件，其中，所述第一上部的顶表面在比所述一对第二源/漏图案的底表面的水平高的水平处。
18.根据权利要求16所述的半导体器件，其中，
所述第一沟道结构包括：
第一下半导体图案，在所述第一下部的顶表面上，以及
第二下半导体图案，在所述第一下半导体图案的顶表面上，以及
所述栅电极还包括所述第一下半导体图案与所述第二下半导体图案之间的第二下部，所述第二下部的厚度小于所述第一下部的厚度。
19.根据权利要求16所述的半导体器件，其中，所述第一下部电连接到所述第一上部。
20.根据权利要求16所述的半导体器件，其中，所述第一下部的厚度大于所述第一方向上的宽度。
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