KR20240060308A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

반도체 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 반도체 메모리 소자는, 반도체 기판, 반도체 기판 상에 수직 방향으로 원기둥 형상으로 연장되며 백 게이트 전극층 및 백 게이트 전극층을 둘러싸는 백 게이트 절연층을 포함하는 백 게이트 구조체, 각각이 백 게이트 구조체를 둘러싸는 링 모양의 수평 단면을 가지며 수직 방향으로 서로 이격되어 배치되는 복수의 반도체 패턴, 반도체 패턴을 수평 방향으로 둘러싸며 수직 방향으로 서로 이격되어 순서대로 배치되는 제1 내지 제3 도전 라인, 및 반도체 패턴과 제2 도전 라인의 사이, 제2 도전 라인의 상면, 및 제2 도전 라인의 하면을 연속적으로 둘러싸며 배치되는 프론트 게이트 절연층을 포함하고, 반도체 패턴 중 제1 및 제3 도전 라인과 마주보는 영역은 제1 도전형 불순물로 도핑되고, 반도체 패턴 중 제2 도전 라인과 마주보는 영역은 제1 도전형 불순물과 반대 타입의 제2 도전형 불순물로 도핑된다.

Description

반도체 메모리 소자 및 이의 제조 방법{SEMICONDUCTOR MEMORY DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술분야는 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 커패시터리스(capacitorless) 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
전자 제품의 소형화, 다기능화, 및 고성능화가 요구됨에 따라 고용량의 반도체 메모리 소자가 요구되며, 고용량의 반도체 메모리 소자를 제공하기 위하여 증가된 집적도가 요구되고 있다. 이에 따라, 반도체 메모리 소자도 고집적화 및 대용량화가 요구되고 있다. 이러한 반도체 메모리 소자 중 DRAM(Dynamic Random Access Memory)은 일반적으로 커패시터(capacitor)를 포함하나, 메모리 기능을 수행하기 위하여 커패시터의 크기는 감소시키기 어렵기 때문에 고집적화에 한계가 나타나고 있는 실정이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 고성능화 및 고집적화가 가능한 커패시터리스 반도체 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 고성능화 및 고집적화가 가능한 커패시터리스 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 메모리 소자는, 반도체 기판; 상기 반도체 기판 상에 수직 방향으로 원기둥 형상으로 연장되며, 백 게이트 전극층 및 상기 백 게이트 전극층을 둘러싸는 백 게이트 절연층을 포함하는 백 게이트 구조체; 각각이 상기 백 게이트 구조체를 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 서로 이격되어 배치되는 복수의 반도체 패턴; 상기 반도체 패턴을 수평 방향으로 둘러싸며, 상기 수직 방향으로 서로 이격되어 순서대로 배치되는 제1 내지 제3 도전 라인; 및 상기 반도체 패턴과 상기 제2 도전 라인의 사이, 상기 제2 도전 라인의 상면, 및 상기 제2 도전 라인의 하면을 연속적으로 둘러싸며 배치되는 프론트 게이트 절연층;을 포함하고, 상기 반도체 패턴 중 상기 제1 및 제3 도전 라인과 마주보는 영역은 제1 도전형 불순물로 도핑되고, 상기 반도체 패턴 중 상기 제2 도전 라인과 마주보는 영역은 상기 제1 도전형 불순물과 반대 타입의 제2 도전형 불순물로 도핑된다.
본 발명의 기술적 사상에 따른 반도체 메모리 소자는, 셀 영역 및 계단 형상의 연장 영역을 가지는 반도체 기판; 상기 셀 영역에서, 상기 반도체 기판 상에 수직 방향으로 원기둥 형상으로 연장되며, 백 게이트 전극층 및 상기 백 게이트 전극층을 둘러싸는 백 게이트 절연층을 포함하는 백 게이트 구조체; 각각이 상기 백 게이트 구조체를 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 서로 이격되어 배치되는 복수의 반도체 패턴; 상기 반도체 패턴을 수평 방향으로 둘러싸며, 상기 수직 방향으로 서로 이격되어 배치되는 소스 라인, 워드 라인, 및 비트 라인; 상기 반도체 패턴과 상기 워드 라인의 사이, 상기 워드 라인의 상면, 및 상기 워드 라인의 하면을 연속적으로 둘러싸며 배치되는 프론트 게이트 절연층; 및 상기 셀 영역의 상부에 상기 백 게이트 구조체와 전기적으로 연결되는 제1 인터커넥션; 및 상기 연장 영역의 상부에 상기 소스 라인, 상기 워드 라인, 및 상기 비트 라인과 전기적으로 연결되는 제2 인터커넥션;을 포함하고, 상기 반도체 패턴 중 상기 소스 라인 및 상기 비트 라인과 마주보는 영역은 제1 도전형 불순물로 도핑되고, 상기 반도체 패턴 중 상기 워드 라인과 마주보는 영역은 상기 제1 도전형 불순물과 반대 타입의 제2 도전형 불순물로 도핑된다.
본 발명의 기술적 사상에 따른 반도체 메모리 소자는, 반도체 기판; 상기 반도체 기판 상에 배치되는 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되는 휘발성 메모리 구조물 및 비휘발성 메모리 구조물; 상기 휘발성 메모리 구조물은 수직형 디램(DRAM)이며, 상기 반도체 기판 상에 수직 방향으로 원기둥 형상으로 연장되며, 백 게이트 전극층 및 상기 백 게이트 전극층을 둘러싸는 백 게이트 절연층을 포함하는 백 게이트 구조체; 각각이 상기 백 게이트 구조체를 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 서로 이격되어 배치되는 복수의 반도체 패턴; 상기 반도체 패턴을 수평 방향으로 둘러싸며, 상기 수직 방향으로 서로 이격되어 배치되는 소스 라인, 워드 라인, 및 비트 라인; 및 상기 반도체 패턴과 상기 워드 라인의 사이, 상기 워드 라인의 상면, 및 상기 워드 라인의 하면을 연속적으로 둘러싸며 배치되는 프론트 게이트 절연층;을 포함하고, 상기 비휘발성 메모리 구조물은 수직형 낸드(NAND)다.
본 발명의 기술적 사상에 따른 반도체 메모리 소자는, 고성능화 및 고집적화가 가능하고, 수직형 휘발성 메모리 구조물 및 수직형 비휘발성 메모리 구조물을 하나의 주변 회로 구조물 상에 포함하는 반도체 다이(die)를 구성할 수 있는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 2는 도 1의 셀 영역을 나타내는 사시도이다.
도 3은 도 1의 셀 영역을 나타내는 평면도이다.
도 4는 도 2의 Ⅳ 영역의 확대 사시도이다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타내는 흐름도이다.
도 6 내지 도 14는 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 15는 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 다이(die)를 나타내는 개념도이다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자를 나타내는 사시도이고, 도 2는 도 1의 셀 영역을 나타내는 사시도이고, 도 3은 도 1의 셀 영역을 나타내는 평면도이고, 도 4는 도 2의 Ⅳ 영역의 확대 사시도이다.
설명의 편의를 위하여, 일부 구성 요소들(예를 들어, 제1 및 제2 인터커넥션)은 그 내부를 투명하게 도시하였다.
도 1 내지 도 4를 함께 참조하면, 반도체 메모리 소자(10)는 셀 영역(CR) 및 연장 영역(ER)을 포함하는 메모리 셀(MC) 어레이 구조물을 포함할 수 있다.
셀 영역(CR)은 수직 구조를 가지는 휘발성 타입의 메모리 셀(MC)이 어레이를 형성하며 배치되는 영역일 수 있다. 연장 영역(ER)은 셀 영역(CR)에 형성되는 메모리 셀(MC) 어레이와 주변 회로 영역(미도시)과의 전기적 연결을 위한 연결부가 계단 형상으로 형성되는 영역일 수 있다.
반도체 기판(101)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 또는, 상기 반도체 기판(101)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 상기 반도체 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예를 들어, 상기 반도체 기판(101)은 BOX 층(buried oxide layer)을 포함할 수 있다.
복수의 라인 절연층(110)이 반도체 기판(101) 상에 수직 방향(Z 방향)으로 서로 일정 간격을 가지고 배치될 수 있다. 상기 복수의 라인 절연층(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함하는 물질로 이루어질 수 있다. 상기 복수의 라인 절연층(110) 각각은 1종류의 절연막으로 이루어지는 단일층, 2종류의 절연막으로 이루어지는 이중층, 또는 적어도 3종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
복수의 제1 내지 제3 도전 라인(131, 132, 133) 각각이 라인 절연층(110) 상에 수직 방향(Z 방향)으로 서로 일정 간격을 가지고 배치될 수 있다. 상기 복수의 제1 내지 제3 도전 라인(131, 132, 133)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 저머늄 등), 도전성 금속 질화물(티타늄 질화물, 탄탈륨 질화물 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 도전 라인(131, 132, 133)에 대한 구체적인 설명은 후술한다.
복수의 백 게이트 구조체(BG)는 반도체 기판(101) 상에서 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 이격되고, 수직 방향(Z 방향)으로 연장될 수 있다. 상기 복수의 백 게이트 구조체(BG)는 셀 영역(CR)에서 복수의 라인 절연층(110)과 복수의 제1 내지 제3 도전 라인(131, 132, 133)을 관통하는 수직 개구부 내에 배치될 수 있다. 일부 실시예들에서, 상기 복수의 백 게이트 구조체(BG)는 원 기둥 형상을 가질 수 있다. 다른 실시예들에서, 도시된 바와 달리, 상기 복수의 백 게이트 구조체(BG) 각각의 수평 방향(X 및 Y 방향)의 폭은 반도체 기판(101)에 가까울수록 더 작아지는 테이퍼진(tapered) 형상을 가질 수 있다.
상기 복수의 백 게이트 구조체(BG)는 수직 개구부의 내벽 상에 배치되는 백 게이트 절연층(123)과, 상기 백 게이트 절연층(123) 상에서 상기 수직 개구부의 내부를 채우는 백 게이트 전극층(125)을 포함할 수 있다. 도면에서 복수의 백 게이트 구조체(BG)는 원 모양의 수평 단면을 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다.
백 게이트 절연층(123)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 일부 실시예들에서, 상기 백 게이트 절연층(123)과 상기 백 게이트 전극층(125)의 사이에 백 게이트 배리어층(미도시)이 형성될 수도 있다. 예를 들어, 상기 백 게이트 전극층(125) 및 상기 백 게이트 배리어층(미도시) 각각은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
매립 절연층(150)은 복수의 라인 절연층(110)과 복수의 제1 내지 제3 도전 라인(131, 132, 133)을 관통할 수 있다. 상기 매립 절연층(150)은 메모리 셀(MC) 어레이를 각각의 단위 블록으로 나눌 수 있다. 예를 들어, 상기 매립 절연층(150)의 저면에는 반도체 기판(101)이 배치될 수 있다. 일부 실시예들에서, 상기 매립 절연층(150)은 제1 수평 방향(X 방향)을 따라서 서로 이격되며, 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 상기 매립 절연층(150)은 복수의 백 게이트 구조체(BG)와 이격되도록 배치될 수 있다. 상기 매립 절연층(150)은 예를 들어, 실리콘산화물, 실리콘질화물, 또는 이들의 조합으로 이루어질 수 있다.
복수의 반도체 패턴(121)이 복수의 백 게이트 구조체(BG)의 각각의 측벽 상에 수직 방향(Z 방향)으로 이격되어 배치될 수 있다. 상기 복수의 반도체 패턴(121)은 각각의 백 게이트 구조체(BG)의 측벽을 둘러싸는 링 모양의 수평 단면을 가질 수 있다. 일부 실시예들에서, 상기 반도체 패턴(121)의 반경(R1)은 상기 백 게이트 구조체(BG)의 반경(R2)보다 더 클 수 있다. 상기 반도체 패턴(121)은 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 반도체 패턴(121)은 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 복수의 반도체 패턴(121)과 복수의 채널 분리 절연층(151)은 백 게이트 구조체(BG)의 측벽 상에서 교대로 배치될 수 있다. 즉, 상기 복수의 채널 분리 절연층(151)이 상기 반도체 패턴(121)에 의해 커버되지 않는 백 게이트 구조체(BG)의 측벽 부분을 둘러쌀 수 있다.
제1 내지 제3 도전 라인(131, 132, 133)이 하나의 반도체 패턴(121)의 주위에 위치할 수 있다. 상기 제1 내지 제3 도전 라인(131, 132, 133)은 하나의 반도체 패턴(121)의 일단에 인접하여 제1 수평 방향(X 방향)으로 연장되고, 수직 방향(Z 방향)으로 서로 이격되어 배치될 수 있다. 수직 방향(Z 방향)으로 이웃하는 제1 내지 제3 도전 라인(131, 132, 133)의 사이에는 각각 라인 절연층(110)이 배치될 수 있다. 상기 제1 내지 제3 도전 라인(131, 132, 133) 각각은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 및 금속-반도체 화합물 중 어느 하나일 수 있다.
상기 복수의 제1 내지 제3 도전 라인(131, 132, 133)은 복수의 제1 도전 라인(131), 복수의 제2 도전 라인(132), 및 복수의 제3 도전 라인(133)으로 구성될 수 있다.
상기 복수의 제1 도전 라인(131)에 접촉하는 복수의 반도체 패턴(121)은 소스 영역(121S)으로 지칭될 수 있다. 따라서, 상기 제1 도전 라인(131)은 소스 라인으로 지칭될 수 있다. 상기 소스 영역(121S)은 제1 도전형 불순물이 높은 농도로 도핑된 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 제1 도전형은 N형(N-type)일 수 있고, 예를 들어, 상기 소스 영역(121S)은 N형 불순물이 고농도로 도핑된 N+ 영역일 수 있다.
상기 복수의 제2 도전 라인(132)을 둘러싸도록 프론트 게이트 절연층(140)이 배치될 수 있으며, 상기 복수의 제2 도전 라인(132)과 마주보는 복수의 반도체 패턴(121)은 채널 영역(121C)으로 지칭될 수 있다. 따라서, 상기 제2 도전 라인(132)은 프론트 게이트 전극층 또는 워드 라인으로 지칭될 수 있다. 상기 채널 영역(121C)은 제1 도전형 불순물과 반대 타입의 제2 도전형 불순물이 낮은 농도로 도핑된 반도체 물질을 포함할 수 있다. 여기서, 제2 도전형은 P형(P-type)일 수 있고, 예를 들어, 상기 채널 영역(121C)은 P형 불순물이 저농도로 도핑된 P 영역일 수 있다.
상기 복수의 제3 도전 라인(133)에 접촉하는 복수의 반도체 패턴(121)은 드레인 영역(121D)으로 지칭될 수 있다. 따라서, 상기 제3 도전 라인(133)은 드레인 라인 또는 비트 라인으로 지칭될 수 있다. 상기 드레인 영역(121D)은 제1 도전형 불순물이 높은 농도로 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 상기 드레인 영역(121D)은 N형 불순물이 고농도로 도핑된 N+ 영역일 수 있다.
즉, 본 발명의 반도체 메모리 소자(10)에서, 상기 소스 영역(121S) 및 상기 드레인 영역(121D)은 서로 동일한 도전형(예를 들어, N형)으로 형성될 수 있으며, 상기 채널 영역(121C)은 상기 소스 영역(121S) 및 상기 드레인 영역(121D)과 서로 반대되는 도전형(예를 들어, P형)으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이와 같이, 본 발명의 반도체 메모리 소자(10)에서, 반도체 패턴(121)은 메모리 셀(MC)의 채널 및 소스/드레인으로 동작할 수 있다. 백 게이트 전극층(125)을 포함하는 백 게이트 및 워드 라인을 포함하는 프론트 게이트 사이의 전기적 동작에 따라, 채널 영역(121C)에 인접하는 백 게이트 절연층(123)의 일부분에는 다수 캐리어(예를 들어, 정공)가 축적(accumulation)될 수 있다.
상기 반도체 패턴(121)은 수직 방향(Z 방향)으로 순서대로 소스 영역(121S), 채널 영역(121C), 및 드레인 영역(121D)으로 구성되고, 상기 소스 영역(121S), 상기 채널 영역(121C), 및 상기 드레인 영역(121D) 각각의 수직 방향(Z 방향)에 따른 길이는 대응하는 상기 제1 내지 제3 도전 라인(131, 132, 133) 각각의 수직 방향(Z 방향)에 따른 두께보다 더 클 수 있다. 이는 상기 제1 내지 제3 도전 라인(131, 132, 133)이 대응하는 제1 내지 제3 희생층(SL1, SL2, SL3, 도 6 참조)의 리플레이스먼트 공정에 기인한다.
채널 분리 절연층(151)이 복수의 반도체 패턴(121) 각각의 사이에 배치될 수 있다. 상기 채널 분리 절연층(151)은 제1 두께를 가지는 수평부(151A) 및 상기 제1 두께보다 큰 제2 두께를 가지는 가장자리부(151B)를 포함하고, 상기 복수의 반도체 패턴(121) 각각은 가장자리부(151B)에 의하여 서로 전기적으로 분리될 수 있다. 상기 채널 분리 절연층(151)의 가장자리부(151B)의 상면 및 하면은 라운드진 형상(151R)이고, 이는 습식 식각 공정에 기인한다.
상기 셀 영역(CR)의 상부에서, 상기 백 게이트 구조체(BG)와 상기 제1 인터커넥션(IC1)이 교차하는 지점에 제1 비아(V1)가 배치되고, 상기 제1 비아(V1)의 상면은 상기 제1 인터커넥션(IC1)과 접촉할 수 있으며, 상기 제1 비아(V1)의 하면은 상기 백 게이트 전극층(125)과 접촉하도록 배치될 수 있다. 즉, 상기 제1 비아(V1)의 하면은 상기 반도체 패턴(121)과 접촉하지 않을 수 있다.
상기 연장 영역(ER)에서, 하나의 메모리 셀(MC)을 구성하는 상기 제1 내지 제3 도전 라인(131, 132, 133) 각각의 수평 길이는 서로 다를 수 있다. 구체적으로, 상기 제1 도전 라인(131)이 상기 제2 도전 라인(132)보다 더 길고, 상기 제2 도전 라인(132)이 상기 제3 도전 라인(133)보다 더 길게 형성될 수 있다. 즉, 상기 연장 영역(ER)에서 상기 제1 내지 제3 도전 라인(131, 132, 133)은 계단 형상을 가질 수 있다.
이에 따라, 상기 연장 영역(ER)에서, 하나의 메모리 셀(MC)을 구성하는 상기 제1 내지 제3 도전 라인(131, 132, 133) 각각과 상기 제2 인터커넥션(IC2)을 연결하는 제2 비아(V2)의 수직 길이는 서로 다를 수 있다. 구체적으로, 상기 제1 도전 라인(131)에 연결되는 상기 제2 비아(V2)가 상기 제2 도전 라인(132)에 연결되는 상기 제2 비아(V2)보다 더 길고, 상기 제2 도전 라인(132)에 연결되는 상기 제2 비아(V2)가 상기 제3 도전 라인(133)에 연결되는 상기 제2 비아(V2)보다 더 길게 형성될 수 있다.
또한, 반도체 메모리 소자(10)에서 상기 제1 인터커넥션(IC1)과 상기 제2 인터커넥션(IC2)은 서로 전기적으로 연결되지 않도록 구성될 수 있다.
따라서, 본 발명의 반도체 메모리 소자(10)는 백 게이트 절연층(123)에 축적된 다수 캐리어에 의하여 메모리 셀(MC)에 데이터를 저장하는 방식으로 동작할 수 있다. 즉, 커패시터 구조물을 따로 이용하지 않고도, 저장된 1비트의 데이터에 대한 읽기/쓰기 동작이 수행될 수 있는 DRAM(Dynamic Random Access Memory)으로 기능할 수 있다. 이와 같은 방식으로, 커패시터리스(capacitorless) 반도체 메모리 소자(10)를 구현할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 메모리 소자(10)는, 커패시터리스 수직형 메모리 셀(MC) 어레이 구조를 통하여, 고집적도와 고확장성을 가지면서도, 읽기/쓰기 동작 속도를 획기적으로 증가시켜 고성능화가 가능하므로, 우수한 경쟁력 및 높은 신뢰성을 가질 수 있다.
도 5는 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타내는 흐름도이다.
도 5를 참조하면, 반도체 메모리 소자의 제조 방법(S10)은 제1 내지 제9 단계(S110 내지 S190)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 메모리 소자의 제조 방법(S10)은, 반도체 기판 상에 라인 절연층 및 제1 내지 제3 희생층을 교대로 적층하는 제1 단계(S110), 복수의 라인 절연층과 복수의 제1 내지 제3 희생층의 일부분을 제거하여 원형 개구부를 형성하고, 원형 개구부를 채우는 백 게이트 구조체를 형성하는 제2 단계(S120), 복수의 라인 절연층과 복수의 제1 내지 제3 희생층의 다른 일부분을 제거하여 라인 개구부를 형성하는 제3 단계(S130), 제1 희생층을 제거하여 제1 수평 공간을 형성하는 제4 단계(S140), 제1 수평 공간에 의해 노출된 반도체 패턴층의 측벽에 도전형 불순물을 도핑하고, 제1 수평 공간의 내부를 완전히 채우는 도전 물질을 형성하는 제5 단계(S150), 제2 희생층을 제거하여 제2 수평 공간을 형성하는 제6 단계(S160), 제2 수평 공간의 내벽 상에 프론트 게이트 전극층을 컨포멀하게 형성하고, 제2 수평 공간의 내부를 완전히 채우는 도전 물질을 형성하는 제7 단계(S170), 제3 희생층 및 반도체 패턴층의 일부분을 제거하여 제3 수평 공간을 형성하는 제8 단계(S180), 및 라인 개구부와 제3 수평 공간을 채우는 매립 절연층을 형성하는 제9 단계(S190)를 포함할 수 있다.
상기 제1 내지 제9 단계(S110 내지 S190) 각각에 대한 기술적 특징은 후술하는 도 6 내지 도 14를 통하여 상세히 설명하도록 한다.
도 6 내지 도 14는 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
설명의 편의를 위하여, 반도체 메모리 소자의 셀 영역(CR, 도 2 참조)을 중심으로 설명하도록 한다.
도 6을 참조하면, 반도체 기판(101) 상에 라인 절연층(110) 및 제1 내지 제3 희생층(SL1, SL2, SL3)을 교대로 번갈아 적층할 수 있다.
먼저, 반도체 기판(101) 상에 라인 절연층(110) 및 제3 희생층(SL3)을 형성할 수 있다. 다음으로, 제3 희생층(SL3) 상에 라인 절연층(110) 및 제1 희생층(SL1)을 형성할 수 있다. 다음으로, 제1 희생층(SL1) 상에 라인 절연층(110) 및 제2 희생층(SL2)을 형성할 수 있다. 이와 같은 적층 구조를 순차적으로 반복하여 진행할 수 있다.
복수의 라인 절연층(110)과 복수의 제1 내지 제3 희생층(SL1, SL2, SL3)은 각각 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 ALD(atomic layer deposition) 공정으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 복수의 라인 절연층(110)과 복수의 제1 내지 제3 희생층(SL1, SL2, SL3) 각각은 서로에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들어, 복수의 라인 절연층(110)은 실리콘 산화물을 사용하여 형성되고, 복수의 제1 내지 제3 희생층(SL1, SL2, SL3) 각각은 이와 다른 실리콘 계열의 물질을 사용하여 형성될 수 있다. 복수의 라인 절연층(110)과 복수의 제1 내지 제3 희생층(SL1, SL2, SL3) 각각은 약 수십 나노미터(㎚)의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 7을 참조하면, 최상부의 라인 절연층(110) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여, 복수의 라인 절연층(110)과 복수의 제1 내지 제3 희생층(SL1, SL2, SL3)을 관통하는 원형 개구부(120H)를 형성할 수 있다.
원형 개구부(120H)는 반도체 기판(101)의 상면을 노출할 수 있다. 일부 실시예들에서, 상기 원형 개구부(120H)는 수평 방향(X 및 Y 방향)을 따라 이격되고, 수직 방향(Z 방향)을 따라 연장될 수 있다.
상기 원형 개구부(120H)는 그 전체 높이에 걸쳐 동일한 수평 폭을 갖는 것으로 예시적으로 도시되었으나, 이와 달리, 반도체 기판(101)에 가까워질수록 수평 폭이 좁아지는 테이퍼진 형상을 가질 수도 있다. 또한, 상기 원형 개구부(120H)는 원 모양의 수평 단면을 갖는 것으로 도시(도 3 참조)되었으나, 이에 한정되는 것은 아니다.
먼저, 원형 개구부(120H)의 내벽 상에 반도체 패턴(121)을 형성할 수 있다. 반도체 패턴(121)은 열산화 공정, CVD, PECVD, 또는 ALD 공정 중 적어도 하나를 사용하여 형성될 수 있다. 반도체 패턴(121)은 복수의 라인 절연층(110)의 내벽과 복수의 제1 내지 제3 희생층(SL1, SL2, SL3)의 내벽을 모두 커버하도록 형성될 수 있다. 일부 실시예들에서, 반도체 패턴(121)은 P형 불순물이 저농도로 도핑된 폴리실리콘으로 형성될 수 있다.
다음으로, 반도체 패턴(121)의 내벽 상에 백 게이트 절연층(123)을 형성할 수 있다. 백 게이트 절연층(123)은 열산화 공정, CVD, PECVD, 또는 ALD 공정 중 적어도 하나를 사용하여 형성될 수 있다. 일부 실시예들에서, 백 게이트 절연층(123)은 실리콘 산화물로 형성될 수 있다.
다음으로, 원형 개구부(120H)의 나머지를 모두 채우도록 백 게이트 전극층(125)을 형성할 수 있다. 일부 실시예들에서, 백 게이트 전극층(125)은 금속 또는 금속 화합물로 형성될 수 있다.
도 8을 참조하면, 최상부의 라인 절연층(110) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여, 복수의 라인 절연층(110)과 복수의 제1 내지 제3 희생층(SL1, SL2, SL3)의 일부분을 제거하여 라인 개구부(130H)를 형성할 수 있다.
라인 개구부(130H)는 반도체 기판(101)의 상면을 노출할 수 있다. 라인 개구부(130H)는 원형 개구부(120H)와 제1 수평 방향(X 방향)으로 이격되도록 형성될 수 있다. 일부 실시예들에서, 상기 라인 개구부(130H)는 제1 수평 방향(X 방향)을 따라 이격되고, 제2 수평 방향(Y 방향)을 따라 연장될 수 있다.
상기 라인 개구부(130H)는 그 전체 높이에 걸쳐 동일한 수평 폭을 갖는 것으로 예시적으로 도시되었으나, 이와 달리, 반도체 기판(101)에 가까워질수록 수평 폭이 좁아지는 테이퍼진 형상을 가질 수도 있다.
도 9를 참조하면, 라인 개구부(130H)를 통하여 노출되는 제1 희생층(SL1, 도 8 참조)을 모두 제거하여, 라인 개구부(130H)와 연통되는 복수의 제1 수평 공간(131S)을 형성할 수 있다.
제1 수평 공간(131S)은 라인 개구부(130H)를 통하여 노출되는 제1 희생층(SL1, 도 8 참조)을 제거하여 형성하므로, 제1 수평 공간(131S)이 차지하는 두께는 제1 희생층(SL1, 도 8 참조)의 두께와 실질적으로 동일할 수 있다.
도 10을 참조하면, 제1 수평 공간(131S, 도 9 참조)에 의해 노출된 반도체 패턴(121)의 측벽 일부분에 제1 도전형 불순물을 고농도로 도핑하여, 소스 영역(121S) 및 드레인 영역(121D)을 형성할 수 있다.
여기서, 제1 도전형은 N형일 수 있고, 예를 들어, 소스 영역(121S) 및 드레인 영역(121D)은 N형 불순물이 고농도로 도핑된 N+ 영역일 수 있다. 일부 실시예들에서, 상기 제1 도전형 불순물의 도핑 공정은 기상 도핑 공정 또는 플라즈마 도핑 공정으로 수행될 수 있다.
이에 따라, 소스 영역(121S)과 드레인 영역(121D)의 사이는 채널 영역(121C)으로 형성될 수 있다. 채널 영역(121C)은 제2 도전형 불순물이 낮은 농도로 도핑된 영역일 수 있다. 여기서, 제2 도전형은 P형일 수 있고, 예를 들어, 채널 영역(121C)은 P형 불순물이 저농도로 도핑된 P 영역일 수 있다. 앞서 설명한 바와 같이, 상기 제2 도전형 불순물의 도핑 공정은 반도체 패턴(121)의 형성 과정에서 함께 수행될 수 있다.
다음으로, 제1 수평 공간(131S, 도 9 참조)의 내부를 완전히 채우도록 도전 물질을 형성할 수 있다. 상기 도전 물질은 금속(예를 들어, 텅스텐) 또는 금속 화합물로 형성될 수 있다.
일부 실시예들에서, 소스 영역(121S)과 마주보는 도전 물질은 제1 도전 라인(131) 또는 소스 라인으로 지칭될 수 있고, 드레인 영역(121D)과 마주보는 도전 물질은 제3 도전 라인(133), 드레인 라인, 또는 비트 라인으로 지칭될 수 있다.
도 11을 참조하면, 라인 개구부(130H)를 통하여 노출되는 제2 희생층(SL2, 도 10 참조)을 모두 제거하여, 라인 개구부(130H)와 연통되는 복수의 제2 수평 공간(132S)을 형성할 수 있다.
제2 수평 공간(132S)은 라인 개구부(130H)를 통하여 노출되는 제2 희생층(SL2, 도 10 참조)을 제거하여 형성하므로, 제2 수평 공간(132S)이 차지하는 두께는 제2 희생층(SL2, 도 10 참조)의 두께와 실질적으로 동일할 수 있다.
도 12를 참조하면, 제2 수평 공간(132S, 도 9 참조)의 내벽 상에 프론트 게이트 절연층(140)이 컨포멀하게 형성되고, 제2 수평 공간(132S, 도 9 참조)의 나머지 내부를 완전히 채우도록 도전 물질을 형성할 수 있다.
상기 프론트 게이트 절연층(140)은 실리콘 산화물로 형성될 수 있다. 상기 프론트 게이트 절연층(140)은 제2 수평 공간(132S, 도 9 참조)의 내벽을 따라 컨포멀하게 형성될 수 있다.
상기 도전 물질은 금속(예를 들어, 텅스텐) 또는 금속 화합물로 형성될 수 있다. 일부 실시예들에서, 채널 영역(121C)과 마주보는 도전 물질은 제2 도전 라인(132), 프론트 게이트 전극층, 또는 워드 라인으로 지칭될 수 있다.
이와 같은 공정을 통하여, 하나의 백 게이트 전극층(125)에 복수의 프론트 게이트 전극층이 대응하도록, 상기 복수의 프론트 게이트 전극층 수직 방향(Z 방향)으로 형성될 수 있다.
도 13을 참조하면, 라인 개구부(130H)를 통하여 노출되는 제3 희생층(SL3, 도 12 참조)을 모두 제거하여, 라인 개구부(130H)와 연통되는 복수의 제3 수평 공간(133S)을 형성할 수 있다.
제3 수평 공간(133S)은 라인 개구부(130H)를 통하여 노출되는 제3 희생층(SL3, 도 12 참조)을 제거하여 형성하므로, 제3 수평 공간(133S)이 차지하는 두께는 제3 희생층(SL3, 도 12 참조)의 두께와 실질적으로 동일할 수 있다.
이에 더해, 제3 수평 공간(133S)을 통하여 노출되는 반도체 패턴(121)의 일부분을 제거하여, 제3 수평 공간(133S)과 연통되는 제3 수직 공간(133T)을 형성할 수 있다.
제3 수직 공간(133T)의 상부 및 하부는 라운드진 형상(133R)을 가질 수 있다. 이는 제3 수직 공간(133T)을 형성하기 위하여 사용하는 습식 식각 공정에 기인할 수 있다.
도 14를 참조하면, 라인 개구부(130H), 제3 수평 공간(133S), 및 제3 수직 공간(133T)을 채우도록 매립 절연층(150)을 형성할 수 있다.
매립 절연층(150)은 예를 들어, 실리콘산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 여기서, 제3 수평 공간(133S)과 제3 수직 공간(133T)을 채우는 매립 절연층(150)을 채널 분리 절연층(151)으로 지칭할 수 있다.
또한, 상기 채널 분리 절연층(151) 중 제3 수평 공간(133S)을 채우는 부분을 수평부(151A)로 지칭할 수 있고, 채널 분리 절연층(151) 중 제3 수직 공간(133T)을 채우는 부분을 가장자리부(151B)로 지칭할 수 있다.
다시 도 1 및 도 2를 참조하면, 이와 같이 형성된 복수의 메모리 셀(MC)의 최상부에 제1 인터커넥션(IC1)을 형성하여, 본 발명의 기술적 사상에 따른 반도체 메모리 소자(10)를 완성할 수 있다.
도 15는 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자를 포함하는 반도체 다이(20)를 나타내는 개념도이다.
도 15를 참조하면, 반도체 다이(20)는 하나의 주변 회로 영역(210) 상에 휘발성 메모리 구조물(220) 및 비휘발성 메모리 구조물(230)을 포함할 수 있다.
주변 회로 영역(210)에는 휘발성 메모리 구조물(220) 및 비휘발성 메모리 구조물(230)에 포함된 메모리 소자를 구동하는데 필요한 회로 소자가 배치될 수 있다. 상기 회로 소자는 예를 들어, 읽기 회로(read circuit), 쓰기 회로(write circuit) 등일 수 있으나, 이에 한정되는 것은 아니다.
휘발성 메모리 구조물(220)에는 본 발명의 기술적 사상에 따른 반도체 메모리 소자(10, 도 1 참조)가 배치될 수 있다. 즉, 상기 휘발성 메모리 구조물(220)은 수직형 커패시터리스(capacitorless) 디램(DRAM)일 수 있다.
비휘발성 메모리 구조물(230)에는 본 발명의 기술적 사상에 따른 반도체 메모리 소자(10, 도 1 참조)와 유사한 구조를 가지는 수직형 메모리 셀이 포함될 수 있다. 예를 들어, 상기 비휘발성 메모리 구조물(230)은 수직형 낸드 플래시 메모리(NAND Flash Memory)일 수 있다.
따라서, 본 발명의 기술적 사상에 따르면, 서로 유사한 구조를 가지는 휘발성 메모리 구조물(220) 및 비휘발성 메모리 구조물(230)을 하나의 주변 회로 영역(210)에 형성함으로써, 기억 장치 계층(memory hierarchy)을 줄일 수 있어 높은 속도(high speed)가 가능하면서도, 일부 제조 공정이 동일하므로 낮은 비용(low cost)으로 생산이 가능한 하이브리드 메모리를 제조할 수 있다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 반도체 메모리 소자를 포함하는 시스템을 나타내는 구성도이다.
도 16을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로 프로세서, 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 스크린, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상에 따른 반도체 메모리 소자(10)를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 메모리 소자
101: 반도체 기판
110: 라인 절연층
121: 반도체 패턴
123: 백 게이트 절연층
125: 백 게이트 전극층
131: 제1 도전 라인
132: 제2 도전 라인
133: 제3 도전 라인
140: 프론트 게이트 절연층
150: 매립 절연층
151: 채널 분리 절연층
S10: 반도체 메모리 소자의 제조 방법

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 수직 방향으로 원기둥 형상으로 연장되며, 백 게이트 전극층 및 상기 백 게이트 전극층을 둘러싸는 백 게이트 절연층을 포함하는 백 게이트 구조체;
    각각이 상기 백 게이트 구조체를 둘러싸는 링 모양의 수평 단면을 가지며, 상기 수직 방향으로 서로 이격되어 배치되는 복수의 반도체 패턴;
    상기 반도체 패턴을 수평 방향으로 둘러싸며, 상기 수직 방향으로 서로 이격되어 순서대로 배치되는 제1 내지 제3 도전 라인; 및
    상기 반도체 패턴과 상기 제2 도전 라인의 사이, 상기 제2 도전 라인의 상면, 및 상기 제2 도전 라인의 하면을 연속적으로 둘러싸며 배치되는 프론트 게이트 절연층;을 포함하고,
    상기 반도체 패턴 중 상기 제1 및 제3 도전 라인과 마주보는 영역은 제1 도전형 불순물로 도핑되고,
    상기 반도체 패턴 중 상기 제2 도전 라인과 마주보는 영역은 상기 제1 도전형 불순물과 반대 타입의 제2 도전형 불순물로 도핑되는,
    반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 반도체 패턴은 상기 수직 방향으로 순서대로 소스 영역, 채널 영역, 및 드레인 영역으로 구성되고,
    상기 소스 영역은 상기 제1 도전 라인과 마주보며, N형 불순물로 도핑되고,
    상기 채널 영역은 상기 제2 도전 라인과 마주보며, P형 불순물로 도핑되고,
    상기 드레인 영역은 상기 제3 도전 라인과 마주보며, N형 불순물로 도핑되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 소스 영역, 상기 채널 영역, 및 상기 드레인 영역 각각의 상기 수직 방향에 따른 길이는 대응하는 상기 제1 내지 제3 도전 라인 각각의 두께보다 더 큰 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 복수의 반도체 패턴 각각의 사이에 배치되는 채널 분리 절연층을 더 포함하고,
    상기 채널 분리 절연층은 제1 두께를 가지는 수평부 및 상기 제1 두께보다 큰 제2 두께를 가지는 가장자리부를 포함하고,
    상기 복수의 반도체 패턴 각각은 상기 가장자리부에 의하여 서로 전기적으로 분리되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 채널 분리 절연층의 상기 가장자리부의 상면 및 하면은 라운드진 형상인 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 내지 제3 도전 라인의 사이, 상기 제1 도전 라인의 하부, 및 상기 제3 도전 라인의 상부에 배치되는 복수의 라인 절연층을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 및 제3 도전 라인 각각의 측벽은 상기 반도체 패턴과 접촉하고,
    상기 제2 도전 라인의 측벽은 상기 프론트 게이트 절연층과 접촉하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    하나의 상기 백 게이트 구조체에 복수의 상기 제2 도전 라인이 마주보도록 배치되고,
    상기 제2 도전 라인과 마주보는 상기 백 게이트 절연층의 영역에 일정 시간 동안 정공이 축적되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 백 게이트 구조체의 상부에 라인 형상의 제1 인터커넥션이 배치되고,
    상기 백 게이트 구조체와 상기 제1 인터커넥션이 오버랩되는 지점에 제1 비아가 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제1 비아의 상면은 상기 제1 인터커넥션과 접촉하고,
    상기 제1 비아의 하면은 상기 백 게이트 전극층과 접촉하는 것을 특징으로 하는 반도체 메모리 소자.
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