CN109494227B - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件，具有：多个栅极，竖直地堆叠在衬底的顶表面上；竖直沟道，填充竖直延伸穿过多个栅极的竖直孔；以及存储层，在竖直孔中并围绕竖直沟道。竖直沟道包括填充衬底顶部中的凹陷部的部分的支架形下部和沿竖直孔竖直延伸并连接到下沟道的上部。竖直沟道的下部和上部之间的界面的至少一端被设置在不高于衬底的顶表面的高度处。

Description

半导体存储器件及其制造方法
优先权声明
该美国非临时专利申请要求于2017年9月11日递交的韩国专利申请No.10-2017-0116114的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体器件。更具体地，本发明构思涉及三维半导体存储器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而被认为是电子工业的重要部件。为满足当今电子工业的需求，越来越需要高性能和低成本的半导体器件。为了满足上述要求，半导体器件正在变得越来越集成。
典型的二维半导体存储器件的集成主要由该器件的单位存储单元所占据的区域来确定。另外，半导体器件的存储单元包括构成例如电路图案的图案。因此，典型的半导体存储器件的集成度可能受到用于形成精细图案的技术的极大影响。然而，用于制造半导体存储器件的设备的采购、操作和维护很昂贵。因此，设备成本在增加半导体存储器件的集成方面施加了限制。已经提出了具有三维布置的存储单元的三维半导体存储器件，以克服二维半导体存储器件可能遭受的集成度方面的限制。
发明内容
根据本发明构思，提供了一种半导体存储器件的示例，所述半导体存储器件包括：衬底，具有顶表面和位于所述衬底中的凹陷部，所述凹陷部在顶表面中限定开口；多个栅极，竖直地堆叠在所述衬底的顶表面上；竖直沟道，占据竖直孔，所述竖直孔竖直延伸通过所述多个栅极；以及存储层，在所述竖直孔中并围绕所述竖直沟道。
所述竖直沟道包括：下沟道，占据所述凹陷部的部分，并且具有呈面向上的支架形式的竖直横截面；以及上沟道，沿所述竖直孔竖直延伸并且连接到所述下沟道。
所述下沟道和所述上沟道构成连接结构，所述连接结构具有界面，所述下沟道和所述上沟道沿着所述界面交会，并且穿过所述界面建立所述下沟道和所述上沟道之间的导电路径，所述界面不高于所述衬底的顶表面。
根据本发明构思，提供了一种半导体存储器件的示例，所述半导体存储器件包括：衬底，具有顶表面；栅极堆叠体，其中多个栅极竖直地堆叠在所述衬底的顶表面上；上沟道，竖直延伸通过所述栅极堆叠体；下沟道，从所述上沟道延伸到所述衬底的顶表面下方，所述下沟道具有呈面向上的支架形式的竖直横截面；以及存储层，在所述栅极堆叠体中并且围绕所述上沟道。
所述上沟道和所述下沟道的相应部分构成连接结构，所述连接结构具有界面，所述上沟道和所述下沟道沿着所述界面交会，使得所述上沟道和所述下沟道一起形成竖直沟道，所述界面位于不高于所述衬底的顶表面的高度处。
根据本发明构思，提供了一种半导体存储器件的示例，所述半导体存储器件包括：衬底，具有顶表面；栅极堆叠体，包括在所述衬底的顶表面上被设置为彼此堆叠的栅极；竖直沟道，具有半导体材料的上部和半导体材料的下部；以及存储层结构，在所述栅极堆叠体中。所述竖直沟道的上部竖直延伸穿过所述栅极堆叠体。所述存储层结构围绕所述竖直沟道的上部。所述竖直沟道的下部被设置在所述衬底中，并且呈罐的形式，以便具有底壁和从所述底壁向上突出的侧壁，所述侧壁具有轮缘形式的顶表面和内表面。所述竖直沟道的上部和所述竖直沟道的下部具有界面，所述竖直沟道的上部和所述竖直沟道的下部沿着所述界面交会，并且跨越所述界面在所述器件中建立导电路径，所述界面的至少一端不高于与所述衬底的顶表面重合的平面。
根据本发明构思的示例，一种制造半导体存储器件的方法可以包括：形成竖直孔，所述竖直孔竖直地穿透堆叠在衬底上的多个层并且暴露出所述衬底；形成凹陷部，所述凹陷部在空间上连接到所述竖直孔并且凹陷在所述衬底的顶表面下方；通过循环过程在所述凹陷部中形成支架形下沟道，在所述循环过程中组合沉积工艺和蚀刻工艺；在所述竖直孔中形成向所述下沟道延伸的存储层；以及在所述竖直孔中形成上沟道，所述上沟道沿着所述存储层延伸以与所述下沟道连接。所述沉积工艺可以包括形成部分地填充所述凹陷部的所述下沟道。所述蚀刻工艺可以包括在所述沉积工艺之后去除在所述竖直孔中形成的沉积物质。
附图说明
图1A是根据本发明构思的半导体存储器件的基本示例的平面图。
图1B是根据本发明构思的图1A的半导体存储器件的基本示例的横截面图。
图1C是根据本发明构思的半导体存储器件的另一基本示例的平面图。
图1D是根据本发明构思的图1C的半导体存储器件的基本示例的横截面图。
图2A至图2P示出了根据本发明构思的制造半导体存储器件的方法的示例，其中图2A、图2B和图2C是半导体存储器件在其制造过程中的横截面图，图2D和图2E是该器件在其制造过程中的部分横截面图，示出了循环过程，图2F、图2H和图2J是该器件在其制造过程中的横截面图，图2G、图2I和图2K分别是对图2F、图2H和图2J的横截面图的部分的放大，并且图2L、图2M、图2N、图2O和图2P也是该器件在其制造过程中的横截面图。
图3A、图3B、图3C、图3D和图3E是根据本发明构思的图2P中所示器件的部分的不同变体的放大横截面图。
图4A至图4E示出了根据本发明构思的制造半导体存储器件的方法的另一示例，其中图4A、图4C和图4E是该器件在其制造过程中的横截面图，并且图4B和图4D分别是图4A和图4C的横截面图的部分的放大图。
图5A、图5B和5C是图4E中所示器件的部分的不同变体的放大横截面图。
图6A至图6C示出了根据本发明构思的制造半导体存储器件的方法的另一示例，其中图6A、图6B和图6C是该器件在其制造过程中的横截面图。
图7A和图7B是图6C中所示器件的部分的不同变体的放大横截面图。
具体实施方式
下文将结合附图详细描述半导体存储器件及其制造方法。
图1A是根据本发明构思的半导体存储器件的示例的平面图。图1B是半导体存储器件的横截面图。
参考图1A和图1B，半导体存储器件1可以包括单元区CR和外围区PR。单元区CR可以包括竖直地立于衬底101上的多个竖直沟道140、与竖直沟道140并排堆叠的多个栅极160、以及电连接到竖直沟道140的多条位线180。衬底101可以包括半导体晶片(例如，单晶硅晶片)。
半导体存储器件1可以是竖直NAND闪速存储器件。半导体存储器件1还可以包括在竖直沟道140与栅极160之间的存储层，下面将参考图2P对其进行讨论。竖直沟道140可以包括彼此连接的下沟道和上沟道，如下面参考图2J和图2K所讨论的。竖直沟道140可以具有管状形状，并提供最小化的电流路径。根据本发明构思，竖直沟道140可以通过其中热预算最小的工艺来形成。
栅极160可以构成具有与衬底101相邻的单层或双层结构的地选择线GSL、具有与位线180相邻的单层或双层结构的串选择线SSL、以及在地选择线GSL与串选择线SSL之间的字线WL。每个竖直沟道140可以具有电连接到衬底101的底端和电连接到位线180的顶端。
栅极160可以堆叠成金字塔形状，使得堆叠的栅极160的两个或四个侧面可以形成阶梯式结构111。栅极160可以具有阶梯式堆叠的端部，其用作与接触插塞210接触的焊盘。接触插塞210可以电连接到金属线205。每个公共源极插塞190可以穿透栅极160，以便电连接到设置在衬底101中的公共源极，并且将在下面参考图2P对其进行讨论。公共源极插塞190可以电连接到金属线192。金属线192和205可以与外部线路300通信。如在此和随后的描述中所使用的，术语“通信”意味着电路或信号线(例如，金属线192和205)可以向/从另一电路或信号线(例如，外部线路300)发送/接收电信号。
串选择线SSL可以具有在与位线180的纵向方向基本垂直的方向上延伸的线性形状。字线WL和地选择线GSL可以具有带有字线切口107的板形状。字线切口107可以暴露衬底101并且在与位线180的纵向方向基本垂直的方向上延伸。
外围区PR可以包括与单元区CR通信的外围电路11。外围电路11可以与外部线路300通信。在一些示例中，外围区PR被设置在单元区CR的至少一侧上。外围区PR可以与单元区CR基本同时形成。
图1C是根据本发明构思的半导体存储器件的另一示例的平面图。图1D是半导体存储器件的横截面图。
参考图1C和图1D，半导体存储器件2具有外围上单元(COP)结构，其中单元区CR被设置在外围区PR上。衬底101可以包括半导体层(例如，多晶硅层)。外围区PR可以包括位于衬底100上的外围电路11。外围电路11可以通过穿透单元区CR的接触插塞310与外部线路300通信。衬底100可以包括半导体晶片(例如，单晶硅晶片)。其他组件可以与半导体存储器件1的组件类似地配置。
接下来将详细描述根据本发明构思的制造半导体存储器件1和2的方法。在本描述中，为了简洁起见，主要讨论形成半导体存储器件1和2中的单元区CR的方法。除非另外说明，否则下面的讨论涉及制造图1A和图1B所示的半导体存储器件1的方法，并且基本相同的方法可以基本上用于制造图1C和图1D所示的半导体存储器件2。
将参考图2A至图2P描述根据本发明构思的制造半导体存储器件的方法的示例。
参考图2A，可以在衬底101上形成模塑堆叠体10。衬底101可以包括半导体晶片，例如单晶硅晶片。备选地，当制造半导体存储器件2时，衬底101可以包括诸如单晶硅层或多晶硅层之类的半导体层。例如，半导体层可以掺杂有p型杂质。
多个绝缘层110和多个牺牲层120可以交替且重复地堆叠以形成模塑堆叠体10。绝缘层110可以包括相对于牺牲层120具有蚀刻选择性的材料。例如，绝缘层110可以是或包括氧化硅层(例如，SiO2)，并且牺牲层120可以是或包括氮化硅层(例如，SiNx)。
绝缘层110可以包括例如顺序地堆叠在衬底101上的第一绝缘层110a至第九绝缘层110i。牺牲层120可以包括例如顺序地堆叠在衬底101上的第一牺牲层120a至第八牺牲层120h。第一牺牲层120a至第八牺牲层120h可以具有基本相同的厚度。第一绝缘层110a至第九绝缘层110i可以具有基本相同的厚度或不同的厚度。例如，第三绝缘层110c和第七绝缘层110g可以形成为与其他绝缘层110相比相对较厚。
参考图2B，竖直孔103可以形成在模塑堆叠体10中。例如，可以执行干蚀刻工艺以形成竖直孔103，其竖直地穿透模塑堆叠体10并暴露衬底101。当形成竖直孔103时，可以过蚀刻衬底101以形成凹陷部101r，所述凹陷部101r的底部位于衬底101的顶表面101s下方并且所述凹陷部101r在空间上连接(即，开口)到竖直孔103。备选地，在形成竖直孔103之后，可以另外执行蚀刻工艺以形成凹陷部101r。
参考图2C，下沟道141可以形成为部分地填充凹陷部101r。每个下沟道141(其可以被称为竖直沟道的下部)可以由本征半导体或具有与衬底101的导电性相同的导电性的半导体形成。例如，下沟道141可以包括p型硅或本征硅。可以使用沉积、外延生长或激光晶化来形成下沟道141。在一些示例中，可以执行循环过程以形成由单晶硅或多晶硅构成的下沟道141，在所述循环过程中顺序地执行沉积和蚀刻工艺至少一次。
作为循环过程的示例，如图2D所示，可以执行沉积工艺以形成下沟道141。沉积工艺可以包括化学气相沉积(CVD)或原子层沉积(ALD)。沉积工艺可以使用包括硅的沉积气体，例如甲硅烷(MS)、乙硅烷(DS)、二氯硅烷(DCS)、六氯乙硅烷(HCD)、三氯硅烷(TCS)或其任何组合。备选地，可以使用选择性外延生长(SEG)工艺来形成下沟道141。当如在本示例中而采用沉积工艺时，下沟道141可以在比已知的SEG工艺温度(例如，约800℃或更高)更低的温度(例如，约600℃或更低)下形成。此外，下沟道141可以形成为具有相对均匀的厚度，而不管限定凹陷部101r的内表面上的晶面。然而，本发明构思不排除可能使用SEG工艺。例如，循环过程可以包括SEG工艺和蚀刻工艺。
当通过沉积工艺形成下沟道141以选择性地将硅沉积在凹陷部101r中时，下沟道141可以具有支架形状。更具体地，下沟道141可以具有面向上的支架形竖直横截面。但是总之，可以看出，在本发明构思的示例中，下沟道141具有罐的形式，以便具有底壁和从底壁向上突出的侧壁。下沟道141的侧壁具有呈轮缘形式的顶表面和侧壁内表面。
限定竖直孔103的内表面可以具有与下沟道141的组分(例如，硅)不同的组分(例如，氧化硅和/或氮化硅)，使得没有硅可以沿着竖直孔103被沉积。然而，沿着竖直孔103可能会不期望地形成沉积物质141a。沉积物质141a可以包括非晶硅或结晶度小于下沟道141的结晶度的硅。
在沉积工艺之后，可以执行蚀刻工艺以去除沉积物质141a。蚀刻工艺可以使用在结晶下沟道141和非晶沉积物质141a之间具有良好蚀刻选择性的蚀刻剂。蚀刻剂可以包括氟(F)、溴(Br)、碘(I)或其任何组合。例如，蚀刻剂可以包括气态NF3、SF6、Cl2、HCl、CCl4、HBr、HI、ClF3、CF3Cl等。当执行蚀刻工艺时，下沟道141的蚀刻率(ER1)与沉积物质141a的蚀刻率(ER2)之间的比率可以如下：ER1∶ER2＝1∶10或更高。
可以执行一次循环过程以形成下沟道141。备选地或可选地，如图2E所示，可以重复执行循环过程以增加下沟道141的厚度。下沟道141可以在平行于衬底101的顶表面101s的方向上具有第一厚度T1，并且在垂直于衬底101的顶表面101s的方向上具有第二厚度T2。第一厚度T1和第二厚度T2可以彼此基本相同或彼此不同。当循环过程终止时，可以执行退火工艺。退火工艺可以加速由多晶硅构成的下沟道141的结晶化。退火工艺可以使由非晶硅构成的下沟道141结晶。退火工艺可以在循环过程之间或在循环过程中的沉积工艺和蚀刻工艺之间执行。备选地，可以不执行退火工艺。也就是说，退火工艺可以是可选的。
当制造半导体存储器件2时，在形成模具堆叠体10之前，可以在衬底100上形成包括外围电路11的外围区PR，如图1C和图1D所示。当执行循环过程时，由于在较低温度(例如，约600℃)下执行沉积工艺，外围电路11可能不会遭受因高温而引起的热损坏。
参考图2F和图2G，存储层150可以形成为沿着竖直孔103延伸，如设置成与下沟道141接触。可以采用化学气相沉积或原子层沉积来沉积多个绝缘层，由此形成存储层150。因此，存储层150可以称为存储层结构。例如，可以顺序地沉积阻挡绝缘层150a、陷阱绝缘层150b和隧道绝缘层150c以形成存储层150。阻挡绝缘层150a可以包括SiO2或SiO2/Al2O3。陷阱绝缘层150b可以包括SiN或SiON。隧道绝缘层150c可以包括SiO2。作为另一示例，存储层150包括过渡金属氧化物层。
存储层150可以具有与下沟道141的第一厚度T1相同或比其更小的厚度T3。存储层150可以垂直于衬底101的顶表面101s延伸并且突出到凹陷部101r中。存储层150可以具有底端150d，所述底端150d延伸到凹陷部101r中并且被下沟道141包围。备选地或可选地，缓冲层143可以形成为具有沿着存储层150延伸的间隔物形状。缓冲层143可以包括诸如氧化物层或氮化物层之类的绝缘层。
参考图2H和图2I，可以使用蚀刻工艺来图案化存储层150，在所述蚀刻工艺中缓冲层143用作蚀刻掩模。可以在图案化工艺之后去除或保留缓冲层143。图案化工艺的结果是，下沟道的内侧壁的部分可以暴露于竖直孔103。图案化工艺还可以使存储层150在垂直于衬底101的顶表面101s的方向上延伸，并且在下沟道141上具有“L”形状。
注意，可以在本文中参考元件的横截面或在截面中看到的轮廓来描述元件的形状(后者适用于将存储层150描述为具有“L”形状)。更详细地，存储层150在经过存储层150的轴心的竖直平面的相对侧上的每一半具有L形竖直横截面。构成存储层150的最下部的“L”形的腿部(leg)平行于衬底101的顶表面水平延伸。但是总之，可以看出，存储层150可以具有圆柱形状，其中，除了在存储层150的轴心处穿过其中的开口之外，底端封闭。
如图2G所示的存储层150的底端150d可以通过图案化工艺被部分地蚀刻，并且因此可以转换成由凹陷部101r中的下沟道141围绕的残留层155。残留层155可以包括顺序地堆叠的残留阻挡绝缘层155a、残留陷阱绝缘层155b和残留隧道绝缘层155c。
参考图2J和图2K，上沟道145(可以被称为竖直沟道的上部)可以形成为沿着竖直孔103中的存储层150共形地延伸，并且间隙填充层191可以形成为填充竖直孔103。可以采用化学气相沉积来沉积非晶硅或多晶硅，由此形成上沟道145。还可以执行退火工艺以将非晶硅转换为结晶硅。间隙填充层191可以通过沉积氧化硅层或氮化硅层来形成。
通过沉积硅并图案化硅，上沟道145可以与具有“L”形状的存储层150(其最底部)并排地具有钩状部(crook)。上沟道145可以具有与残留层155接触的底端。上沟道145可以连接到下沟道141，以构成基本上管状的竖直沟道140。备选地，可以完全由上沟道145填充竖直孔103，以形成柱形竖直沟道140。竖直沟道140可以具有横向连接结构C1。在这方面，下沟道141和上沟道145构成连接结构C1。连接结构C1具有界面，下沟道141和上沟道145沿着所述界面交会，并且穿过所述界面建立下沟道与上沟道之间的导电路径。在该示例中并且在随后的一些示例中，界面不高于衬底的顶表面。例如，上沟道145的底端可以与下沟道141的暴露出的内侧壁(表面)的一部分接触，其可以形成横向连接结构C1。
参考图2L，可以形成字线切口107以在竖直沟道140之间暴露衬底101。例如，可以干法蚀刻模具堆叠体10以形成穿透模具堆叠体10的字线切口107。可以通过过蚀刻使衬底101凹陷。字线切口107可以暴露出牺牲层120的侧壁和绝缘层110的侧壁。
参考图2M，可以通过字线切口107提供蚀刻剂以选择性地去除牺牲层120。选择性去除牺牲层120可以形成模塑翼状件15，其中绝缘层110沿着竖直沟道140彼此竖直间隔开。例如，当牺牲层120是氮化硅层并且绝缘层110是氧化硅层时，蚀刻剂可以包括磷酸(H3PO4)。选择性去除牺牲层120可以在绝缘层110之间形成空间108。
参考图2N，空间108可以填充有包括第一栅极161至第八栅极168的栅极160。因此，栅极堆叠体20可以形成为包括竖直堆叠并且跨越绝缘层110彼此间隔开的第一栅极161至第八栅极168。诸如硅、金属、金属氮化物和/或金属硅化物之类的导电材料可以沉积在衬底101上，然后可以图案化所沉积的导电材料以形成栅极160。在形成栅极堆叠体20之前，图2J的模塑堆叠体10可以被图案化以形成阶梯式结构。因此，栅极160可以具有如图1A和图1B所示的阶梯式结构111。
可以将杂质注入到暴露于字线切口107的衬底101中以形成公共源极104s。公共源极104s可以包含其导电性与衬底101的导电性不同的杂质。例如，当衬底101掺杂有p型杂质时，公共源极104s可以包含n型杂质。
参考图2O，可以形成填充绝缘层171以填充字线切口107。例如，可以沉积绝缘材料以覆盖栅极堆叠体20，然后可以将所沉积的绝缘材料平坦化以形成填充绝缘层171。可以去除竖直沟道140的顶端以形成开口105，并且可以用硅填充开口105，然后可以注入杂质以形成具有与公共源极104s相同的导电性的漏极104d。
参考图2P，层间电介质层173可以形成为覆盖栅极堆叠体20，并且插塞182可以形成为穿透层间电介质层173以与漏极104d连接。位线180可以形成在层间电介质层173上，以通过耦合到位线180的插塞182电连接到竖直沟道140。公共源极插塞190可以形成为穿透填充绝缘层171，以便电连接到公共源极104s。可以通过上述工艺来形成单元区CR。图1B的外围区PR可以与单元区CR同时形成。
第一栅极161至第八栅极168可以在衬底101上沿第一水平方向(例如，前后方向)延伸，并且位线180可以在衬底101上沿第二水平方向(例如，左右方向)延伸，其中，第二水平方向基本上垂直于第一水平方向。单元串可以由沿竖直沟道140竖直堆叠的第一栅极161至第八栅极168形成或构成。
第一栅极161和第二栅极162可以是非存储器选择栅极，以构成双层地选择线GSL。第三栅极163至第六栅极166可以是存储栅极以构成字线WL。第七栅极167和第八栅极168可以是非存储选择栅极，以构成双层串选择线SSL。
如图3A所示，单元区CR可以具有最小化的电流路径200。为此，横向连接结构C1可以为下沟道141与上沟道145之间的电流流动提供足够的区域。存储层150可以不突出到衬底101的顶表面101s下方，并且下沟道141和上沟道145可以通过形成在衬底101的顶表面101s下方的横向连接结构C1相互连接。在该示例中，连接结构C1的界面的上端位于与衬底101的顶表面101s重合的平面中。因此，可能没有对于增加电流路径200的障碍，使得可以允许通过横向连接结构C1的良好的电流流动。结果，单元区CR可以具有改善的电气特性。
如图3B所示，下沟道141可以具有突出在衬底101的顶表面101s上方的凸状顶表面141s。例如，在上面参考图2D和图2E讨论的沉积工艺中，硅的沉积方向可以主要被指引至凹陷部101r中。然而，也可以在朝向衬底101的顶表面101s的方向上沉积硅。因此，下沟道141可以具有凸状顶表面141s。备选地，下沟道141可以具有平坦的顶表面141s。下沟道141的平坦顶表面141s可以与衬底101的顶表面101s共面。同样在这些示例中的任一示例中，连接结构C1的界面的上端可以位于与衬底101的顶表面101s重合的平面中。
上沟道145可以如图3C所示具有圆柱形状，其顶端是开口的并且其底端是封闭的。例如，在上面参考图2J和图2K讨论的沉积和图案化工艺中可以不执行图案化工艺。因此，上沟道145的底端可以与上沟道的其余部分相连。而且，同样在该示例中，连接结构C1的界面的上端位于与衬底101的顶表面101s重合的平面中。
可以在上沟道145与下沟道141之间创建各种连接，即，连接结构可以与横向连接结构C1不同。例如，如图3D所示，上沟道145可以与下沟道141的顶表面的一部分接触，以形成向上连接结构C2。向上连接结构C2可以在与衬底101的顶表面101s相同的高度处具有上沟道145与下沟道141之间的界面(可辨别的)边界。在该示例中，界面的内端和外端以及更多地连接结构C2的整个界面位于与衬底101的顶表面101s重合的平面中。
作为另一示例，如图3E所示，上沟道145可以与侧壁内表面的部分和下沟道141的顶表面的部分接触，以形成复杂的连接结构C3。在该示例中，连接结构C3的界面的径向外端以及更多地界面的最上部的整体位于与衬底101的顶表面101s重合的平面中。
现在将参考图4A至图4E详细描述根据本发明构思的制造半导体存储器件的方法的其他示例。
参考图4A和图4B，执行与上面参考图2A至图2G描述的过程基本相同的过程，以形成其中存储层150沿竖直孔103延伸并与下沟道141接触的结构。存储层150可以大致垂直于衬底101的顶表面101s延伸。存储层150的下端可以具有垂直形状来代替“L”形状。残留层155可以具有与下沟道141的形状共形的支架形状。存储层150的厚度T3可以小于下沟道141的第一厚度T1。因此，下沟道141可以具有被竖直孔103部分地暴露出的顶表面。
参考图4C和图4D，上沟道145可以形成为沿着竖直孔103中的存储层150延伸，并且间隙填充层191可以形成为填充竖直孔103。上沟道145可以具有圆柱形状，其顶端和底端是开口的。上沟道145的底端可以与下沟道141的暴露出的顶表面接触。上沟道145和下沟道141可以彼此连接以构成竖直沟道140。竖直沟道140可以具有向上连接结构C2。例如，上沟道145可以连接到下沟道141的暴露出的顶表面以构成向上连接结构C2。
参考图4E，可以执行与上面参考图2I至图2P讨论的那些过程基本相同的过程来形成单元区CR。单元区CR可以如图5A所示提供最小化的电流路径200和向上连接结构C2，其为电流流动提供了足够的区域。向上连接结构C2可以具有形成在与衬底101的顶表面101s相同的高度处的界面或边界。
下沟道141可以如图5B所示具有突出在衬底101的顶表面101s上方的凸状表面141s。在该示例中，连接结构的界面基本上位于衬底101的顶表面101s的高度处。更具体地，连接结构C2的界面的径向内端可以在与衬底101的顶表面101s重合的平面中与残留层155邻接。
上沟道145可以如图5C所示具有圆柱形状，其顶端是开口的并且其底端是封闭的。上沟道145还可以具有突出部，所述突出部从封闭端的底部延伸到凹陷部中，并且填充残留层155留下的凹陷部的剩余部分。因此，上沟道145的底部处的突出部可以被衬底101的顶表面101s的高度下方的凹陷部中的残留层155和下沟道141围绕。
图6A至图6C示出了根据本发明构思的制造半导体存储器件的方法的又一示例。图7A和图7B是图6C中所示器件的部分的不同变体的放大横截面图。
参考图6A，可以执行与上面参考图2A至图2M描述的过程基本相同的过程来形成模塑翼状件15。例如，在上面参考图2F和图2G描述的过程中，代替形成存储层150，可以在竖直孔103中形成第一存储层151。在这种情况下，可以在其中设置具有第一存储层151的残留层151r的凹陷部101r。当形成模塑翼状件15时，第一存储层151可以围绕上沟道145并且可以通过空间108暴露出来。第一存储层151可以包括隧道绝缘层、或隧道绝缘层和陷阱绝缘层。残留层151r可以包括残留隧道绝缘层、或残留隧道绝缘层和残留陷阱绝缘层。
参考图6B，第二存储层152可以形成为覆盖限定空间108的表面。当第一存储层151包括隧道绝缘层时，第二存储层152可以包括陷阱绝缘层和阻挡绝缘层。备选地，当第一存储层151包括隧道绝缘层和陷阱绝缘层时，第二存储层152可以包括阻挡绝缘层。第一存储层151和第二存储层152可以组合形成存储层150。
参考图6C，可以执行与上面参考图2N至图2P描述的过程基本相同的过程来形成单元区CR。以上参考图3A至图3E和图5A至图5C示出和描述的变型可以应用于本示例的单元区CR。例如，如图7A所示，单元区CR可以提供最小化的电流路径200和横向连接结构C1，其为电流流动提供了足够的区域。作为另一示例，如图7B所示，单元区CR可以具有向上连接结构C2。
根据本发明构思，下沟道和上沟道可以形成连接结构，为电流流动提供足够的区域，并且可以实现最小化的电流路径(最小长度的导电路径)，结果是半导体存储器件可以具有改善的电气特性。在本发明构思的示例中，连接结构包括界面，上沟道和下沟道沿着所述界面交会，并且在器件中跨越所述界面建立导电路径。此外，界面的至少一端的位置不高于与其上设置栅极堆叠体的衬底的顶表面重合的平面。
此外，可以使用低温工艺来形成下沟道，因此不会超过热预算。具体地，在制造COP型半导体存储器件时，可以遵守热预算以消除或最小化对外围区的热损坏。
最后，本发明构思的该详细描述不应被解释为限于本文阐述的示例，并且本发明构思旨在涵盖本文描述的示例的各种组合、修改和变型，而不脱离由所附权利要求限定的本发明构思的精神和范围。

Claims (20)

1.一种半导体存储器件，包括：
衬底，具有顶表面和位于所述衬底中的凹陷部，所述凹陷部限定顶表面中的开口；
多个栅极，竖直地堆叠在所述衬底的顶表面上；
竖直沟道，占据竖直延伸穿过所述多个栅极的竖直孔；以及
存储层，在所述竖直孔中并围绕所述竖直沟道，
其中所述竖直沟道包括：
下沟道，占据所述凹陷部的一部分，所述下沟道具有罐的形式，从而具有底壁和从所述底壁向上突出的侧壁；以及
上沟道，沿所述竖直孔竖直延伸并且连接到所述下沟道，并且
其中所述下沟道和所述上沟道构成连接结构，所述连接结构具有界面，所述下沟道和所述上沟道沿着所述界面交会，并且穿过所述界面建立所述下沟道和所述上沟道之间的导电路径，所述界面不高于所述衬底的顶表面，以及
其中所述存储层的残留层被限制到所述凹陷部并且由所述下沟道的侧壁围绕。
2.根据权利要求1所述的半导体存储器件，其中所述残留层的最上表面位于不高于所述衬底的顶表面的高度的高度处。
3.根据权利要求1所述的半导体存储器件，其中所述连接结构是横向连接结构，在所述横向连接结构中，所述上沟道和所述下沟道相交会的界面与所述下沟道的侧壁的内表面的一部分重合，所述下沟道的侧壁的内表面的所述部分位于所述衬底的顶表面下方。
4.根据权利要求3所述的半导体存储器件，其中所述存储层沿所述竖直孔竖直延伸以与所述下沟道的侧壁的顶表面接触，所述存储层在经过所述存储层的轴心的竖直平面的相对侧上的每一半都具有L形竖直横截面，所述L形竖直横截面的下部平行于所述衬底的顶表面水平延伸。
5.根据权利要求4所述的半导体存储器件，其中所述上沟道具有与所述存储层中所述存储层的沿直径方向每一半的水平部分相交会之处的部分并排的钩状部，并且延伸到所述衬底的顶表面下方以与所述下沟道的所述侧壁的内表面的所述部分接触。
6.根据权利要求1所述的半导体存储器件，其中所述连接结构是向上连接结构，在所述向上连接结构中，所述下沟道的侧壁的顶表面的一部分构成所述上沟道和所述下沟道相交会的界面，所述下沟道的侧壁的顶表面的所述部分被设置在与所述衬底的顶表面的高度相同的高度处。
7.根据权利要求6所述的半导体存储器件，其中所述存储层沿着所述竖直孔竖直延伸，以与所述下沟道的侧壁的顶表面的另一部分接触，或者
所述存储层在经过所述存储层的轴心的竖直平面的相对侧上的每一半具有L形竖直横截面，所述L形竖直横截面的下部平行于所述衬底的顶表面水平延伸。
8.根据权利要求7所述的半导体存储器件，其中在所述上沟道的最底部处，所述上沟道仅竖直延伸以与所述下沟道的侧壁的顶表面的所述另一部分接触，或者所述上沟道的所述最底部具有与所述存储层中所述存储层的沿直径方向每一半的水平部分相交会之处的部分并排的钩状部。
9.根据权利要求1所述的半导体存储器件，其中所述衬底包括单晶硅晶片和掺杂杂质的多晶硅层中的一个。
10.根据权利要求1所述的器件，其中所述下沟道的侧壁的顶表面是与所述衬底的顶表面共面的平坦表面。
11.一种半导体存储器件，包括：
衬底，具有顶表面；
栅极堆叠体，其中多个栅极竖直地堆叠在所述衬底的顶表面上；
上沟道，竖直延伸穿过所述栅极堆叠体；
下沟道，从所述上沟道延伸到所述衬底的顶表面下方，所述下沟道具有罐的形式，从而具有底壁和从所述底壁向上突出的侧壁；
存储层，在所述栅极堆叠体中并且围绕所述上沟道；以及
所述存储层的残留层，设置在所述衬底中，所述残留层在所述衬底的顶表面下方由所述下沟道的侧壁围绕，
其中所述上沟道和所述下沟道的相应部分构成连接结构，所述连接结构具有界面，所述上沟道和所述下沟道沿着所述界面交会，使得所述上沟道和所述下沟道一起形成竖直沟道，所述界面位于不高于所述衬底的顶表面的高度处。
12.根据权利要求11所述的半导体存储器件，其中所述衬底中具有凹陷部，所述凹陷部限定所述衬底的顶表面中的开口，所述下沟道被设置在所述凹陷部中，并且
其中所述残留层被限制到所述凹陷部并且由所述下沟道围绕，所述残留层的最上表面位于不高于所述衬底的顶表面的高度的高度处。
13.根据权利要求11所述的半导体存储器件，其中所述存储层与所述下沟道的侧壁的顶表面接触，
所述上沟道沿着所述存储层延伸以与所述下沟道的侧壁的内表面位于所述衬底的顶表面下方的部分接触，并且
所述连接结构是横向连接结构，在所述横向连接结构中，所述上沟道和所述下沟道相交会的界面与所述下沟道的侧壁的内表面的所述部分重合。
14.根据权利要求11所述的半导体存储器件，其中所述存储层与所述下沟道的侧壁的顶表面的一部分接触，
所述上沟道沿着所述存储层延伸以与所述下沟道的侧壁的顶表面的另一部分接触，并且
所述连接结构是向上连接结构，在所述向上连接结构中，所述上沟道与所述下沟道相交会的所述界面与所述下沟道的侧壁的顶表面的所述另一部分重合，所述下沟道的侧壁的顶表面的所述另一部分被设置在与所述衬底的顶表面的高度相同的高度处。
15.根据权利要求11所述的半导体存储器件，其中在所述存储层的最底部处，所述存储层仅在垂直于与所述衬底的顶表面重合的平面的方向上竖直延伸，或所述存储层的最底部在经过所述存储层的轴心的竖直平面的相对侧上的每一半具有L形横截面，并且
所述上沟道与所述存储层的所述最底部并排地共形延伸。
16.一种半导体存储器件，包括：
衬底，具有顶表面；
栅极堆叠体，包括在所述衬底的顶表面上被设置为彼此堆叠的栅极；
竖直沟道，具有半导体材料的上部和半导体材料的下部；以及
存储层结构，在所述栅极堆叠体中，
其中所述竖直沟道的上部竖直延伸穿过所述栅极堆叠体；
所述存储层结构围绕所述竖直沟道的上部，
所述竖直沟道的下部被设置在所述衬底中，所述竖直沟道的下部具有罐的形式，从而具有底壁和从所述底壁向上突出的侧壁，所述侧壁具有内表面和轮缘形式的顶表面，并且
所述竖直沟道的上部和所述竖直沟道的下部具有界面，所述竖直沟道的上部和所述竖直沟道的下部沿着所述界面交会，并且跨越所述界面在所述器件中建立导电路径，所述界面的至少一端不高于与所述衬底的顶表面重合的平面。
17.根据权利要求16所述的半导体存储器件，其中所述界面是所述竖直沟道的上部与所述竖直沟道的下部相交会的唯一界面，
所述界面不高于所述衬底的顶表面的平面高度而延伸，并且
所述竖直沟道的下部的侧壁的内表面的至少一部分构成所述界面。
18.根据权利要求16所述的半导体存储器件，其中所述界面是所述竖直沟道的上部与所述竖直沟道的下部相交会的唯一界面，
所述界面不高于所述衬底的顶表面的平面高度而延伸，并且
所述竖直沟道的下部的顶表面的一部分构成所述界面。
19.根据权利要求16所述的半导体存储器件，其中所述界面是所述竖直沟道的上部与所述竖直沟道的下部相交会的唯一界面，
所述界面不高于所述衬底的顶表面的平面高度而延伸，并且
至少所述竖直沟道的下部的侧壁的内表面的一部分和所述竖直沟道的下部的侧壁的顶表面的一部分构成所述界面。
20.根据权利要求16所述的半导体存储器件，其中所述竖直沟道的下部的顶表面是凸状的。
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