KR100939411B1 - 반도체 소자의 콘택 플러그 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 플러그 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 다수의 게이트를 형성하는 단계와, 상기 게이트 사이의 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 게이트를 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계와, 상기 게이트 사이의 상기 접합 영역이 노출되도록 상기 절연층에 콘택홀을 형성하되, 상기 콘택홀의 상부폭은 상기 게이트 사이의 상기 접합 영역의 폭보다 넓게 형성되는 단계와, 상기 게이트의 일부 또는 전부와 대응하는 영역과 중첩되는 단계 및 상기 콘택홀에 도전 물질을 형성하여 상기 접합 영역과 연결되는 콘택 플러그를 형성하는 단계를 포함하기 때문에, 콘택 플러그를 형성하는 공정 마진을 증가시킬 수 있어 더욱 균일한 콘택 플러그를 형성할 수 있다.
콘택 플러그, 보호막, SAC 질화막, 선택 라인

Description

반도체 소자의 콘택 플러그 및 그의 제조 방법{Contact plug of semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자의 콘택 플러그 및 그의 제조 방법에 관한 것으로, 특히 낸드 플래시 메모리의 드레인 콘택 플러그를 형성하는 반도체 소자의 콘택 플러그 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 특히 이러한 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합 하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 나뉜다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
이러한 낸드형 비휘발성 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 선택 라인, 예를 들어 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다. 각각의 선택 라인과 워드 라인 사이에는 접합 영역이 형성된다. 이때, 소스 선택 라인 사이의 접합 영역은 소스 영역이고, 드레인 선택 라 인 사이의 접합 영역은 드레인 영역이다.
이러한 선택 라인 및 워드 라인의 측면에는 선택 라인 및 워드 라인의 측면을 보호하기 위하여 스페이서와 SAC(Self Align Contact) 질화막이 형성되고, 선택 라인 및 워드 라인 전면에는 절연층이 형성된다. 절연층에는 선택 라인 사이의 접합 영역이 노출되도록 콘택홀이 형성된다. 그리고 콘택홀을 도전 물질로 채워서 접합 영역과 전기적으로 연결되는 콘택 플러그를 형성한다.
그런데, 플래시 메모리 소자가 점차 고집적화되고 소형화됨에 따라 소스 콘택 플러그 및 드레인 콘택 플러그가 형성되는 선택 라인 사이의 공간이 좁아지고 있다. 이에 따라 소스 콘택 플러그 및 드레인 콘택 플러그의 사이즈는 점차 감소되고 있으며, 좁은 공간에서 고밀도로 형성되어야 한다. 이에 따라, 콘택홀 패터닝 이후 형성된 포토 레지스트 패턴이 불균일하거나 드레인 콘택 플러그가 단락되거나 개방되지 않는 등 여러가지 문제점이 발생할 수 있다.
본 발명은 선택 라인 사이에 형성된 접합 영역과 연결되는 콘택 플러그를 형성하기 위한 콘택홀을 형성할 때, 선택 라인의 일부와 중첩되도록 장축으로 길게 형성하여 접합 영역보다 크게 콘택홀을 형성할 수 있기 때문에, 콘택 플러그를 형성하는 공정 마진을 증가시킬 수 있다.
본 발명의 반도체 소자의 콘택 플러그 제조 방법은, 반도체 기판상에 다수의 게이트를 형성하는 단계와, 상기 게이트 사이의 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 게이트를 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계와, 상기 게이트 사이의 상기 접합 영역이 노출되도록 상기 절연층에 콘택홀을 형성하되, 상기 콘택홀의 상부폭은 상기 게이트 사이의 상기 접합 영역의 폭보다 넓게 형성되는 단계 및 상기 콘택홀에 도전 물질을 형성하여 상기 접합 영역과 연결되는 콘택 플러그를 형성하는 단계를 포함할 수 있다.
상기 콘택홀의 양측은 상기 게이트의 일부 또는 상기 게이트의 전부와 대응하는 영역과 중첩될 수 있다. 상기 게이트와 상기 절연층 사이에 보호막을 형성하는 단계를 더욱 포함할 수 있다 상기 보호막은 상기 게이트 상부에 형성된 두께가 상기 게이트 사이에 형성된 두께보다 더욱 두껍게 형성될 수 있다. 상기 보호막을 형성하는 단계는, 상기 게이트를 포함하는 상기 반도체 기판상에 제1 보호막을 형성하는 단계와, 상기 제1 보호막 상에 제2 보호막을 형성하는 단계 및 상기 게이트 사이에 형성된 상기 제2 보호막을 제거하는 단계를 더욱 포함할 수 있다.
본 발명의 다른 측면인 반도체 소자의 콘택 플러그 제조 방법은, 반도체 기판상에 다수의 선택 라인과 워드 라인을 형성하는 단계와, 상기 선택 라인들과 상기 워드 라인들 사이의 노출된 반도체 기판에 접합 영역을 형성하는 단계와, 상기 선택 라인들과 상기 워드 라인을 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계와, 상기 선택 라인 사이의 상기 접합 영역이 노출되도록 상기 절연층에 콘택홀을 형성하되, 상기 콘택홀의 상부는 상기 선택 라인 사이의 상기 접합 영역의 폭보다 넓게 형성되는 단계 및 상기 콘택홀에 도전 물질을 형성하여 상기 접합 영역과 연결되는 콘택 플러그를 형성하는 단계를 포함한다.
상기 콘택홀의 양측은 상기 선택 라인의 일부 또는 상기 선택 라인의 전부와 대응하는 영역과 중첩될 수 있다. 상기 선택 라인과 상기 절연층 사이에 보호막을 형성하는 단계를 더욱 포함할 수 있다. 상기 보호막은 상기 선택 라인 상부에 형성된 두께가 상기 선택 라인 사이에 형성된 두께보다 더욱 두껍게 형성될 수 있다. 상기 보호막을 형성하는 단계는, 상기 선택 라인을 포함하는 상기 반도체 기판상에 제1 보호막을 형성하는 단계와, 상기 제1 보호막 상에 제2 보호막을 형성하는 단계 및 상기 선택 라인 사이에 형성된 상기 제2 보호막을 제거하는 단계를 더욱 포함할 수 있다.
상기 제1 보호막 또는 상기 제2 보호막은 상기 절연층과 식각 선택비가 다른 물질로 형성될 수 있다. 상기 제1 보호막 또는 상기 제2 보호막은 질화막으로 형성될 수 있다. 상기 제2 보호막은 상기 제1 보호막과 동일한 두께로 형성할 수 있다. 상기 제1 보호막을 형성하기 전에 상기 게이트 또는 상기 선택 라인의 측벽에 스페이서를 형성하는 단계를 더욱 포함할 수 있다. 상기 제1 보호막 하부에 금속 장벽층을 형성하는 단계를 더욱 포함할 수 있다. 상기 금속 장벽층은 Ti/TiN 적층막으로 형성할 수 있다.
본 발명의 또 다른 측면에 따른 반도체 소자의 콘택 플러그는, 반도체 기판에 형성된 선택 라인과 워드 라인과, 상기 선택 라인 사이의 상기 반도체 기판에 형성된 접합 영역 상에 형성되며, 상부 폭이 상기 접합 영역의 폭보다 넓은 콘택 플러그 및 상기 선택 라인 및 상기 워드 라인을 포함하는 상기 반도체 기판상에 형성되어 상기 콘택 플러그를 둘러싸는 절연층을 포함할 수 있다.
상기 선택 라인의 상부에 형성된 보호막을 더욱 포함할 수 있다. 상기 보호막은 질화막일 수 있다.
본 발명의 반도체 소자의 콘택 플러그 및 그의 제조 방법에 따르면, 콘택 플러그를 형성하기 위한 식각 공정 시에 선택 라인 상부에 추가로 보호막을 형성하고 선택 라인의 일부와 중첩되도록 장축으로 더욱 길게 콘택홀을 형성할 수 있다. 이에 따라 콘택 플러그를 형성하는 공정 마진을 증가시킬 수 있어 더욱 균일한 콘택 플러그를 형성할 수 있다. 또한 콘택 플러그의 단면적이 증가함에 따라 콘택 플러그의 저항을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택 플러그 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 또한, 도 2는 본 발명에 따라 형성된 반도체 소자의 콘택 플러그를 도시한 레이 아웃도이다.
도 1a를 참조하면, 반도체 소자 중 특히 플래시 메모리 소자를 형성하기 위하여, 먼저 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막(도시하지 않음)은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시할 때 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 그리고, 반도체 기판(102)에 웰 영역을 형성하기 위한 웰 이온 주입 공정과 반도체 소자의 문턱 전압을 조절하기 위한 문턱 전압 이온 주입 공정을 실시한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 또한, 반도체 기판(102)이 p형 반도체 물질로 형성될 경우 상기 트리플 웰은 반도체 기판(102)에 n웰을 형성 한 후 상기 n웰에 포함되도록 p웰을 형성할 수 있다.
이후에, 스크린 산화막(도시하지 않음)을 제거한 뒤 소자 분리 영역(도시하지 않음)에 소자 분리막(도시하지 않음)을 형성하여 액티브 영역을 한정한다. 그리고, 반도체 기판(102) 상에 터널 절연막(104), 플로팅 게이트용 제1 도전층(106), 유전체막(108), 콘트롤 게이트용 제2 도전층(110) 및 게이트 전극층(112)을 포함하는 적층막들을 형성한다. 제1 도전층(106)과 제2 도전층(110)은 폴리 실리콘으로 형성할 수 있으며, 유전체막(108)은 ONO(Oxide/Nitride/Oxide) 구조로 형성할 수 있다. 또한, 선택 트랜지스터의 유전체막(108)은 일부가 식각되어 선택 트랜지스터에서 제1 도전층(106)과 제2 도전층(110)이 전기적으로 연결될 수 있다. 게이트 전극층(112)은 저항을 감소시키기 위하여 형성하며 텅스텐 실리사이드(WSix)로 형성할 수 있다.
그리고, 게이트 전극층(112) 상에 형성된 게이트 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 적층막들을 패터닝한다. 이로써, 반도체 기판(102) 상에는 터널 절연막(104), 플로팅 게이트용 제1 도전층(106), 유전체막(108), 콘트롤 게이트용 제2 도전층(110) 및 게이트 전극층(112)이 적층된 다수의 메모리 셀들이 직렬로 연결된 워드 라인들(WL0, WL1,…)이 형성된다. 통상적으로 워드 라인들(WL0, WL1,…)은 16개 또는 32개로 형성되지만 도면에서는 편의상 각각 2개씩만 도시하였다. 또한, 워드 라인들(WL0, WL1,…)의 양측에는 다수의 선택 트랜지스터들이 직렬로 연결된 선택 라인(DSL or SSL)이 형성된다. 선택 트랜지스터들은 터널 절연막(104), 전기적으로 연결된 제1 도전층(106)과 제2 도전층(110) 및 게이트 전 극층(112)이 적층되어 형성된다. 이러한 선택 라인(DSL or SSL)은 소스 선택 라인(Source Select Line; SSL)과 드레인 선택 라인(Drain Select Line; DSL)을 포함할 수 있다.
그리고, 워드 라인(WL0, WL1,…) 및 선택 라인(DSL or SSL) 사이에서 노출된 반도체 기판(102)에 대해 이온 주입 공정을 실시하여 다수의 접합 영역들(114a, 114b)을 형성한다. 이때, 드레인 선택 라인(DSL) 사이에 형성되는 접합 영역(114b)은 드레인 영역이 되고, 소스 선택 라인(SSL) 사이에 형성되는 접합 영역(114b)은 소스 영역이 된다.
도 1b를 참조하면, 반도체 기판(102) 상에 워드 라인(WL0, WL1,…)과 선택 라인(DSL or SSL)보다 높게 제1 절연층(116)을 형성한다. 그리고, 제1 절연층(116)에 대해 이방성 식각 공정을 실시하여 선택 라인(DSL or SSL)의 측벽에 스페이서(116a)를 형성한다. 스페이서(116a)는 선택 라인(DSL or SSL)의 측벽을 보호하기 위해 형성한다. 이때, 선택 라인(DSL or SSL) 사이의 반도체 기판(102)에 형성된 접합 영역(114b)이 노출된다. 또한, 각각의 워드 라인들(WL0, WL1,…) 사이 및 선택 라인(DSL or SSL)과 워드 라인(WL0, WL1,…) 사이는 폭이 좁기 때문에 제1 절연층(116)이 잔류한다.
이어서, 제1 절연층(116)을 포함한 반도체 기판(102) 전체 구조 상부에 금속 장벽층(118)과 제1 보호막(120)을 형성한다. 금속 장벽층(118)은 후속하는 공정에서 실시되는 콘택 플러그 형성 공정시 콘택 플러그가 확산되는 것을 방지할 수 있다. 금속 장벽층(118)은 선택 라인(DSL or SSL) 사이의 단차가 유지될 수 있도록 얇은 두께로 형성하는 것이 바람직하다. 제1 보호막(120)은 후속 공정에서 접합 영역(114b) 상에 콘택홀을 형성할 때 정렬 오차가 발생하더라도 선택 라인(DSL or SSL) 측벽이 식각되어 손상되는 것을 방지하기 위한 자기 정렬 콘택(Self Align Contact; SAC) 공정을 위하여 형성된다. 제1 보호막(120)은 절연막 중에 산화막과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성하는 것이 바람직하다. 또한, 제1 보호막(120)은 선택 라인(DSL or SSL) 사이의 단차가 유지될 수 있도록 얇은 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 제1 보호막(120) 상에 제2 보호막(122)을 형성한다. 제2 보호막(122)은 콘택홀 형성을 위한 식각 공정에서 선택 라인(DSL or SSL) 및 워드 라인(WL0, WL1,…)의 상부를 보호한다. 제2 보호막(122)은 절연막 중에 산화막과 식각 선택비가 다른 물질, 예를 들면 질화막으로 형성하는 것이 바람직하다. 또한, 제2 보호막(122)의 두께는 제1 보호막(120)의 두께와 유사하게 형성하는 것이 바람직하다. 이후에, 선택 라인(DSL or SSL) 사이에 형성된 제2 보호막(122)이 노출되도록 제2 보호막(122) 상에 마스크 패턴(123)을 형성한다.
도 1d를 참조하면, 노출된 제2 보호막(122; 도 1c 참조)을 마스크 패턴(123; 도 1c 참조)을 이용한 식각 공정으로 제거한다. 이러한 식각 공정은 등방성 식각으로 실시할 수 있다. 이로써, 제2 보호막(122a)은 선택 라인(DSL or SSL) 및 워드 라인(WL0, WL1,…)의 상부에만 형성되어 선택 라인(DSL or SSL) 및 워드 라인(WL0, WL1,…)의 상부에는 제1 보호막(120)과 제2 보호막(122a)이 합체된 보호막이 형성될 수 있다. 특히, 선택 라인(DSL or SSL)상에는 선택 라인(DSL or SSL) 사이에 형 성된 제1 보호막(120)에 비해 두 배의 두께로 보호막이 형성되기 때문에, 선택 라인(DSL or SSL) 사이에 형성되는 콘택홀 형성 공정시 선택 라인(DSL or SSL) 상부가 손상되는 것을 방지할 수 있다. 이에 따라, 콘택홀 패턴이 균일하게 형성될 수 있고 콘택홀 형성 공정의 오버레이 마진이 증가될 수 있다. 또한, 제2 보호막(122a)의 두께는 제1 보호막(120)과 유사한 두께로 형성하는 것으로 한정되지 않고 선택 라인(DSL or SSL)의 상부를 보호할 수 있는 임의의 두께로 형성할 수 있음은 당연하다.
한편, 선택 라인(DSL or SSL) 사이에 형성된 제2 보호막(122; 도 1c 참조)이 제거되기 때문에, 후속하는 공정에서 선택 라인(DSL or SSL) 사이를 절연층으로 용이하게 갭필(gap fill)할 수 있다. 이후에, 마스크 패턴(123; 도 1c 참조)을 제거한다.
도 1e를 참조하면, 선택 라인(DSL or SSL) 및 워드 라인(WL0, WL1,…)을 포함하는 반도체 기판(102) 상에 제2 절연층(124)을 형성한다. 제2 절연층(124)은 선택 라인(DSL or SSL) 및 워드 라인(WL0, WL1,…)이 형성된 높이보다 높게 형성할 수 있다. 그리고, 제2 절연층(124) 상에는 제2 절연층(124)에 콘택홀을 형성하기 위한 하드 마스크(126)를 형성한다.
도 1f를 참조하면, 선택 라인(DSL or SSL) 사이의 접합 영역(114b)과 대응하는 부분이 오픈되도록 하드 마스크(126)를 패터닝한다. 이때, 하드 마스크(126)가 오픈되는 영역은 선택 라인(DSL or SSL) 사이에 형성된 접합 영역(114b)의 폭보다 넓게 형성되어 선택 라인(DSL or SSL)의 일부 또는 전부와 대응하는 영역과 중첩될 수 있다. 하드 마스크(126)를 이용한 식각 공정으로 제2 절연층(124)을 패터닝하여 선택 라인(DSL or SSL) 사이의 접합 영역(114b)을 오픈시키는 콘택홀(A)을 형성한다. 콘택홀(A)의 상부는 선택 라인(DSL or SSL) 사이에 형성된 접합 영역(114b)의 폭보다 넓게 형성되어 콘택홀(A)의 양측은 선택 라인(DSL or SSL)의 일부 또는 전부와 대응하는 영역과 중첩될 수 있다. 이때, 선택 라인(DSL or SSL) 상부에 형성된 제1 보호막(120) 및 제2 보호막(122a)으로 인하여 선택 라인(DSL or SSL)의 상부는 손상되지 않는다.
도 2는 본 발명에 따라 형성된 반도체 소자의 콘택 플러그를 도시한 레이아웃도이며, 도 1g는 도 2의 절단면 X-X'를 따라 절단한 소자의 단면도이다.
도 1g 및 도 2를 참조하면, 전술한 공정으로 형성된 콘택홀을 도전 물질, 예를 들면 텅스텐으로 갭필하여 접합 영역(114b)과 접속되는 콘택 플러그(128)를 형성한다. 이에 따라 콘택 플러그(128)의 상부는 선택 라인(DSL or SSL) 사이에 형성된 접합 영역(114b)의 폭보다 넓게 형성되어 콘택홀(A)의 양측은 선택 라인(DSL or SSL)의 일부 또는 전부와 대응하는 영역과 중첩될 수 있다. 이후에, 하드 마스크(126; 도 1f 참조)는 제거된다.
통상적으로, 선택 라인(DSL or SSL) 사이에 콘택 플러그를 형성하기 위하여 콘택홀을 식각할 때에는 콘택홀의 폭을 접합 영역(114b)의 폭에 대응하여 형성한다. 이러한 경우 좁은 접합 영역(114b)의 폭으로 인하여 콘택홀이 형성되는 폭 또한 좁게 되어 콘택홀을 형성하는데 어려움이 있다. 이에 따라 콘택홀이 균일하게 형성되지 않거나 콘택홀이 미스 얼라인되어 콘택홀 형성 공정중에 SAC 질화막이 손 상되어 선택 라인(DSL or SSL)의 측벽이 손상될 수 있다. 또는 콘택홀이 형성되지 않을 수도 있다.
하지만 본 발명과 같이 선택 라인(DSL or SSL)의 상부에 추가로 제2 보호막(122)을 형성한 뒤 선택 라인(DSL or SSL)과 일부가 중첩되도록 접합 영역(114b)을 따라 일측으로 길게 콘택홀을 형성하게 되면 콘택홀을 형성할 수 있는 공정 마진을 충분히 확보할 수 있다. 따라서, 더욱 균일한 콘택홀을 형성할 수 있어, 콘택홀을 갭필하여 형성되는 콘택 플러그 또한 균일하게 형성할 수 있다. 또한 콘택 플러그의 단면적이 증가함에 따라 콘택 플러그의 저항을 감소시킬 수 있다.
한편, 본 발명의 일실시예는 반도체 소자 중 플래시 메모리 소자의 콘택 플러그 형성 방법을 일례로 설명하지만, 이에 한정되지 않는다. 즉, 본 발명은, 본 발명의 일실시예에서의 선택 라인(DSL or SSL)을 게이트로 치환함으로써 게이트 사이의 접합 영역과 전기적으로 접속되는 콘택 플러그를 형성하는 모든 반도체 소자의 제조 공정에 적용될 수 있음은 당연하다. 이때에도 본 발명에서와 같이 콘택 플러그를 형성하기 위한 식각 공정 시에 게이트의 일부 또는 전부와 대응하는 영역이 중첩되도록 콘택홀을 넓게 형성할 수 있기 때문에, 콘택홀을 형성할 수 있는 공정 마진을 충분히 확보할 수 있는 효과를 얻을 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 콘택 플러그 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 본 발명에 따라 형성된 반도체 소자의 콘택 플러그를 도시한 레이아웃도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 제 1 도전층 108 : 유전체막
110 : 제 2 도전층 112 : 게이트 전극층
114a, 114b : 접합 영역 116 : 제1 절연층
118 : 금속 장벽층 120 : 제1 보호막
122 : 제2 보호막 124 : 절연층
126 : 마스크 128 : 콘택 플러그

Claims (19)

  1. 반도체 기판상에 다수의 게이트들을 형성하는 단계;
    상기 게이트들 사이의 반도체 기판에 접합 영역을 형성하는 단계;
    상기 게이트들 사이의 상기 접합 영역이 노출되도록 상기 게이트들의 측벽에 스페이서를 형성하는 단계;
    상기 게이트들, 상기 스페이서 및 상기 반도체 기판의 표면을 따라 금속 장벽층을 형성하는 단계;
    상기 금속 장벽층의 표면을 따라 제1 보호막 및 제2 보호막을 순차적으로 형성하는 단계;
    상기 게이트들의 사이에 형성된 상기 제2 보호막의 일부를 제거하여 상기 제1 보호막의 일부를 노출시키는 단계;
    상기 제2 보호막 및 상기 노출된 제1 보호막을 포함한 상기 반도체 기판의 상부에 절연층을 형성하는 단계;
    상기 게이트들 사이의 상기 접합 영역이 노출되도록 상기 절연층에 콘택홀을 형성하되, 상기 콘택홀의 상부폭은 상기 게이트들 사이의 상기 접합 영역의 폭보다 넓게 형성하는 단계; 및
    상기 콘택홀의 내부에 도전 물질을 채워 상기 노출된 접합 영역과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 제조 방법.
  2. 제1항에 있어서,
    상기 콘택홀의 상부는 상기 게이트들의 일부 또는 상기 게이트들의 전부와 대응하는 영역과 중첩되는 반도체 소자의 콘택 플러그 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 보호막은, 상기 게이트들의 상부에 형성된 두께가 상기 게이트들의 사이에 형성된 두께보다 더욱 두껍게 형성되는 반도체 소자의 콘택 플러그 제조 방법.
  5. 삭제
  6. 반도체 기판상에 다수의 선택 라인과 워드 라인을 형성하는 단계;
    상기 선택 라인들과 상기 워드 라인들 사이의 반도체 기판에 접합 영역을 형성하는 단계;
    상기 선택 라인들 및 상기 워드 라인들의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서, 상기 선택 라인 및 상기 워드 라인들의 표면을 따라 금속 장벽층, 제1 보호막 및 제2 보호막을 순차적으로 형성하는 단계;
    상기 선택 라인들과 상기 워드 라인을 포함하는 상기 반도체 기판상에 절연층을 형성하는 단계;
    상기 선택 라인들 사이의 상기 접합 영역이 노출되도록 상기 절연층에 콘택홀을 형성하되, 상기 콘택홀의 상부폭은 상기 선택 라인 사이의 상기 접합 영역의 폭보다 넓게 형성되는 단계; 및
    상기 콘택홀에 도전 물질을 형성하여 상기 접합 영역과 연결되는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 제조 방법.
  7. 제6항에 있어서,
    상기 콘택홀의 상부는 상기 선택 라인의 일부 또는 상기 선택 라인의 전부와 대응하는 영역과 중첩되는 반도체 소자의 콘택 플러그 제조 방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 제1 및 제2 보호막은, 상기 선택 라인 상부에 형성된 두께가 상기 선택 라인 사이에 형성된 두께보다 더욱 두껍게 형성되는 반도체 소자의 콘택 플러그 제조 방법.
  10. 제6항에 있어서,
    상기 반도체 기판상에 절연층을 형성하는 단계 이전에, 상기 선택 라인 사이에 형성된 상기 제2 보호막을 제거하는 단계를 더욱 포함하는 반도체 소자의 콘택 플러그 제조 방법.
  11. 제1항 또는 제6항에 있어서,
    상기 제1 보호막 또는 상기 제2 보호막은 상기 절연층과 식각 선택비가 다른 물질로 형성하는 반도체 소자의 콘택 플러그 제조 방법.
  12. 제1항 또는 제6항에 있어서,
    상기 제1 보호막 또는 상기 제2 보호막은 질화막으로 형성하는 반도체 소자의 콘택 플러그 제조 방법.
  13. 제1항 또는 제6항에 있어서,
    상기 제2 보호막은 상기 제1 보호막과 동일한 두께로 형성하는 반도체 소자의 콘택 플러그 제조 방법.
  14. 삭제
  15. 삭제
  16. 제1항 또는 제6항에 있어서,
    상기 금속 장벽층은 Ti/TiN 적층막으로 형성하는 반도체 소자의 콘택 플러그 제조 방법.
  17. 반도체 기판에 형성된 선택 라인과 워드 라인;
    상기 선택 라인 및 상기 워드 라인의 측벽에 형성된 스페이서;
    상기 스페이서, 상기 선택 라인 및 상기 워드 라인의 표면을 따라 형성된 금속 장벽층;
    상기 선택 라인 사이의 상기 반도체 기판에 형성된 접합 영역 상에 형성되며, 상부 폭이 상기 접합 영역의 폭보다 넓은 콘택 플러그; 및
    상기 선택 라인 및 상기 워드 라인을 포함하는 상기 반도체 기판상에 형성되어 상기 콘택 플러그를 둘러싸는 절연층을 포함하는 반도체 소자의 콘택 플러그.
  18. 제17항에 있어서,
    상기 금속 장벽층의 표면을 따라 형성된 보호막을 더욱 포함하는 반도체 소자의 콘택 플러그.
  19. 제18항에 있어서,
    상기 보호막은 질화막인 반도체 소자의 콘택 플러그.
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