JP2005136416A - 不揮発性記憶素子およびその形成方法 - Google Patents
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Abstract
【解決手段】 この不揮発性記憶素子は少なくとも第1および第2領域を有する基板を具備する。第1領域の基板上に第1ゲート電極が配置され、第1ゲート電極と基板との間に多層電荷貯蔵層が介在される。多層電荷貯蔵層は順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成される。第2領域の基板上に下部および上部ゲートで構成された第2ゲート電極が配置される。第2ゲート電極と基板との間にゲート絶縁膜が介在される。これによって、不揮発性記憶素子の単位セルおよび所定のトランジスタは全部最適化されることができる。
【選択図】 図1
Description
図1は本発明の一実施形態による不揮発性記憶素子を示す断面図である。
本発明の他の実施形態において、本発明の技術的思想が適用されたNAND型不揮発性記憶素子およびその形成方法を具体的に開示する。前記NAND型不揮発性記憶素子の単位セルはセルストリング形態で配置することができ、前記セルストリングは前記セルストリングを選択するストリング選択トランジスタと、ソース領域を選択する接地選択トランジスタと、前記ストリング選択トランジスタと前記接地選択トランジスタとの間に配置された複数個の単位セルと、を含むことができる。前記NAND型不揮発性記憶素子の動作方法は広く公知された事実であるので、本実施形態では省略する。
51 低電圧領域
52 高電圧領域
100,200 基板
104 高電圧ゲート絶縁膜
112 低電圧ゲート絶縁膜
114 第1ゲート導電膜
116,216 トンネル絶縁膜
122 多層電荷貯蔵層
124a 保護導電パターン
134a セルゲート電極
136 低電圧ゲート電極
138 高電圧ゲート電極
255 残余多層パターン
251′ 第1残余層
252′ 第2残余層
253′ 第3残余層
254′ 第4残余層
Claims (30)
- 少なくとも第1領域および第2領域を有する基板と、
前記第1領域の基板上に配置された第1ゲート電極と、
前記第1ゲート電極と前記基板との間に介在され、順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層と、
前記第2領域の基板上に配置され、下部ゲート、及び前記下部ゲートの上部面の所定の領域と接触する上部ゲートで構成された第2ゲート電極と、
前記第2ゲート電極と前記基板との間に介在されたゲート絶縁膜と、を含み、
前記第1ゲート電極と前記第2ゲート電極の上部ゲートとは同一な物質からなることを特徴とする不揮発性記憶素子。 - 前記多層電荷貯蔵層の上部面と接触する前記第1ゲート電極の少なくとも下部は、n型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項1に記載の不揮発性記憶素子。
- 前記多層電荷貯蔵層と前記第1ゲート電極との間に介在された保護導電パターンをさらに含み、少なくとも前記保護導電パターンはn型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項1に記載の不揮発性記憶素子。
- 前記第2ゲート電極の下部ゲートの上部面の全部は、前記第2ゲート電極の上部ゲートと接触することを特徴とする請求項1に記載の不揮発性記憶素子。
- 前記第2領域の基板は前記第1領域の基板と連結され、
前記第2ゲート電極の下部ゲートの上部面の一部と前記第2ゲート電極の上部ゲートとの間に介在された残余多層パターンをさらに含み、前記残余多層パターンは前記第1ゲート電極と前記基板との間に介在された物質と同一な物質からなることを特徴とする請求項1に記載の不揮発性記憶素子。 - 前記残余多層パターンの下および上に各々配置された前記第2ゲート電極の下部および上部ゲートの側壁は前記基板面に対して同一の垂直線上に配置されたことを特徴とする請求項5に記載の不揮発性記憶素子。
- 前記残余多層パターンの下および上に各々配置された前記第2ゲート電極の下部および上部ゲートの側壁は前記基板面に対して互いに異なる垂直線上に配置され、前記多層電荷貯蔵層は前記基板に沿って延長されて前記残余多層パターンと連結されることを特徴とする請求項5に記載の不揮発性記憶素子。
- 前記セルゲート電極と前記多層電荷貯蔵層との間に介在された保護導電パターンをさらに含み、前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を有し、少なくとも前記保護導電パターンはn型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項5に記載の不揮発性記憶素子。
- 前記n型ドープポリシリコンに比べて高い仕事関数を有する導電物質はタングステン、モリブデン、チタン窒化膜、タンタル窒化膜、タングステン窒化膜、チタンアルミニウム窒化膜(Ti2AIN)、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタンシリサイドから構成された一群より選択された少なくとも一つであることを特徴とする請求項2、請求項3または請求項8に記載の不揮発性記憶素子。
- 前記基板は第3領域をさらに含み、
前記第3領域の基板上に配置され、順次に積層された下部および上部ゲートで構成された第3ゲート電極と、
前記第3ゲート電極と前記基板との間に介在され、前記ゲート絶縁膜に比べて厚いゲート絶縁膜と、をさらに含み、
前記第3ゲート電極の上部ゲートおよび前記第1ゲート電極は同一な物質からなることを特徴とする請求項1に記載の不揮発性記憶素子。 - 前記第2ゲート電極の下部ゲートおよび前記第3ゲート電極の下部ゲートは同一な物質からなることを特徴とする請求項10に記載の不揮発性記憶素子。
- セル領域、低電圧領域および高電圧領域を有する基板と、
前記セル領域の基板上に配置されたセルゲート電極と、
前記セルゲート電極と前記基板との間に介在され、順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層と、
前記低電圧領域の基板上に配置され、順次に積層された下部低電圧ゲートおよび上部低電圧ゲートで構成された低電圧ゲート電極と、
前記低電圧ゲート電極と基板との間に介在された低電圧ゲート絶縁膜と、
前記高電圧領域の基板上に配置され、順次に積層された下部高電圧ゲートおよび上部高電圧ゲートで構成された高電圧ゲート電極と、
前記高電圧ゲート電極と前記基板との間に介在され、前記低電圧ゲート絶縁膜に比べて厚い高電圧ゲート絶縁膜と、を含み、
前記下部低電圧ゲートおよび下部高電圧ゲートは互いに同一な物質からなり、前記セルゲート電極、上部低電圧ゲートおよび上部高電圧ゲートは互いに同一な物質からなることを特徴とする不揮発性記憶素子。 - 前記セルゲート電極と前記多層電荷貯蔵層との間に介在された保護導電パターンをさらに含み、少なくとも前記保護導電パターンはn型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項12に記載の不揮発性記憶素子。
- 第1セル領域、前記第1セル領域の一側に連結された第2セル領域および高電圧領域を有する基板と、
前記第1セル領域の基板上に配置されたセルゲート電極と、
前記セルゲート電極と前記基板との間に介在され、順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層と、
前記第2セル領域の基板上に配置され、下部選択ゲートと、前記下部選択ゲートの上部面の所定の領域と接触する上部選択ゲートとで構成された選択ゲート電極と、
前記下部選択ゲートの上部面の一部と前記上部選択ゲートとの間に介在され、前記セルゲート電極と前記基板との間に介在された物質と同一な物質で形成された残余多層パターンと、
前記選択ゲート電極と前記基板との間に介在された選択ゲート絶縁膜と、
前記高電圧領域の基板上に配置され、順次に積層された下部高電圧ゲートおよび上部高電圧ゲートで構成された高電圧ゲート電極と、
前記高電圧ゲート電極と前記基板との間に介在され、前記選択ゲート絶縁膜に比べて厚い高電圧ゲート絶縁膜と、を含み、
前記下部選択ゲート及び前記下部高電圧ゲートは互いに同一な物質からなり、前記セルゲート電極、前記上部選択ゲートおよび前記上部高電圧ゲートは同一な物質からなることを特徴とする不揮発性記憶素子。 - 前記多層電荷貯蔵層は前記基板に沿って延長されて前記残余多層パターンと連結されることを特徴とする請求項14に記載の不揮発性記憶素子。
- 前記セルゲート電極と前記多層電荷貯蔵層との間に介在された保護導電パターンをさらに含み、前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を有し、少なくとも前記保護導電パターンはn型ドープポリシリコンに比べて高い仕事関数を有する導電物質からなることを特徴とする請求項14に記載の不揮発性記憶素子。
- 少なくとも第1および第2領域を有する基板を準備する段階と、
前記基板上にゲート絶縁膜および第1ゲート導電膜を形成する段階と、
前記第1ゲート導電膜およびゲート絶縁膜を連続してパターニングして少なくとも前記第1領域の基板の所定の領域を露出させる段階と、
前記基板の全面に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する段階と、
前記多層電荷貯蔵層をパターニングして前記パターニングされた第1ゲート導電膜の所定の領域を露出させる段階と、
前記基板の全面に第2ゲート導電膜を形成する段階と、
少なくとも前記第2ゲート導電膜およびパターニングされた第1ゲート導電膜を連続してパターニングして前記第1領域の第1ゲート電極と、前記第2領域の下部および上部ゲートで構成された第2ゲート電極とを形成する段階と、
を含むことを特徴とする不揮発性記憶素子の形成方法。 - 前記多層電荷貯蔵層の上部面と接触する前記第2ゲート導電膜の少なくとも下部は、n型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することを特徴とする請求項17に記載の不揮発性記憶素子の形成方法。
- 前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は、前記保護導電膜および前記多層電荷貯蔵層を連続してパターニングする段階を含み、
少なくとも前記保護導電膜はn型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することを特徴とする請求項17に記載の不揮発性記憶素子の形成方法。 - 前記第2領域は前記第1領域の一側に連結され、
前記パターニングされた多層電荷貯蔵層はその一端が前記パターニングされた第1ゲート導電膜の一端と重なるように形成されることを特徴とする請求項17に記載の不揮発性記憶素子。 - 前記ゲート電極を形成する段階は、
前記第2ゲート導電膜、パターニングされた多層電荷貯蔵層および第1ゲート導電膜を連続してパターニングして前記第1および第2ゲート電極を形成することを特徴とする請求項20に記載の不揮発性記憶素子の形成方法。 - 前記ゲート電極を形成する段階は、
前記第2ゲート導電膜、パターニングされた多層電荷貯蔵層および第1ゲート導電膜を連続してパターニングして、前記第1および第2ゲート電極と、前記第2ゲート電極の下部ゲートの上部面の一部と前記第2ゲート電極の上部ゲートとの間の残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第1ゲート導電膜の重なった部分の一部を含むことを特徴とする請求項20に記載の不揮発性記憶素子の形成方法。 - 前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、
前記ゲート電極を形成する段階は、前記第2ゲート導電膜、パターニングされた多層電荷貯蔵層、パターニングされた保護導電膜およびパターニングされた第1ゲート導電膜を連続してパターニングして、順次に積層された保護導電パターンおよび前記第1ゲート電極と、前記第2ゲート電極と、前記残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を含み、少なくとも前記保護導電膜はn型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成されることを特徴とする請求項22に記載の不揮発性記憶素子の形成方法。 - 前記ゲート電極を形成する段階は、
前記パターニングされた多層電荷貯蔵層をエッチング停止膜として使用して前記第2ゲート導電膜およびパターニングされた第1ゲート導電膜を連続してパターニングして、前記第1および第2ゲート電極と、前記第2ゲート電極の下部ゲートの上部面の一部と前記第2ゲート電極の上部ゲートとの間に介在された残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第1ゲート導電膜の重なった部分を含むことを特徴とする請求項20に記載の不揮発性記憶素子の形成方法。 - 前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、
前記ゲート電極を形成する段階は、前記パターニングされた多層電荷貯蔵層をエッチング停止膜として使用して前記第2ゲート導電膜、パターニングされた保護導電膜およびパターニングされた第1ゲート導電膜を連続してパターニングして、順次に積層された保護導電膜パターンおよび前記第1ゲート電極と、前記第2ゲート電極と、前記残余多層パターンと、を形成する段階を含み、
前記残余多層パターンは前記保護導電パターンと同一な物質で形成され、前記保護導電パターンと分離された残余層を含み、少なくとも前記保護導電膜はn型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成されることを特徴とする請求項24に記載の不揮発性記憶素子の形成方法。 - 前記基板は第3領域をさらに含み、
前記ゲート絶縁膜を形成する前に、前記第3領域の基板上に選択的に前記ゲート絶縁膜に比べて厚いゲート絶縁膜を形成する段階をさらに含み、
前記第1ゲート導電膜は前記ゲート絶縁膜および前記厚いゲート絶縁膜を覆うように形成され、
前記多層電荷貯蔵層をパターニングして前記第2および第3領域の前記パターニングされた第1ゲート導電膜の所定の領域を露出させ、
前記ゲート電極を形成する段階は、少なくとも前記第2ゲート導電膜およびパターニングされた第1ゲート導電膜を連続してパターニングして前記第1および第2ゲート電極と、前記第3領域の下部および上部ゲートで構成された第3ゲート電極と、を形成する段階を含むことを特徴とする請求項17に記載の不揮発性記憶素子の形成方法。 - セル領域、低電圧領域および高電圧領域を有する基板を準備する段階と、
前記高電圧領域の基板上に選択的に高電圧ゲート絶縁膜を形成する段階と、
前記セルおよび低電圧領域に選択的に低電圧ゲート絶縁膜を形成する段階と、
前記基板の全面に第1ゲート導電膜を形成する段階と、
前記第1ゲート導電膜および低電圧ゲート絶縁膜を連続してパターニングして少なくとも前記セル領域の基板を露出させる段階と、
前記基板の全面上に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する段階と、
前記多層電荷貯蔵層をパターニングして前記パターニングされた第1ゲート導電膜を露出させる段階と、
前記基板の全面に第2ゲート導電膜を形成する段階と、
少なくとも前記第2ゲート導電膜およびパターニングされた第1ゲート導電膜を連続してパターニングして前記セル領域にセルゲート電極、前記低電圧領域に下部および上部低電圧ゲートで構成された低電圧ゲート電極、および前記高電圧領域に下部および上部高電圧ゲートで構成された高電圧ゲート電極を形成する段階と、
を含むことを特徴とする不揮発性記憶素子の形成方法。 - 前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、少なくとも前記保護導電膜をn型ドープポリシリコンに比べて高い仕事関数を有することを特徴とする請求項27に記載の不揮発性記憶素子の形成方法。 - 第1セル領域、前記第1セル領域の一側に連結された第2セル領域および高電圧領域を有する基板を準備する段階と、
前記高電圧領域の前記基板に選択的に高電圧ゲート絶縁膜を形成する段階と、
前記第1および第2セル領域の基板に選択的に選択ゲート絶縁膜を形成する段階と、
前記基板の全面上に第1ゲート導電膜を形成する段階と、
前記第1ゲート導電膜および選択ゲート絶縁膜を連続してパターニングして少なくとも前記第1セル領域を露出させる段階と、
前記基板の全面上に順次に積層されたトンネル絶縁膜、トラップ絶縁膜およびブロッキング絶縁膜で構成された多層電荷貯蔵層を形成する段階と、
前記多層電荷貯蔵層をパターニングして前記パターニングされた第1ゲート導電膜の所定の領域を露出させ、前記パターニングされた多層電荷貯蔵層の一端と前記第2セル領域の前記パターニングされた第1ゲート導電膜の一端とを重畳させる段階と、
前記基板の全面に第2ゲート導電膜を形成する段階と、
少なくとも前記第2ゲート導電膜およびパターニングされた第1ゲート導電膜を連続してパターニングして前記第1セル領域のセルゲート電極、前記第2セル領域の下部および上部選択ゲートで構成された選択ゲート電極、前記下部選択ゲートの上部面の一部と前記上部選択ゲートとの間に介在された残余多層パターン、および前記高電圧領域の下部および上部高電圧ゲートで構成された高電圧ゲート電極を形成する段階と、を含み、
前記残余多層パターンは少なくとも前記パターニングされた多層電荷貯蔵層およびパターニングされた第1ゲート導電膜の重なった部分の一部を含むことを特徴とする不揮発性記憶素子の形成方法。 - 前記多層電荷貯蔵層をパターニングする前に、
前記多層電荷貯蔵層上に保護導電膜を形成する段階をさらに含み、
前記多層電荷貯蔵層をパターニングする段階は前記保護導電膜および多層電荷貯蔵層を連続してパターニングする段階を含み、
前記ゲート電極を形成する段階は少なくとも前記第2ゲート導電膜、パターニングされた保護導電膜およびパターニングされた第1ゲート導電膜をパターニングして前記ゲート電極と前記残余多層パターンとを形成する段階を含み、
少なくとも前記保護導電膜はn型ドープポリシリコンに比べて高い仕事関数を有する導電物質で形成することを特徴とする請求項29に記載の不揮発性記憶素子の形成方法。
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