KR20060069029A - 공통 소오스 라인을 구비하는 낸드형 비휘발성 메모리소자 및 그 형성 방법 - Google Patents

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Abstract

공통 소오스 라인을 구비하는 낸드형 비휘발성 메모리 소자 및 그 형성 방법을 개시한다. 이 방법에 따르면, 반도체 기판에 활성 영역을 정의하되, 라인 형태를 갖으며 서로 평행한 복수개의 소자분리막을 형성한다. 상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 그리고 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들로 구비되는 스트링을 형성한다. 상기 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막의 상부를 일부 식각하여 제 1 폭을 갖는 제 1 그루브를 형성한다. 상기 층간절연막의 상부 및 상기 제 1 그루브의 측벽을 덮되, 상기 제 1 그루브의 바닥을 일부 노출시키는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 층간절연막을 식각하여 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판을 노출시키되 제 2 폭을 갖는 제 2 그루브를 형성한다. 그리고, 상기 제 1 그루브 및 상기 제 2 그루브를 채우며, 상기 접지 선택 라인과 평행한 공통 소오스 라인을 형성한다.
Figure 112004059708917-PAT00001
낸드형 비휘발성 메모리 소자

Description

공통 소오스 라인을 구비하는 낸드형 비휘발성 메모리 소자 및 그 형성 방법{NAND-type non-volatile memory device having common source line and method of forming the same}
도 1 내지 도 4는 본 발명의 일 실시예에 따른 공통 소오스 라인을 구비하는 낸드형 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 공통 소오스 라인을 구비하는 낸드형 비휘발성 메모리 소자를 형성하는 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 낸드형 비휘발성 메모리 소자 및 그 형성 방법에 관한 것이다.
낸드(NAND)형 메모리 셀 구성을 갖는 플래시 메모리 소자등의 비휘발성 메모리 소자는 FN 터널링현상(Fowler/Nordheim tunneling)을 이용하여 부유 게이트 내에 전자를 주입하여 프로그램(Program)하고, 전자를 인출하여 소거(Erase)하는 과정을 통해 동작을 수행함에 따라 노어(NOR)형 플래시 메모리소자에 비해서 소비전 력이 적다는 이점이 있다. 또한, 비트라인에 접속되는 셀 스트링(Cell string) 내에는 복수의 메모리 셀 트랜지스터가 직렬로 접속되어 있어, 판독시에, 선택 트랜지스터 (Select transistor)의 게이트에는 판독전압을 인가하고, 나머지의 셀 트랜지스터에는 높고전압을 인가하여 전부 도통시킴에 따라 셀 스트링 내에서 흐르는 전류 또한 작아 소비전력도 적게 소모된다. 또한, 셀 스트링 내의 셀 트랜지스터의 수에 제약이 있기 때문에, 섹터 사이즈가 노어형 비휘발성 메모리 소자에 비해서 작고, 소거 단위 또한 작다. 이러한 특징에 따라 최근에는 낸드형 비휘발성 메모리 소자가 널리 이용되고 있다.
낸드형 비휘발성 메모리 소자가 고집적화됨에 따라, 접지 선택 라인들 사이의 간격도 좁아지고 있다. 이에 따라 공통 소오스 라인을 형성할 때, 공정 마진의 부족으로 오정렬이 발생할 우려도 커진다. 따라서, 오정렬로 인해 공통 소오스 라인과 접지 선택 라인이 접하게 되어 접지 선택 라인의 문턱전압이 상승되고 소자의 오작동이 우려된다.
따라서, 상기 문제점을 해결하기 위하여 본 발명의 기술적 과제는 공정 마진을 확보할 수 있는 공통 소오스 라인을 구비하는 비휘발성 메모리 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판에 활성 영역을 정의하되, 라인 형태를 갖으며 서로 평행한 복수개의 소자분리막; 상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 그리고 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들로 구비되는 스트링; 상기 스트링을 덮으며, 상부에 제 1 폭을 갖는 제 1 그루브와, 하부에 제 2 폭을 갖으며 상기 제 1 그루브와 중첩되는 제 2 그루브를 구비하는 층간절연막; 상기 제 1 그루브와 상기 제 2 그루브를 채우며 상기 접지 선택 라인과 평행한 공통 소오스 라인을 구비한다. 이때, 상기 스트링은 대칭적으로 반복되며, 상기 제 1 폭은 상기 제 2 폭보다 크며, 상기 제 2 그루브는 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 상기 반도체 기판을 노출시키는 것을 특징으로 한다.
상기 제 1 그루브의 내측벽을 덮는 스페이서가 더 구비될 수 있다.
상기 낸드형 비휘발성 메모리 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판에 활성 영역을 정의하되, 라인 형태를 갖으며 서로 평행한 복수개의 소자분리막을 형성한다. 상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 그리고 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들로 구비되는 스트링을 형성한다. 상기 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막의 상부를 일부 식각하여 제 1 폭을 갖는 제 1 그루브를 형성한다. 상기 층간절연막의 상부 및 상기 제 1 그루브의 측벽을 덮되, 상기 제 1 그루브의 바닥을 일부 노출시키는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 층간절연막을 식각하여 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이 의 반도체 기판을 노출시키되 제 2 폭을 갖는 제 2 그루브를 형성한다. 그리고, 상기 제 1 그루브 및 상기 제 2 그루브를 채우며, 상기 접지 선택 라인과 평행한 공통 소오스 라인을 형성한다.
상기 층간절연막을 형성하기 전에, 상기 스트링을 콘포말하게 덮는 식각 저지막을 형성할 수 있다. 여기서, 상기 제 2 그루브는 상기 식각 저지막을 노출시키도록 형성될 수 있으며, 상기 제 2 그루브를 형성한 후에, 상기 마스크 패턴을 제거될 수 있다. 또한 상기 제 2 마스크 패턴을 제거할 때, 상기 제 2 그루브에 의해 노출되는 상기 식각 저지막도 제거될 수 있다.
상기 방법에 있어서, 상기 제 2 마스크 패턴은 이방성 건식 식각 공정으로 제거될 수 있으며, 이때 상기 제 1 그루브의 내측벽을 덮는 스페이서를 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 및 4는 본 발명의 일 실시예에 따른 낸드형 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타낸다.
도 1을 참조하면, 반도체 기판(1) 상에 소자분리막(미도시)을 형성하여 활성영역을 정의한다. 상기 활성 영역에 이온주입 공정을 진행하여 웰(Well)을 형성한다. 상기 활성 영역 상을 가로지르는 서로 평행한 복수개의 워드라인들(WL)을 형성한다. 상기 워드라인을 형성할 때, 상기 워드 라인들의 양측에는 각각 상기 워드라인과 평행한 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 형성된다. 상기 스트링 선택 라인(SSL), 상기 접지선택 라인(GSL) 및 그 사이에 개재된 복수개의 워드라인(WL)들을 구비하는 하나의 메모리 셀은 대칭적으로 반복되도록 형성된다. 한편, 상기 각각의 라인들(WL, SSL, GSL)은 차례로 적층된, 터널산화막(3), 부유 게이트막(5), 게이트 층간절연막(7), 제어 폴리막(9), 제어 금속 함유막(11) 및 캐핑막(13)을 구비한다. 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)에서 상기 게이트 층간절연막(7)은 상기 라인들(GSL, SSL)의 폭보다 짧은 폭을 갖도록 형성되어 상기 제어 폴리막(9)과 상기 부유 게이트막(5)이 접하게 된다. 이는 상기 접지 선택 라인과 상기 스트링 선택 라인에 저전압의 동작 전압이 걸리도록 하기 위함이다.
계속해서, 도 1을 참조하면, 상기 라인들(WL, SSL,GSL)을 형성한 후에, 식각 데미지들을 치유하기 위하여 상기 라인들(WL, SSL,GSL)의 측벽에 산화막(15)을 형성한다. 그리고 상기 라인들(WL, SSL,GSL)을 이온 주입 마스크로 이용하여 이온 주입 공정을 진행하여 상기 반도체 기판의 활성 영역에 저농도 불순물 영역(17)을 형성한다. 실리콘 질화막과 같은 절연막을 적층하고 이방성 식각하여 상기 라인들(WL, SSL,GSL)의 측벽을 덮는 스페이서(19)를 형성한다. 상기 워드라인들(WL)의 간 격이 좁아짐에 따라 상기 워드라인들의 측벽을 덮는 스페이서(19)는 서로 이격되지 못하고 도 1에서처럼, 상기 워드 라인들 사이를 채우도록 형성될 수 있다. 상기 스페이서(19)를 형성한 후에, 상기 라인들(WL, SSL,GSL)과 상기 스페기서(19)를 이온주입 마스크로 이용하여 상기 활성 영역에 고농도 불순물 주입 영역(21)을 형성한다.
도 2를 참조하면, 상기 반도체 기판(1) 상에 식각 저지막(23)을 콘포말하게 적층한다. 상기 식각 저지막(23)은 LPCVD(Low pressure chemical vapor deposition) 방법에 의해 실리콘질화막으로 형성될 수 있다. 상기 식각 저지막(23) 상에 층간절연막(25)을 적층한다. 상기 층간절연막(25)은 HDP(High density plasma) 산화막과 TEOS(tetraethyl orthosilicate, Si(OC2H5)4))의 이중막으로 형성될 수 있다. 상기 층간절연막(25)의 상부는 평탄화될 수 있다. 상기 층간절연막(25) 상에 포토레지스트 패턴(27)을 형성한다. 상기 포토레지스트 패턴(27)은 공통 소오스 라인을 한정하는 개구부를 갖는다. 상기 포토레지스트 패턴(27)을 식각 마스크로 이용하여 상기 층간절연막(25)의 상부를 일부 식각하여 제 1 폭(a1)을 갖는 제 1 그루브(29)를 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(27)을 애싱 및 스트립 공정으로 제거한다. 그리고 상기 반도체 기판(10) 상의 전면에 실리콘질화막과 같은 마스크막(31)을 적층한다. 상기 마스크막(31)은 상기 제 1 그루브(29)의 바닥에 상대적으로 얇게 적층된다. 상기 마스크막(31)에 대해 전면 에치백 공정을 진행하여 상기 제 1 그루브(29)의 바닥을 일부 노출시킨다. 이때 상기 층간절연막(25)의 상부면 및 상기 제 1 그루브(29)의 내측벽을 덮도록 마스크 패턴(31)이 형성된다. 상기 마스크 패턴(31)을 식각 마스크로 이용하여 상기 층간절연막(25)을 패터닝하여 상기 접지 선택 라인(GSL) 사이의 상기 식각 저지막(23)을 노출시키되 상기 제 1 폭(a1)보다 작은 제 2 폭(a2)을 갖는 제 2 그루브(33)를 형성한다. 상기 제 2 그루브(33)는 상기 마스크 패턴(31)에 의해 사진 공정의 공정 한계보다 더 좁은 폭을 갖도록 형성될 수 있으며, 이에 따라 상기 식각 공정에서 공정 마진을 높일 수 있다. 따라서, 상기 접지 선택 라인(GSL)을 노출시키지 않는다.
도 4를 참조하면, 상기 마스크 패턴(31)을 이방성 건식 식각으로 제거한다. 이때 상기 제 2 그루브(33)에 의해 노출되는 상기 식각 저지막(23)도 함께 제거되어 상기 고농도 불순물 주입 영역(21)도 노출된다. 이때, 상기 제 1 그루브(29)의 내측벽에 스페이서(31a)가 형성될 수 있다. 텅스텐과 같은 도전 물질로 상기 제 1 그루브(29)와 상기 제 2 그루브(33)를 채워 상기 접지 선택 라인(GSL)과 평행한 공통 소오스 라인을 형성한다. 상기 공통 소오스 라인은 상부가 하부보다 넓어, 후속의 메탈 공정에서 공정 마진을 확보할 수 있다는 장점을 갖는다.
다른 실시예로, 도 4에서 상기 마스크 패턴(31)을 이방성 건식 식각이 아닌, 등방성 건식 식각 또는 습식 식각으로 제거하면, 도 4의 스페이서(31a)가 형성되지 않는다 후속으로 도전물질을 채우면 도 5와 같은 형태의 공통 소오스 라인을 형성할 수 있다. 도시하지는 않았지만, 상기 도전물질로 채우기전에, 오믹층과 베리어막을 콘포말하게 형성할 수 있다.
따라서, 본 발명에 의한 공통 소오스 라인을 구비하는 낸드형 비휘발성 메모리 소자 및 그 형성 방법에 의하면, 공통 소오스 라인을 형성할 때, 마스크 패턴을 이용하여 사진 공정의 한계보다 더 좁은 폭을 갖는 그루브를 형성할 수 있어 공정 마진을 확보할 수 있다.

Claims (6)

  1. 반도체 기판에 활성 영역을 정의하되, 라인 형태를 갖으며 서로 평행한 복수개의 소자분리막;
    상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 그리고 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들로 구비되는 스트링;
    상기 스트링을 덮으며, 상부에 제 1 폭을 갖는 제 1 그루브와, 하부에 제 2 폭을 갖으며 상기 제 1 그루브와 중첩되는 제 2 그루브를 구비하는 층간절연막; 및
    상기 제 1 그루브와 상기 제 2 그루브를 채우며 상기 접지 선택 라인과 평행한 공통 소오스 라인을 구비하되,
    상기 스트링은 대칭적으로 반복되며,
    상기 제 1 폭은 상기 제 2 폭보다 크며, 상기 제 2 그루브는 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 상기 반도체 기판을 노출시키는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제 1 그루브의 내측벽을 덮는 스페이서를 더 구비하는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자.
  3. 반도체 기판에 활성 영역을 정의하되, 라인 형태를 갖으며 서로 평행한 복수개의 소자분리막을 형성하는 단계;
    상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 그리고 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들로 구비되는 스트링을 형성하는 단계;
    상기 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 상부를 일부 식각하여 제 1 폭을 갖는 제 1 그루브를 형성하는 단계;
    상기 층간절연막의 상부 및 상기 제 1 그루브의 측벽을 덮되, 상기 제 1 그루브의 바닥을 일부 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 노출된 층간절연막을 식각하여 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판을 노출시키되 제 2 폭을 갖는 제 2 그루브를 형성하는 단계; 및
    상기 제 1 그루브 및 상기 제 2 그루브를 채우며, 상기 접지 선택 라인과 평행한 공통 소오스 라인을 형성하는 단계를 구비하는 낸드형 비휘발성 메모리 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 층간절연막을 형성하기 전에, 상기 스트링을 콘포말하게 덮는 식각 저지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 2 그루브는 상기 식각 저지막을 노출시키도록 형성되며,
    상기 제 2 그루브를 형성한 후에, 상기 마스크 패턴을 제거하는 단계를 더 구비하며,
    상기 제 2 마스크 패턴을 제거할 때, 상기 제 2 그루브에 의해 노출되는 상기 식각 저지막도 제거되는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 2 마스크 패턴을 제거하는 단계는 이방성 건식 식각 공정으로 진행되며, 상기 제 1 그루브의 내측벽을 덮는 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 낸드형 비휘발성 메모리 소자의 형성 방법.
KR1020040108019A 2004-12-17 2004-12-17 공통 소오스 라인을 구비하는 낸드형 비휘발성 메모리소자 및 그 형성 방법 KR20060069029A (ko)

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