CN108962904B - 半导体存储元件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体存储元件的制造方法，其步骤如下。提供具有第一区、第二区以及第三区的衬底。在第一区上形成第一堆叠结构。在第二区上形成第二堆叠结构。在第三区上形成第三堆叠结构。在衬底上形成第一掩膜层，以覆盖第三堆叠结构。进行第一离子注入工艺，使得第二堆叠结构的第二浮置栅极与第二控制栅极的导电型态转变为第一导电型。在衬底上形成第二掩膜层，以覆盖第一堆叠结构与第二堆叠结构。进行第二离子注入工艺，使得第三堆叠结构的第三浮置栅极与第三控制栅极的导电型态转变为第二导电型。

Description

半导体存储元件的制造方法
技术领域
本发明涉及一种半导体元件的制造方法，尤其涉及一种半导体存储元件的制造方法。
背景技术
随着科技日新月异，存储元件为了达到降低成本及简化工艺步骤的需求，将存储单元区(Cell Region)与周边电路区(Periphery Region)的元件整合在同一芯片上已逐渐成为一种趋势。而且根据存储元件中所需的功能不同，会在存储单元区与周边电路区中分别形成具有不同功能的晶体管。
一般而言，周边电路区的晶体管为互补式金氧半(CMOS)晶体管，其包括N型金氧半(NMOS)晶体管以及P型金氧半(PMOS)晶体管。然而，利用光刻与离子注入工艺，以于周边电路区上分别形成N型栅电极与P型栅电极时，后续的热工艺容易导致N型栅电极的N型掺质与P型栅电极的P型掺质中和(neutralize)，而无法达到双重功函数栅极(dual workfunction gate)的结构与功效。
发明内容
本发明提供一种半导体存储元件的制造方法，其可结合三重栅介电层工艺与双重功函数栅极工艺，以提升半导体存储元件的效能。
本发明提供一种半导体存储元件的制造方法，其步骤如下。提供具有第一区、第二区以及第三区的衬底。在第一区上形成第一堆叠结构。第一堆叠结构依序包括第一栅介电层、第一浮置栅极、第一栅间介电层以及第一控制栅极。在第二区上形成第二堆叠结构。第二堆叠结构依序包括第二栅介电层、第二浮置栅极、第二栅间介电层以及第二控制栅极。在第三区上形成第三堆叠结构。第三堆叠结构依序包括第三栅介电层、第三浮置栅极、第三栅间介电层以及第三控制栅极。在衬底上形成第一掩膜层，以覆盖第三堆叠结构。进行第一离子注入工艺，使得第二浮置栅极以及第二控制栅极的导电型态转变为第一导电型。移除第一掩膜层并于衬底上形成第二掩膜层，以覆盖第一堆叠结构与第二堆叠结构。进行第二离子注入工艺，使得第三浮置栅极以及第三控制栅极的导电型态转变为第二导电型。
在本发明的一实施例中，在进行第一离子注入工艺与第二离子注入工艺之前，所述方法还包括于第一区的衬底中形成第一源极/漏极、在第二区的衬底中形成第二源极/漏极以及于第三区的衬底中形成第三源极/漏极。
在本发明的一实施例中，在进行第二离子注入工艺之后，所述方法还包括以下步骤。移除第二掩膜层。在于衬底上形成金属层，以覆盖该第一控制栅极、第二控制栅极以及第三控制栅极的表面。进行金属硅化工艺，以于第一控制栅极上形成第一硅化金属层、在第二控制栅极上形成第二硅化金属层以及于第三控制栅极上形成第三硅化金属层。
在本发明的一实施例中，所述第一栅介电层、所述第二栅介电层以及所述第三栅介电层的厚度彼此不同。
在本发明的一实施例中，所述第二栅介电层的厚度大于所述第一栅介电层的厚度，且所述第一栅介电层的厚度大于所述第三栅介电层的厚度。
在本发明的一实施例中，所述第一区为存储单元区，所述第二区为高压元件区，而所述第三区为低压元件区。
在本发明的一实施例中，在进行第一离子注入工艺时，其使得第一控制栅极的导电型态转变为第一导电型。
在本发明的一实施例中，所述第一导电型与所述第二导电型不同。
在本发明的一实施例中，所述第一堆叠结构、所述第二堆叠结构以及所述第三堆叠结构彼此分离而不互相连接。
在本发明的一实施例中，所述半导体存储元件为闪速存储器。
基于上述，本发明提供一种半导体存储元件的制造方法，其利用三重栅介电层工艺与双重功函数栅极工艺将存储单元区与周边电路区的元件整合在同一芯片上。在进行离子注入工艺的期间，由于存储单元区的栅极结构与周边电路区的高压元件区与低压元件区的栅极结构彼此分离，因此，可避免后续的热工艺所导致的N/P型掺质的中和现象。如此一来，本发明的半导体存储元件结合三重栅介电层与双重功函数栅极，不仅可提升半导体存储元件的效能，还可使得半导体存储元件的配置更具有弹性，以符合设计者或使用者的需求。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1F为本发明一实施例的半导体存储元件的制造流程剖面示意图。
附图标记说明
12：第一源极/漏极
42：第二源极/漏极
52：第三源极/漏极
100：衬底
102：第一栅介电层
104：第一浮置栅极
106：第一栅间介电层
108、108a、112、112a、112b、112c：第一控制栅极
110、110a、110b、110c：第一堆叠结构
112U、412U、512U：上表面
114：第一顶盖层
116：第一硅化金属层
120、120a、120b、120c：字线
124：第四浮置栅极
126：第四栅间介电层
128、128a、132、132a、132b、132c：第四控制栅极
134：第四顶盖层
136：第四硅化金属层
200：存储单元区(第一区)
202、202a、202b、204、204a、204b、206、206a、206b：介电层
208：第一掩膜层
210：第一离子注入工艺
212：第二掩膜层
214：第二离子注入工艺
300：周边电路区
400：高压元件区(第二区)
402：第二栅介电层
404、404a：第二浮置栅极
406：第二栅间介电层
408、408a、412、412a、412b、412c：第二控制栅极
410、410a、410b、410c：第二堆叠结构
414：第二顶盖层
416：第二硅化金属层
500：低压元件区(第三区)
502：第三栅介电层
504、504a：第三浮置栅极
506：第三栅间介电层
508、508a、512、512a、512b、512c：第三控制栅极
510、510a、510b、510c：第三堆叠结构
514：第三顶盖层
516：第三硅化金属层
W1、W2：宽度
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
在以下的实施例中，第一导电型与第二导电型为不同导电型态。也就是说，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。在本实施例中，是以第一导电型为N型，第二导电型为P型为例来实施，但本发明并不以此为限。P型掺质例如是硼；N型掺质例如是磷或是砷。
图1A至图1F为本发明一实施例的半导体存储元件的制造流程剖面示意图。请参照图1A，提供衬底100，衬底100的材料例如是选自于由硅(Si)、锗(Ge)、硅化锗(SiGe)、磷化镓(GaP)、砷化镓(GaAs)、碳化硅(SiC)、碳化硅锗(SiGeC)、砷化铟(InAs)与磷化铟(InP)所组成的群组中的至少一种材料。在一实施例中，衬底100也可以是覆硅绝缘(SOI)衬底。上述衬底100具有存储单元区200(可视为第一区)与周边电路区300。更详细地说，周边电路区300包括高压元件区400(可视为第二区)与低压元件区500(可视为第三区)。在替代实施例中，周边电路区300也可包括低压元件区400(可视为第二区)与超低压元件区500(可视为第三区)。
接着，在存储单元区200上形成第一堆叠结构110；在高压元件区400上形成第二堆叠结构410；且于低压元件区500上形成第三堆叠结构510。在本实施例中，第一堆叠结构110、第二堆叠结构410以及第三堆叠结构510彼此分离而不互相连接。另外，第一堆叠结构110、第二堆叠结构410以及第三堆叠结构510的形成顺序并不受限，只要是可在衬底100上形成彼此分离的第一堆叠结构110、第二堆叠结构410以及第三堆叠结构510即为本发明所保护的范畴。
详细地说，第一堆叠结构110由下至上依序包括第一栅介电层102、第一浮置栅极104、第一栅间介电层106、第一控制栅极108、112以及第一顶盖层114。在一实施例中，第一堆叠结构110可例如是选择栅极(select gate)。
第一栅介电层102可例如是穿隧介电层。在一实施例中，第一栅介电层102的材料包括氧化硅、氮氧化硅、氮化硅或其他合适的介电材料，其形成方法包括化学气相沉积法或炉管氧化法等，且其厚度可为1nm至20nm，较佳为6nm至9nm。
在一实施例中，第一浮置栅极104的材料可例如是N型掺杂多晶硅，其形成方法包括化学气相沉积法，其厚度为50nm至100nm。但本发明不以此为限，在其他实施例中，可通过后续第一离子注入工艺210而使第一浮置栅极104具有N型导电型(如图1D所示)。
第一栅间介电层106可以是由单层材料层或是多层材料层所构成的堆叠结构。举例来说，第一栅间介电层106可例如是氧化硅/氮化硅/氧化硅(ONO)堆叠层或氮化硅/氧化硅/氮化硅/氧化硅/氮化硅(NONON)堆叠层，其形成方法包括化学气相沉积法，其厚度可为5nm至30nm，较佳为10nm至15nm。在一较佳的实施例中，第一栅间介电层106的厚度大于第一栅介电层102的厚度。
第一控制栅极108、112的材料包括未掺杂多晶硅或本征多晶硅(intrinsicpolysilicon)，其形成方法包括化学气相沉积法。具体来说，第一控制栅极112位于第一控制栅极108上，且第一控制栅极112具有一突出结构。所述突出结构自第一控制栅极112的底面向下延伸并贯穿第一控制栅极108与第一栅间介电层106，以与第一浮置栅极104接触。
第一顶盖层114的材料包括氧化硅、氮化硅或其他合适的介电材料，其形成方法包括化学气相沉积法，其厚度可为10nm至100nm，较佳为40nm至100nm。在一较佳的实施例中，第一顶盖层114的厚度大于第一栅间介电层106的厚度。
另外，除了第一堆叠结构110之外，存储单元区200上还包括多个字线120。每一个字线120由下至上依序包括第一栅介电层102、第四浮置栅极124、第四栅间介电层126、第四控制栅极128、132以及第四顶盖层134。由于字线120与第一堆叠结构110相似，且第一堆叠结构110的构件与形成方法已于上述段落说明过，于此便不再赘述。在一实施例中，第一堆叠结构110(例如是选择栅极)的宽度W1可为100nm至300nm，较佳为140nm至220nm；而字线120的宽度W2可为5nm至80nm，较佳为10nm至58nm。
另外，第二堆叠结构410由下至上依序包括第二栅介电层402、第二浮置栅极404、第二栅间介电层406、第二控制栅极408、412以及第二顶盖层414。在一实施例中，第二堆叠结构410可例如是高压金氧半晶体管。
由于第二堆叠结构410与第一堆叠结构110相似，且第一堆叠结构110的构件与形成方法已于上述段落说明过，于此便不再赘述。第二堆叠结构410与第一堆叠结构110的不同之处在于：第二堆叠结构410的第二栅介电层402的厚度大于第一栅介电层102的厚度，第二栅介电层402的厚度可为30nm至50nm。而且第二堆叠结构410的第二浮置栅极404以及第二控制栅极408、412可通过后续第一离子注入工艺210成为具有N型导电型的多晶硅(如图1D所示)。
此外，第三堆叠结构510由下至上依序包括第三栅介电层502、第三浮置栅极504、第三栅间介电层506、第三控制栅极508、512以及第三顶盖层514。在一实施例中，第三堆叠结构510可例如是低压金氧半晶体管。
由于第三堆叠结构510与第一堆叠结构110相似，且第一堆叠结构110的构件与形成方法已于上述段落说明过，于此便不再赘述。第三堆叠结构510与第一堆叠结构110的不同之处在于：第三堆叠结构510的第三栅介电层502的厚度小于第一栅介电层102的厚度，其可为2nm至4nm。而且第三堆叠结构510的第三浮置栅极504以及第三控制栅极508、512可通过后续第二离子注入工艺214成为具有P型导电型的多晶硅(如图1E所示)。
本实施例的半导体存储元件的制造方法可利用三重栅介电层工艺，以于衬底100上形成不同厚度的栅介电层，进而提升半导体存储元件的效能。
请参照图1A与图1B，在形成介电层202、204、206之前(或进行图1D的第一离子注入工艺210之前)，在第一堆叠结构110的两侧的衬底100中形成第一源极/漏极12；在第二堆叠结构410的两侧的衬底100中形成第二源极/漏极42；且于第三堆叠结构510的两侧的衬底100中形成第三源极/漏极52。第一源极/漏极12、第二源极/漏极42以及第三源极/漏极52可以通过形成掩膜图案以及进行源极/漏极离子注入工艺来形成。举例来说，可在高压元件区400与低压元件区500的衬底100上形成掩膜图案(未示出)，并以第一顶盖层114与所述掩膜图案为掩膜，进行源极/漏极离子注入工艺，以于第一堆叠结构110的两侧的衬底100中形成第一源极/漏极12。以此类推，也可用类似方法形成第二源极/漏极42以及第三源极/漏极52。在一实施例中，第一源极/漏极12所注入的掺质可例如是磷或是砷，其掺杂浓度可例如是1×1012/cm3至1×1015/cm3。第二源极/漏极42所注入的掺质可例如是磷或是砷，其掺杂浓度可例如是1×1014/cm3至3×1016/cm3。第三源极/漏极52所注入的掺质可例如是硼，其掺杂浓度可例如是1×1014/cm3至2.5×1016/cm3。
接着，在衬底100上形成介电层202。具体来说，介电层202覆盖第一堆叠结构110、字线120、第二堆叠结构410以及第三堆叠结构510的表面。介电层202也填入第一堆叠结构110与字线120之间的空隙以及两相邻字线120之间的空隙。介电层202的材料包括填沟能力较佳的介电材料。
之后，在介电层202上依序形成介电层204、206。介电层204的材料包括氮化硅；介电层206的材料包括氧化硅，其可为可流动性材料，例如为旋涂式玻璃(Spin-On Glass，SOG)、可流动氧化硅(flowable oxide)。如图1B所示，在平坦化工艺(例如是CMP工艺)之后，存储单元区200、高压元件区400以及低压元件区500上的介电层204、206的顶面为共平面。
请参照图1B与图1C，进行回蚀刻工艺，移除部分介电层202、204、206、第一顶盖层114、第四顶盖层134、第二顶盖层414、第三顶盖层514、部分第一控制栅极112、部分第四控制栅极132、部分第二控制栅极412以及部分第三控制栅极512，以暴露出第一控制栅极112a的上表面112U、第四控制栅极132a的上表面132U、第二控制栅极412a的上表面412U以及第三控制栅极512a的上表面512U。在替代实施例中，第一控制栅极112a、第四控制栅极132a、第二控制栅极412a以及第三控制栅极512a的部分侧壁也外露于介电层202a、204a、206a。
请参照图1C与图1D，在衬底100上形成第一掩膜层208。第一掩膜层208覆盖低压元件区500的第三堆叠结构510a。在一实施例中，第一掩膜层208的材料可例如是碳或光阻类材料等。接着，进行第一离子注入工艺210，使得原本为未掺杂多晶硅或本征多晶硅的第一控制栅极108、112a、第四控制栅极128、132a、第二浮置栅极404以及第二控制栅极408、412a成为具有N型导电型的第一控制栅极108a、112b、第四控制栅极128a、132b、第二浮置栅极404a以及第二控制栅极408a、412b。在一实施例中，第一离子注入工艺210所注入的掺质可例如是磷或是砷，其掺杂浓度可例如是1×1014/cm3至5×1016/cm3。
请参照图1D与图1E，移除第一掩膜层208并于衬底100上形成第二掩膜层212。在一实施例中，第二掩膜层212的材料可例如是碳或光阻类材料等。第二掩膜层212覆盖存储单元区200的第一堆叠结构110b、字线120b以及高压元件区400的第二堆叠结构410b。之后，进行第二离子注入工艺214，使得原本为未掺杂多晶硅或本征多晶硅的第三浮置栅极504以及第三控制栅极508、512a成为具有P型导电型的第三浮置栅极504a以及第三控制栅极508a、512b。在一实施例中，第二离子注入工艺214所注入的掺质可例如是硼，其掺杂浓度可例如是1×1014/cm3至6×1016/cm3。
值得一提的是，本实施例的半导体存储元件通过分别进行源极/漏极离子注入工艺、第一离子注入工艺210以及第二离子注入工艺214，使得第一源极/漏极12、第二源极/漏极42、第三源极/漏极52、N型的第一堆叠结构110b、N型的字线120b与N型的第二堆叠结构410b以及P型的第三堆叠结构510b的掺杂浓度与配置更有弹性，以符合设计者或使用者的需求。此外，由于存储单元区200的第一堆叠结构110b与高压元件区400的第二堆叠结构410b以及低压元件区500的第三堆叠结构510b彼此分离，因此，可避免后续的热工艺所导致的N/P型掺质的中和现象。
请参照图1E与图1F，在进行第二离子注入工艺214之后，移除第二掩膜层212。接着，在衬底100上形成金属层(未示出)，以与未被介电层202a、204a、206a所覆盖的第一控制栅极112b、第四控制栅极132b、第二控制栅极412b以及第三控制栅极512b接触。金属层的材料可例如是镍(Ni)、钴(Co)、钛(Ti)、钨(W)、钼(Mo)、铂(Pt)或钯(Pd)等金属材料。
然后，进行金属硅化工艺，使得所述金属层与所接触的第一控制栅极112b、第四控制栅极132b、第二控制栅极412b以及第三控制栅极512b反应形成第一硅化金属层116、第四硅化金属层136、第二硅化金属层416以及第三硅化金属层516。在一实施例中，金属硅化工艺例如是热回火(Anneal)工艺。第一硅化金属层116、第四硅化金属层136、第二硅化金属层416以及第三硅化金属层516可包括硅化镍(NiSi)、硅化钴(CoSi)、硅化钛(TiSi)、硅化钨(WSi)、硅化钼(MoSi)、硅化铂(PtSi)或硅化钯(PdSi)或其他硅化金属材料。
顺带一提的是，图1F所示出的第一堆叠结构110的第一硅化金属层116的厚度与字线120c的第四硅化金属层136的厚度可大于第二堆叠结构410c的第二硅化金属层416的厚度以及第三堆叠结构510c的第三硅化金属层516的厚度。第一硅化金属层116与第四硅化金属层136的形成方法可例如是在形成所述金属层之前，移除存储单元区200的部分介电层202a、204a、206a，使得外露于介电层202b、204b、206b的第一控制栅极112b、第四控制栅极132b的面积增加。在一实施例中，上述移除部分介电层202a、204a、206a的步骤中不需要掩膜层。凭借存储单元区200与周边电路区300之间的负载效应(loading effect)，直接进行蚀刻工艺便可达到存储单元区200与周边电路区300的介电层的高度差。因此，在形成所述金属层之后，第一控制栅极112b、第四控制栅极132b与所述金属层之间接触面积也随之增加。在进行所述金属硅化工艺之后，由于第一硅化金属层116的厚度与第四硅化金属层136的厚度增加，因此，其可降低第一硅化金属层116的电阻值与第四硅化金属层136，藉此增加元件的可靠度。
另外，虽然本实施例中是将高压元件区400的第二堆叠结构410c视为N型金氧半晶体管；将低压元件区500的第三堆叠结构510c视为P型金氧半晶体管，但本发明不以此为限。在其他实施例中，高压元件区400的第二堆叠结构410c也可以是P型金氧半晶体管；而低压元件区500的第三堆叠结构510c也可以是N型金氧半晶体管。
在一实施例中，以上述方法所形成的半导体存储元件可以是闪速存储器，例如是或非闪速存储器(NOR Flash)、与非闪速存储器(NAND Flash)等闪速存储器。本实施例的半导体存储元件可结合三重栅介电层工艺与双重功函数栅极工艺的优点，以提升半导体存储元件的效能。举例来说，本实施例可调整低压元件区500的第三堆叠结构510c(也即P型低压半导体元件)的第三栅介电层502的厚度，以降低P型低压半导体元件的阈值电压(threshold voltage)。另一方面，在一定的阈值电压下，则可提高P型低压半导体元件的操作速度。因此，设计者可依据需求来调整不同元件的阈值电压与操作速度，以提升半导体存储元件的整体效能。
综上所述，本发明提供一种半导体存储元件的制造方法，其利用三重栅介电层工艺与双重功函数栅极工艺将存储单元区与周边电路区的元件整合在同一芯片上。在进行离子注入工艺的期间，由于存储单元区的栅极结构与周边电路区的高压元件区与低压元件区的栅极结构彼此分离，因此，可避免后续的热工艺所导致的N/P型掺质的中和现象。如此一来，本发明的半导体存储元件结合三重栅介电层与双重功函数栅极，不仅可提升半导体存储元件的效能，还可使得半导体存储元件的配置更具有弹性，以符合设计者或使用者的需求。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种半导体存储元件的制造方法，包括：
提供衬底，所述衬底具有第一区、第二区以及第三区；
在所述第一区上形成第一堆叠结构，其中所述第一堆叠结构依序包括第一栅介电层、第一浮置栅极、第一栅间介电层以及第一控制栅极；
在所述第二区上形成第二堆叠结构，其中所述第二堆叠结构依序包括第二栅介电层、第二浮置栅极、第二栅间介电层以及第二控制栅极；
在所述第三区上形成第三堆叠结构，其中所述第三堆叠结构依序包括第三栅介电层、第三浮置栅极、第三栅间介电层以及第三控制栅极，其中所述第一堆叠结构、所述第二堆叠结构以及所述第三堆叠结构彼此分离而不互相连接；
在所述衬底上形成介电层，其中所述介电层覆盖所述衬底的表面，且暴露出所述第一控制栅极的上表面、所述第二控制栅极的上表面以及所述第三控制栅极的上表面；
在所述介电层以及所述第三控制栅极的所述上表面上形成第一掩膜层；
以所述介电层以及所述第一掩膜层为掩模进行第一离子注入工艺，使得所述第一控制栅极、所述第二浮置栅极以及所述第二控制栅极的导电型态转变为第一导电型；
移除所述第一掩膜层并于所述介电层、所述第一控制栅极的上表面以及所述第二控制栅极的上表面上形成第二掩膜层；以及
以所述介电层以及所述第二掩膜层为掩模进行第二离子注入工艺，使得所述第三浮置栅极以及所述第三控制栅极的导电型态转变为第二导电型。
2.根据权利要求1所述的半导体存储元件的制造方法，在进行所述第一离子注入工艺与所述第二离子注入工艺之前，还包括于所述第一区的所述衬底中形成第一源极/漏极、在所述第二区的所述衬底中形成第二源极/漏极以及于所述第三区的所述衬底中形成第三源极/漏极。
3.根据权利要求1所述的半导体存储元件的制造方法，在进行所述第二离子注入工艺之后，还包括：
移除所述第二掩膜层；
在所述衬底上形成金属层，以覆盖所述第一控制栅极、所述第二控制栅极以及所述第三控制栅极的表面；以及
进行金属硅化工艺，以于所述第一控制栅极上形成第一硅化金属层、在所述第二控制栅极上形成第二硅化金属层以及于所述第三控制栅极上形成第三硅化金属层。
4.根据权利要求1所述的半导体存储元件的制造方法，其中所述第一栅介电层、所述第二栅介电层以及所述第三栅介电层的厚度彼此不同。
5.根据权利要求1所述的半导体存储元件的制造方法，其中所述第二栅介电层的厚度大于所述第一栅介电层的厚度，且所述第一栅介电层的厚度大于所述第三栅介电层的厚度。
6.根据权利要求5所述的半导体存储元件的制造方法，其中所述第一区为存储单元区，所述第二区为高压元件区，而所述第三区为低压元件区。
7.根据权利要求1所述的半导体存储元件的制造方法，其中所述第一控制栅极以及所述第二控制栅极具有相同的掺杂浓度。
8.根据权利要求1所述的半导体存储元件的制造方法，其中所述第一导电型与所述第二导电型不同。
9.根据权利要求1所述的半导体存储元件的制造方法，其中所述半导体存储元件为闪速存储器。
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