JP2010177342A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高耐圧に対応しつつ小型化を容易に行い、昇圧及び降圧回路等の種々の用途に使用することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板に形成された第１のウエル及び第２のウエルと、第１のウエルに形成された複数の高耐圧ＭＯＳトランジスタと、第２のウエルに形成された低耐圧ＭＯＳトランジスタと、を有し、複数の高耐圧ＭＯＳトランジスタが、低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いゲート絶縁膜を備える第１の高耐圧ＭＯＳトランジスタと、第１の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いゲート絶縁膜を備える第２の高耐圧ＭＯＳトランジスタと、からなること。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、複数のＭＯＳトランジスタを含む半導体装置及びその製造方法に関するものである。
電子機器の小型化や低コスト化の進展に伴い、かかる電子機器に搭載される電力用トランジスタにおいても、その小型化が要求されている。特に、更なる小型化が求められる携帯機器や家庭用機器などの電子機器においては、制御回路や複数の電力用トランジスタ（半導体素子）を同一半導体基板上に集積するための技術が必須とされている。また、同一の半導体基板上に複数の半導体素子を形成する場合に、半導体素子同士をシリコン局所酸化法（ＬＯＣＯＳ：Local Oxidation of Silicon）又は浅い溝分離法（ＳＴＩ：Shallow Trench Isolation）によって素子分離する方法が知られている。
また、上述した小型化及び高集積化以外にも、半導体装置の高耐圧化が要求されている。このような高耐圧に対応した半導体装置には、半導体装置の駆動用に大電流を流すことができる。また、かかる半導体装置は各種の電流リークを防止し、ラッチアップ予防することができる。例えば、半導体装置に要求される耐圧は、マイコン、ＤＲＡＭ、メモリに使用される数Ｖ程度から、ＬＣＤドライバに使用される数十Ｖ程度、更には高電圧ディスプレイに使用される数百Ｖ程度のものがある。
このような高耐圧化が図られた半導体素子として、例えば、特許文献１及び特許文献２にはＭＯＳ（Metal-Oxide-Semiconductor：金属−酸化物−半導体）トランジスタが開示されている。更に、特許文献１及び特許文献２には、そのＭＯＳトランジスタの製造方法に関する技術も開示されている。特許文献１には、ソース領域及びドレイン領域側の不純物拡散層を形成する際に、レジストを用いてソース領域及びドレイン領域の低濃度不純物拡散層の所定部分を被覆することにより、当該不純物拡散層の不純物濃度の上昇を抑え、且つ、低濃度不純物拡散層の大きさを精度良く抑制し、ゲートオーバラップ容量を確実に低減することができる技術が開示されている。また、特許文献１には、ソース領域及びドレイン領域側の不純物拡散層を形成する際に、サイドウォールを用いてソース側の低濃度不純物拡散層の所定部分を被覆することにより、当該不純物拡散層の不純物濃度の上昇を抑え、且つ、セルフアラインにて低濃度不純物拡散層の大きさを精度良く抑制する技術が開示されている。
特許文献２には、電界緩和層をドレイン側からゲート電極に対してオーバラップさせ、高濃度層をゲート酸化膜から離間して形成することにより、ソース・ドレイン間の耐圧の向上及びゲート長の微細化を同時に行う技術が開示されている。
また、上述したような高耐圧に対応したＭＯＳトランジスタを用いた半導体装置としては、例えば、入力された低電圧を高電圧に変換して出力する昇圧回路が従来から知られている。かかる昇圧回路は、入力側に配置された低耐圧用のＭＯＳトランジスと、出力側に配置された高耐圧用のＭＯＳトランジスと、から構成されている。このように、高電圧が出力される出力側に高耐圧用のＭＯＳトランジスを配置することにより、昇圧回路の信頼性を高める（すなわち、高耐圧に対応する）ことができる。
特許第３２２１７６６号公報 特開２００２−２７０８２５号公報
しかしながら、昇圧回路において用いられる高耐圧用（ソース・ドレイン間が高耐圧）のＭＯＳトランジスは、一般的に低耐圧用のＭＯＳトランジスと比較するとゲート電極用のゲート酸化膜が厚く形成されている。一方、昇圧回路におけるドレイン電流はゲート酸化膜の膜厚に反比例するので、高耐圧用のＭＯＳトランジスにおいては、ドレイン電流を効率よく得ることが困難であった。このため、昇圧回路に使用される高耐圧用のＭＯＳトランジスは、ドレイン電流を効率よく得るためにゲート電極及びゲート酸化膜の幅を大きくする必要があり、昇圧回路として小型化に対応することが困難であった。
本発明は、以上の如き事情に鑑みてなされたものであり、高耐圧に対応しつつ小型化を容易に行い、昇圧及び降圧回路等の種々の用途に使用することができる半導体装置及び半導体装置の製造方法を提供する。
上述した課題を解決するために、本発明の半導体装置は、第一導電型の半導体基板と、半導体基板に形成された第一導電型の第１のウエル及び第１のウエルよりも不純物濃度が高い第一導電型の第２のウエルと、第１のウエルに形成された複数の高耐圧ＭＯＳトランジスタと、第２のウエルに形成され、複数の高耐圧ＭＯＳトランジスタよりも耐圧が低い低耐圧ＭＯＳトランジスタと、複数の高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタのそれぞれを素子分離する素子分離部と、を有する半導体装置であって、複数の高耐圧ＭＯＳトランジスタが、低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いゲート絶縁膜を備える第１の高耐圧ＭＯＳトランジスタと、第１の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いゲート絶縁膜を備える第２の高耐圧ＭＯＳトランジスタと、からなることを特徴とする。
また、上述した課題を解決するために、本発明の半導体装置の製造方法は、第一導電型の半導体基板に素子分離部を形成する素子分離部形成工程と、半導体基板に第一導電型の第１のウエル及び第１のウエルより不純物濃度が高い第一導電型の第２のウエルを形成するウエル形成工程と、第１のウエル上に第１のゲート酸化膜及び第１のゲート酸化膜よりも膜厚の薄い第２のゲート絶縁膜を形成し、第２のウエル上に第１のゲート酸化膜よりも膜厚の薄い第３のゲート酸化膜を形成し、第１乃至第３のゲート絶縁膜上の各々にゲート電極を形成するゲート領域形成工程と、第１のウエルに第２導電型の第１の拡散層を形成し、第２のウエルに第１の拡散層よりも不純物濃度が高い第２導電型の第２の拡散層を形成する拡散層形成工程と、を有することを特徴とする。
本発明の半導体装置によれば、半導体基板内の第１のウエルに形成された複数の高耐圧ＭＯＳトランジスタが、半導体基板内の第２のウエルに形成された低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いゲート絶縁膜を備える第１の高耐圧ＭＯＳトランジスタと、第１の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いゲート絶縁膜を備える第２の高耐圧ＭＯＳトランジスタとから構成されている。このような構成の第２の高耐圧ＭＯＳトランジスタは、高耐圧に対応しつつ電流を効率よく得ることができ、また、ＭＯＳトランジスタのゲートサイズを大きくする必要がないので、半導体装置の小型化を図ることができる。従って、このような構成のＭＯＳトランジスタを有する本発明の半導体装置は、高耐圧に対応しつつ小型化を容易に行い、昇圧及び降圧回路等の種々の用途に使用することができる。
（ａ）は本発明の第１の実施例である半導体装置の平面図であり、（ｂ）は図１（ａ）における線１ｂ−１ｂにおける断面図であり、（ｃ）は図１（ｂ）における線１ｃ−１ｃの断面図である。 本発明の第１の実施例である半導体装置の第１の変形例の平面図である。（ｂ）は本発明の第１の実施例である半導体装置の第２の変形例の平面図である。 本発明の第１の実施例である半導体装置の各製造工程における断面図である。 本発明の第１の実施例である半導体装置の各製造工程における断面図である。 本発明の第１の実施例である半導体装置の各製造工程における断面図である。 本発明の第１の実施例である半導体装置の各製造工程における断面図である。 （ａ）は本発明の第２の実施例である半導体装置の断面図であり、（ｂ）は図７（ａ）における線７ｂ−７ｂの断面図である。
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
（実施例１）
先ず、図１（ａ）、（ｂ）、（ｃ）を参照しつつ、本発明の第１の実施例である半導体装置の構造について説明する。図１（ａ）は、本発明の第１の実施例である半導体装置の平面図である。図１（ｂ）は、本発明の第１の実施例である半導体装置の平面図である図１（ａ）における線１ｂ−１ｂにおける断面図である。図１（ｃ）は、本発明の第１の実施例である半導体装置の断面図である図１（ｂ）における線１ｃ−１ｃの断面図である。
図１（ａ）に示されているように、半導体装置１０は、素子分離領域１０ａによって高耐圧領域１０ｂと低耐圧領域１０ｃとに分離されている。ここで、耐圧とは、後述するソースとドレインとの間の耐圧のことをいう。高耐圧領域１０ｂは、更に素子分離領域１０ａによって２つの半導体素子領域（すなわち、第１の高耐圧ＭＯＳ（Metal-Oxide-Semiconductor：金属−酸化物−半導体）トランジス１１ａ及び第２の高耐圧ＭＯＳトランジス１１ｂ）に分離されている。なお、低耐圧領域１０ｃには低耐圧ＭＯＳトランジス１１ｃが形成されている。高耐圧領域１０ｂの２つの半導体素子領域及び低耐圧領域１０ｃのそれぞれには、ソース電極１２ａ〜１２ｃ、ゲート引き出し電極１３ａ〜１３ｃ及びドレイン電極１４ａ〜１４ｃが形成されている。また、ソース電極１２ａ〜１２ｃ、ゲート引き出し電極１３ａ〜１３ｃ及びドレイン電極１４ａ〜１４ｃのそれぞれに、半導体装置１０の内部と電気的な接続を可能とするソースコンタクト配線１５ａ〜１５ｃ、ゲートコンタクト配線１６ａ〜１６ｃ及びドレインコンタクト配線１７ａ〜１７ｃが接続されている。
図１（ｂ）に示されているように、半導体装置１０は、Ｐ型シリコン基板１８、素子分離領域として機能するフィールド酸化膜（素子分離部）１９と、ゲートコンタクト配線１６ａ〜１６ｃのいずれかを介してゲート引き出し電極１３ａ〜１３ｂに接続されたゲート電極２０ａ〜２０ｃと、ゲート電極２０ａ〜２０ｃのいずれかとＰ型シリコン基板１８との間に形成された絶縁性を有する第１の高耐圧用ゲート酸化膜２１、第２の高耐圧用ゲート酸化膜２２及び低耐圧用ゲート酸化膜２３と、Ｐ型シリコン基板１８上に形成された層間絶縁層２４と、層間絶縁層２４を貫通して形成されたソースコンタクト配線１５ａ〜１５ｃ及びドレインコンタクト配線１７ａ〜１７ｃと、各コンタクト配線に接続されたソース電極１２ａ〜１２ｃ及びドレイン電極１４ａ〜１４ｃと、を有している。なお、図１（ｂ）に図示されていないが、半導体装置１０は、ゲートコンタクト配線１６ａ〜１６ｃ及びゲート引き出し電極１３ａ〜１３ｃも有している。
また、高耐圧領域１０ｂのＰ型シリコン基板１８には、ボロン（ホウ素）イオンが注入されることにより、第１のＰウエル２５が形成されている。一方、低耐圧領域１０ｃのＰ型シリコン基板１８には、ボロンイオンが注入されることにより、第１のＰウエル２５よりも高濃度の第２のＰウエル２６が形成されている。第１のＰウエル２５には、砒素又はリンイオンが注入されることにより、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂ及び高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂが形成されている。一方、第２のＰウエル２６には、砒素又はリンイオンが注入されることにより、低耐圧用低濃度Ｎ型拡散層２９及び低耐圧用高濃度Ｎ型拡散層３０が形成されている。なお、上記の内容においては拡散層を高濃度及び低濃度で分けているが、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂは、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂよりも不純物濃度が高い拡散層であり、低耐圧用高濃度Ｎ型拡散層３０は、低耐圧用低濃度Ｎ型拡散層２９よりも不純物濃度が高い拡散層である。
図１（ｃ）に示されているように、高耐圧領域１０ｂにおいては、ソースコンタクト配線１５ａ、１５ｂ及びドレインコンタクト配線１７ａ、１７ｂの各々は、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂに接続されている。ソースコンタクト配線１５ａ、１５ｂに接続された高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂと、その周囲に位置する高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂと、からソース領域３１ａ、３１ｂが構成されている。また、ドレインコンタクト配線１７ａ、１７ｂに接続された高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂと、その周囲に位置する高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂと、からドレイン領域３２ａ、３２ｂが構成されている。一方、低耐圧領域１０ｃにおいては、ソースコンタクト配線１５ｃ及びドレインコンタクト配線１７ｃは、低耐圧用高濃度Ｎ型拡散層３０に接続されている。ソースコンタクト配線１５ｃに接続された低耐圧用高濃度Ｎ型拡散層３０と、その周囲に位置する低耐圧用低濃度Ｎ型拡散層２９と、からソース領域３１ｃが構成されている。また、ドレインコンタクト配線１７ｃに接続された低耐圧用高濃度Ｎ型拡散層３０と、その周囲に位置する低耐圧用低濃度Ｎ型拡散層２９と、からドレイン領域３２ｃが構成されている。なお、図示されていないが、ソース領域及びドレイン領域と同様に、ゲート電極２０ａ〜２０ｃ、ゲート酸化膜（第１の高耐圧用ゲート酸化膜２１、第２の高耐圧用ゲート酸化膜２２及び低耐圧用ゲート酸化膜２３）からゲート領域が形成されている。
また、図１（ｂ）及び（ｃ）から判るように、高耐圧領域１０ｂにおいては、ソース領域３１ａ、３１ｂを構成する高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂと、ドレイン領域３２ａ、３２ｂを構成する高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂとは接触しておらず、これらの間には第１のＰウエル２５が形成されている。高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂは、第１の高耐圧用ゲート酸化膜２１又は第２の高耐圧用ゲート酸化膜２２の直下の領域まで形成されている。すなわち、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂと第１の高耐圧用ゲート酸化膜２１又は第２の高耐圧用ゲート酸化膜２２とは、少なくとも一部分が対向している。高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂは、第１の高耐圧用ゲート酸化膜２１又は第２の高耐圧用ゲート酸化膜２２の直下の領域まで形成されておらず、特にドレイン領域３２ａ、３２ｂを構成する高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂは第１の高耐圧用ゲート酸化膜２１又は第２の高耐圧用ゲート酸化膜２２から所定の距離だけ離間して形成されている。すなわち、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂと第１の高耐圧用ゲート酸化膜２１又は第２の高耐圧用ゲート酸化膜２２とは、対向していない。
低耐圧領域の１０ｃにおいては、ソース領域３１ｃを構成する低耐圧用低濃度Ｎ型拡散層２９と、ドレイン領域３２ｃを構成する低耐圧用低濃度Ｎ型拡散層２９とは接触しておらず、これらの間には第２のＰウエル２６が形成されている。低耐圧用低濃度Ｎ型拡散層２９は、低耐圧用ゲート酸化膜２３の直下の領域まで形成されている。すなわち、低耐圧用低濃度Ｎ型拡散層２９と低耐圧用ゲート酸化膜２３とは、少なくとも一部分が対向している。低耐圧用高濃度Ｎ型拡散層３０は、低耐圧用ゲート酸化膜２３の直下の領域まで形成されておらず、特にドレイン領域３２ｃを構成する低耐圧用高濃度Ｎ型拡散層３０は第１の低耐圧用ゲート酸化膜２３から所定の距離だけ離間して形成されている。すなわち、低耐圧用高濃度Ｎ型拡散層３０と低耐圧用ゲート酸化膜２３とは、対向していない。
本実施例において、高耐圧領域１０ｂに形成された第１の高耐圧ＭＯＳトランジス１１ａと第２の高耐圧ＭＯＳトランジス１１ｂとの相違は、ゲート酸化膜の膜厚のみである。具体的には、第２の高耐圧用ゲート酸化膜２２の膜厚は、第１の高耐圧用ゲート酸化膜２１の膜厚よりも薄くなっている。例えば、第１の高耐圧用ゲート酸化膜２１の膜厚が約４０〜５０ｎｍ（ナノメートル）であり、第２の高耐圧用ゲート酸化膜２２の膜厚が約７〜１２ｎｍである。また、第２の高耐圧用ゲート酸化膜２２の膜厚は、低耐圧用ゲート酸化膜２３の膜厚と等しい。このように第２の高耐圧用ゲート酸化膜２２の膜厚を調整することにより、第２の高耐圧ＭＯＳトランジス１１ｂは第１の高耐圧ＭＯＳトランジス１１ａよりも、単位ゲート幅あたりの電流を多く得ることが可能となる。これは、ドレイン電流がゲート酸化膜の膜厚に反比例するためである。また、このように第２の高耐圧用ゲート酸化膜２２の膜厚を調整した場合でも、第２の高耐圧ＭＯＳトランジス１１ｂの耐圧は、例えば、約１０〜１２Ｖ（ボルト）である。一方、本実施例における第１の高耐圧ＭＯＳトランジス１１ａの耐圧は、例えば約１５Ｖであり、低耐圧ＭＯＳトランジス１１ｃの耐圧は、例えば約５Ｖであるので、第２の高耐圧ＭＯＳトランジス１１ｂは、かかる膜厚調整が施された状態においても高耐圧に十分に対応しているといえる。なお、高耐圧ＭＯＳトランジス１１ｂにおいて、例えば、約１０Ｖ以上の耐圧を確保することができれば、第２の高耐圧用ゲート酸化膜２２の膜厚と低耐圧用ゲート酸化膜２３の膜厚とは、同一に限られない。すなわち、高耐圧ＭＯＳトランジス１１ｂにおいて１０Ｖ以上の耐圧を確保できれば、第２の高耐圧用ゲート酸化膜２２の膜厚を低耐圧用ゲート酸化膜２３の膜厚よりも薄くすることも可能である。また、第２の高耐圧用ゲート酸化膜２２の膜厚は、低耐圧用ゲート酸化膜２３の膜厚よりも厚くても良い。
また、半導体装置１０における第１の高耐圧ＭＯＳトランジス１１ａ、第２の高耐圧ＭＯＳトランジス１１ｂ及び低耐圧ＭＯＳトランジス１１ｃの位置構成は、上述した構成に限定されることは無い。例えば、図２（ａ）に示されているように、ゲート酸化膜の膜厚が最も厚い第１の高耐圧ＭＯＳトランジス１１ａを中心とし、その両側に第２の高耐圧ＭＯＳトランジス１１ｂ及び低耐圧ＭＯＳトランジス１１ｃが配置された配置構造としても良い。更に、図２（ｂ）に示されているように、低耐圧ＭＯＳトランジス１１ｃを中心とし、その両側に第１の高耐圧ＭＯＳトランジス１１ａ及び第２の高耐圧ＭＯＳトランジス１１ｂが配置された配置構造としても良い。従って、半導体装置１０には、使用される電子機器の回路構成に応じて、図１（ｂ）、図２（ａ）、（ｂ）等の配置構成が用いられる。
次に、図３乃至図６を参照しつつ、本発明の第１の実施例の半導体装置の製造方法について説明する。図３乃至図６のそれぞれは、本発明の第１の実施例である半導体装置の各製造工程における断面図である。
先ず、半導体基板としてＰ型シリコン基板１８が準備される（図３（ａ））。
次に、シリコン局所酸化法（Local Oxidation of Silicon：ＬＯＣＯＳ）によってフィールド酸化膜１９が形成される。具体的には、Ｐ型シリコン基板１８に熱処理が施され、Ｐ型シリコン基板１８の表面に熱酸化による二酸化シリコン膜４１が成長する。続いて、アンモニアとシランガスとが反応させられることにより、二酸化シリコン膜４１上にシリコン窒化膜４２が堆積させられる（図３（ｂ））。堆積した第１のシリコン酸化膜４２上にレジストが塗布される。更に、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施され、第１のシリコン酸化膜４２に開口４３が形成される（図３（ｃ））。開口４３が形成された第１のシリコン酸化膜４２をマスクとして、酸素雰囲気下において熱処理が上記工程を経たＰ型シリコン基板１８に施されることにより、開口４３によって露出した二酸化シリコン膜４１の領域にフィールド酸化膜１９が成長する。続いて、熱燐酸によって第１のシリコン酸化膜４２が除去され、更にフッ酸によってフィールド酸化膜１９が成長していない部分の二酸化シリコン膜４１が除去される。これにより、Ｐ型シリコン基板１８を素子領域ごと素子分離するフィールド酸化膜１９が完成する（図３（ｄ））。なお、フィールド酸化膜１９は、ＬＯＣＯＳ法以外にも浅い溝分離法（Shallow Trench Isolation：ＳＴＩ）を用いることで形成されても良い。
次に、Ｐ型シリコン基板１８の表面であって、フィールド酸化膜１９が形成された面側（以下、主面と称する）にレジストが塗布される。更に、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとして、ボロン（ホウ素）イオンが注入されることにより、Ｐ型シリコン基板１８の主面から所望の深さまで到達する第１のＰウエル２５が形成される。当該第１のＰウエル２５用のレジストが除去され、更に新たなレジストが塗布される。続いて、リソグラフィによってかかる新たなレジストがパターンニングされる。パターンニングされた新たなレジストをマスクとして、ボロンイオンが注入されることにより、第１のＰウエル２５より不純物濃度が高く、Ｐ型シリコン基板１８の主面から所望の深さまで到達する第２のＰウエル２６が形成される。第１のＰウエル２５及び第２のＰウエル２６が形成された状態の断面図を図３（ｅ）に示す。なお、第１のＰウエル２５及び第２のＰウエル２６の形成順序は、第２のＰウエル２６が先に形成されても良い。更に、上述したようなレジストマスクを形成せずに不純物濃度の低い第１のＰウエル２５をＰ型シリコン基板１８の主面全体に形成し、その後に第２のＰウエル２６用のレジストマスクを形成して追加的にボロンイオンが注入されることで、第２のＰウエル２６が形成されても良い。
次に、Ｐ型シリコン基板１８の主面上にレジストが塗布される。更に、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとして、リン又は砒素イオンが注入されることにより、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂが形成される。ここで、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂは、フィールド酸化膜１９によって分離された領域ごとに２つ形成される。また、当該分離された各領域に形成される２つの高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂは、フィールド酸化膜１９から当該分離された領域の略中央部に至る範囲に形成される。すなわち、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂ各々は、当該分離された各領域の略中央部において離間していることになる。当該高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂ用のレジストが除去され、更に新たなレジストが塗布される。続いて、リソグラフィによってかかる新たなレジストがパターンニングされる。パターンニングされたレジストをマスクとして、リン又は砒素イオンが注入されることにより、低耐圧用低濃度Ｎ型拡散層２９が形成される。ここで、低耐圧用低濃度Ｎ型拡散層２９も、フィールド酸化膜１９によって分離された領域に２つ形成される。また、当該分離された各領域に形成される２つの低耐圧用低濃度Ｎ型拡散層２９は、フィールド酸化膜１９から当該分離された領域の略中央部に至る範囲に形成される。すなわち、低耐圧用低濃度Ｎ型拡散層２９も、当該分離された各領域の略中央部において離間していることになる。高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂ及び低耐圧用低濃度Ｎ型拡散層２９が形成された状態の断面図を図４（ａ）に示す。なお、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂ及び低耐圧用低濃度Ｎ型拡散層２９の形成順序は、低耐圧用低濃度Ｎ型拡散層２９が先に形成されても良い。また、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂの不純物濃度は、低耐圧用低濃度Ｎ型拡散層２９の不純物濃度よりも低くなっている。
次に、熱酸化法により、Ｐ型シリコン基板１８の主面に第２のシリコン酸化膜４４を成長させる（図４（ｂ））。ここで、第２のシリコン酸化膜４４の膜厚は、例えば、約４０〜５０ｎｍである。続いて、第２のシリコン酸化膜４４及びフィールド酸化膜１９上にレジストが塗布される。更に、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施され、高耐圧用低濃度Ｎ型拡散層２７ｂ及び低耐圧用低濃度Ｎ型拡散層２９が形成されているフィールド酸化膜間の領域上の第２のシリコン酸化膜４４のみが除去される。これにより、高耐圧用低濃度Ｎ型拡散層２７ａが形成されているフィールド酸化膜間の領域上の第２のシリコン酸化膜４４のみが残ることになる（図４（ｃ））。当該ドライエッチングとして使用されたレジストを残したままの状態で、熱酸化法により、Ｐ型シリコン基板１８の主面上であって、高耐圧用低濃度Ｎ型拡散層２７ｂ及び低耐圧用低濃度Ｎ型拡散層２９が形成されているフィールド酸化膜間の領域上に第３のシリコン酸化膜４５が形成される（図４（ｄ））。ここで、第３のシリコン酸化膜４５の膜厚は第２のシリコン酸化膜４４の膜厚よりも薄く、例えば、約７〜１２ｎｍである。なお、高耐圧用低濃度Ｎ型拡散層２７ｂ及び低耐圧用低濃度Ｎ型拡散層２９上にされる絶縁膜であるシリコン酸化膜４５の膜厚を等しくしない場合には、高耐圧用低濃度Ｎ型拡散層２７ｂ又は低耐圧用低濃度Ｎ型拡散層２９上に形成されたシリコン酸化膜４５が除去され、上述した方法を用いて当該除去された部分に膜厚の異なるシリコン酸化膜が再度形成されても良い。
次に、ＣＶＤ法を用いてシランガスが窒素ガス中で熱分解され、多結晶シリコン膜が成長する。なお、多結晶シリコン膜の成長中又は成長後にリン等の導電型不純物が添加される。当該導電型不純物が添加された多結晶シリコン膜上にレジストが塗布される。更に、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとして当該導電型不純物が添加された多結晶シリコン膜にドライエッチングが施され、所望の形状のゲート電極２０ａ〜２０ｃが形成される（図５（ａ））。なお、ゲート電極２０ａ〜２０ｃの各々は、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂ又は低耐圧用低濃度Ｎ型拡散層２９の少なくとも一部分と対向する位置に形成される。
次に、フィールド酸化膜１９、ゲート電極２０ａ〜２０ｃ、第２のシリコン酸化膜４４及び第３のシリコン酸化膜４５上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとして、リン又は砒素イオンが注入されることにより、高耐圧用低濃度Ｎ型拡散層２７ａ、２７ｂの所定領域に高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂが形成される。ここで、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂのうちの一方は、ゲート電極２０ａ、２０ｂと自己整合的（セルフアライン）に形成され、他方はゲート電極２０ａ、２０ｂと対向しない領域に形成される。当該高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂ用のレジストが除去され、更に新たなレジストが塗布される。続いて、リソグラフィによってかかる新たなレジストがパターンニングされる。パターンニングされたレジストをマスクとして、リン又は砒素イオンが注入されることにより、低耐圧用高濃度Ｎ型拡散層３０が形成される。ここで、低耐圧用高濃度Ｎ型拡散層３０のうちの一方は、ゲート電極２０ｃと自己整合的に形成され、他方はゲート電極２０ｃと対向しない領域に形成される。高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂ及び低耐圧用高濃度Ｎ型拡散層３０が形成された状態の断面図を図５（ｂ）に示す。なお、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂ及び低耐圧用高濃度Ｎ型拡散層３０の形成順序は、低耐圧用高濃度Ｎ型拡散層３０が先に形成されても良い。また、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂの不純物濃度は、低耐圧用高濃度Ｎ型拡散層３０の不純物濃度よりも低くなっている。
次に、フィールド酸化膜１９、ゲート電極２０ａ〜２０ｃ、第２のシリコン酸化膜４４及び第３のシリコン酸化膜４５上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施され、第２のシリコン酸化膜４４及び第３のシリコン酸化膜４５のうち、Ｐ型シリコン基板１８とゲート電極２０ａ〜２０ｃとによって挟まれた以外の部分が除去される。これにより、Ｐ型シリコン基板１８とゲート電極２０ａ〜２０ｃとの間に第１の高耐圧用ゲート酸化膜２１、第２の高耐圧用ゲート酸化膜２２及び低耐圧用ゲート酸化膜２３が形成される（図５（ｃ））。
次に、Ｐ型シリコン基板１８、フィールド酸化膜１９、ゲート電極２０ａ〜２０ｃ、第１の高耐圧用ゲート酸化膜２１、第２の高耐圧用ゲート酸化膜２２及び低耐圧用ゲート酸化膜２３上に、シランガスと酸素ガスを用いた化学気相成長法（Chemical Vapor Deposition：ＣＶＤ）によって層間絶縁層２４が形成される。更に、形成された層間絶縁層２４の表面に対して化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）によって平坦化処理が施される。当該平坦化処理後の断面図を図５（ｄ）に示す。
次に、層間絶縁層２４上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施され、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂ及び低耐圧用高濃度Ｎ型拡散層３０までに到達するコンタクトホール６１が形成される（図６（ａ））。なお、図示されていないが、ゲート電極２０ａ〜２０ｃまでに到達するコンタクトホールも同時に形成されている。コンタクトホール６１の形成後に、当該パターンニングされたレジストが除去される。
次に、ＣＶＤ法によってコンタクトホール６１を充填しつつ、層間絶縁層２４上にタングステンが堆積される。タングステンの堆積が完了した後に、ＣＭＰ等の研磨方法により、層間絶縁層２４の表面が露出するまで研磨が施される。これにより、コンタクトホール６１を充填し、高耐圧用高濃度Ｎ型拡散層２８ａ、２８ｂ、低耐圧用高濃度Ｎ型拡散層３０及びゲート電極２０ａ〜２０ｃにまで到達するソースコンタクト配線１５ａ〜１５ｃ及びドレインコンタクト配線１７ａ〜１７ｃが形成される（図６（ｂ））。なお、図示されていないが、ゲート電極２０ａ〜２０ｃまでに到達するコンタクトホールを充填するゲートコンタクト配線１６ａ〜１６ｃも、同時に形成されている。
次に、スパッタ法により、ソースコンタクト配線１５ａ〜１５ｃ、ゲートコンタクト配線１６ａ〜１６ｃ、ドレインコンタクト配線１７ａ〜１７ｃ及び層間絶縁層２４上にアルミ膜６２が形成される（図６（ｃ））。更に、アルミ膜６２上にレジストが塗布され、当該塗布されたレジストがリソグラフィによってパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施されることにより、アルミ膜６２にパターンニングされる。すなわち、当該ドライエッチングにより、ソース電極１２ａ〜１２ｃ、ゲート引き出し電極１３ａ〜１３ｃ及びドレイン電極１４ａ〜１４ｃが形成される（図６（ｄ））。なお、図示されていないが、ゲート引き出し電極１３ａ〜１３ｃも同時に形成されている。
以上の各工程を経ることで、半導体装置１０が完成する。なお、本実施例におけるシリコン基板、ウエル及び拡散層等の導電型を異なる導電型に変更しても良い。
以上のように、本発明の半導体装置によれば、半導体基板内の第１のウエルに形成された複数の高耐圧ＭＯＳトランジスタが、半導体基板内の第２のウエルに形成された低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いゲート絶縁膜を備える第１の高耐圧ＭＯＳトランジスタと、第１の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いゲート絶縁膜を備える第２の高耐圧ＭＯＳトランジスタとから構成されている。このような構成の第２の高耐圧ＭＯＳトランジスタは、高耐圧に十分に対応している。また、このような構成の第２の高耐圧ＭＯＳトランジスタは、ゲート絶縁膜が従来よりも薄くなっているので、従来と同じゲート電圧が印加された場合に、従来よりも効率よく電流を得ることができる。これにより、効率よく電流を得るためにＭＯＳトランジスタのゲートサイズを大きくする必要がなくなるので、半導体装置自体の小型化を図ることができる。従って、このような構成のＭＯＳトランジスタを有する本発明の半導体装置は、高耐圧に対応しつつ小型化を容易に行い、昇圧及び降圧回路等の種々の用途に使用することができる。
なお、本実施例において、第１の高耐圧ＭＯＳトランジスタ１１ａと第２の高耐圧トランジスタ１１ｂの相違は、ゲート酸化膜の膜厚のみとしたが、両トランジスタの拡散領域の濃度を異なるように設定しても良い。例えば、高耐圧用低濃度Ｎ型拡散層２７ａよりも高耐圧用低濃度Ｎ型拡散層２７ｂの不純物濃度を高く設定しても良い。
（実施例２）
第２の実施例としての半導体装置は、高耐圧領域１０ｂにも第２のＰウエル２６が形成されている。以下に、第２の実施例における半導体装置の構造、製造方法及び高耐圧領域１０ｂにも第２のＰウエル２６が形成されることによる効果を説明する。
図７（ａ）、（ｂ）に示されているように、高耐圧領域１０ｂに形成された第２の高耐圧ＭＯＳトランジス１１ｂにおいては、ソース領域３１ｂが第２のＰウエル２６によって囲まれている。一方、ドレイン領域３２ｂは、第１の実施例と同様に第１のＰウエル２５によって囲まれている。すなわち、第１の高耐圧ＭＯＳトランジス１１ａと第２の高耐圧ＭＯＳトランジス１１ｂとを素子分離するフィールド酸化膜１９の略中央部分から第２の高耐圧ＭＯＳトランジス１１ｂの第２の高耐圧用ゲート酸化膜２２の直下までの領域に、第２のＰウエル２６が形成されている。なお、その他の半導体装置１００の構成は、第１の実施例の半導体装置１０と同一であるので、その説明は省略する。
また、第２の実施例としての半導体装置１００の製造方法は、第１のＰウエル２５及び第２のＰウエル２６の形成位置が異なるだけであって、その他の製造工程は全て同一である。すなわち、第１のＰウエル２５及び第２のＰウエル２６を形成するためレジストマスクのパターンが第１の実施例と比較すると異なっている。具体的な製造工程の相違としては、第１の高耐圧ＭＯＳトランジス１１ａと第２の高耐圧ＭＯＳトランジス１１ｂとを素子分離するフィールド酸化膜１９の略中央部分から第２の高耐圧ＭＯＳトランジス１１ｂの第２の高耐圧用ゲート酸化膜２２の直下までの領域に第２のＰウエル２６が形成されるように、レジストがパターンニングされている。
第２の実施例としての半導体装置１００によれば、第１の実施例の半導体装置１０における効果と同一の効果が得られる。更に、第２の実施例としての半導体装置１００によれば、ソース領域３１ｂが第１のＰウエル２５よりも高濃度の第２のＰウエル２６によって囲まれているので、第２の高耐圧用ゲート酸化膜２２が低耐圧用ゲート酸化膜２３と同一の膜厚になることによって生じるリーク電流を防止することができる。このようなリーク電流の防止を図ることができる理由としては、ソース領域３１ｂが第１のＰウエル２５よりも高濃度の第２のＰウエル２６によって囲まれていることにより、ゲート電極２０ｂへの電圧印加よって反転層ができる電圧（すなわち、閾値電圧）を高くすることができるからである。すなわち、第２の高耐圧用ゲート酸化膜２２を第１の高耐圧用ゲート酸化膜２１よりも薄くすることによって閾値電圧が低くなるような場合においても、ソース領域３１ｂを囲む第２のＰウエル２６によって閾値電圧の低下を抑制し、リーク電流の発生を防止することができる。
なお、上述した閾値電圧の低下を抑制し、リーク電流の発生を防止することが可能であれば、ソース領域３１ｂを囲むＰウエルが第２のＰウエル２６と同一の不純物濃度でなく、単に第１のＰウエル２５よりも不純物濃度が高く調整されているだけでも良い。
また、第２の高耐圧トランジスタ１１ｂのソース（ソース電極１２ｂ、ソースコンタクト配線１５ｂ、第２のＰウエル２６、高耐圧用低濃度Ｎ型拡散層２７ｂ、高耐圧用高濃度Ｎ型拡散層２８ｂ）と、ドレイン（ドレイン電極１４ｂ、ドレインコンタクト配線１７ｂ、第１のＰウエル２５、高耐圧用低濃度Ｎ型拡散層２７ｂ、高耐圧用高濃度Ｎ型拡散層２８ｂ）との左右の形成位置を入れ替え、第１の高耐圧ＭＯＳトランジスタ１１ａに近接する位置に第２の高耐圧トランジスタ１１ｂのドレインを形成し、低耐圧ＭＯＳトランジス１１ｃに近接する位置に第２の高耐圧トランジスタ１１ｂのソースを形成しても良い。このような場合には、第２の高耐圧トランジスタ１１ｂのソースと低耐圧ＭＯＳトランジス１１ｃのソースと距離が短くなるので、両トランジスタを分離する素子分離領域１０ａ（フィールド酸化膜１９）を小さくすることができる。
更に、本実施例において、第１の高耐圧ＭＯＳトランジスタ１１ａと第２の高耐圧トランジスタ１１ｂの相違は、ゲート酸化膜の膜厚及びウエルの構造としているたが、両トランジスタの拡散領域の濃度を異なるように設定しても良い。例えば、高耐圧用低濃度Ｎ型拡散層２７ａよりも高耐圧用低濃度Ｎ型拡散層２７ｂの不純物濃度を高く設定しても良い。
１０ 半導体装置
１１ａ〜１１ｃ ＭＯＳトランジス
１２ａ〜１２ｃ ソース電極
１３ａ〜１３ｃ ゲート引き出し電極
１４ａ〜１４ｃ ドレイン電極
１５ａ〜１５ｃ ソースコンタクト配線
１６ａ〜１６ｃ ゲートコンタクト配線
１７ａ〜１７ｃ ドレインコンタクト配線
１８ Ｐ型シリコン基板
１９ フィールド酸化膜
２０ａ〜２０ｃ ゲート電極
２１ 第１の高耐圧用ゲート酸化膜
２２ 第２の高耐圧用ゲート酸化膜
２３ 低耐圧用ゲート酸化膜
２４ 層間絶縁層
２５ 第１のＰウエル
２６ 第２のＰウエル
２７ａ、２７ｂ 高耐圧用低濃度Ｎ型拡散層
２８ａ、２８ｂ 高耐圧用高濃度Ｎ型拡散層
２９ 低耐圧用低濃度Ｎ型拡散層
３０ 低耐圧用高濃度Ｎ型拡散層

Claims (14)

  1. 第一導電型の半導体基板と、前記半導体基板に形成された第一導電型の第１のウエル及び前記第１のウエルよりも不純物濃度が高い第一導電型の第２のウエルと、前記第１のウエルに形成された複数の高耐圧ＭＯＳトランジスタと、前記第２のウエルに形成され、前記複数の高耐圧ＭＯＳトランジスタよりも耐圧が低い低耐圧ＭＯＳトランジスタと、前記複数の高耐圧ＭＯＳトランジスタ及び前記低耐圧ＭＯＳトランジスタのそれぞれを素子分離する素子分離部と、を有する半導体装置であって、
    前記複数の高耐圧ＭＯＳトランジスタが、前記低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いゲート絶縁膜を備える第１の高耐圧ＭＯＳトランジスタと、前記第１の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄いゲート絶縁膜を備える第２の高耐圧ＭＯＳトランジスタと、からなることを特徴とする半導体装置。
  2. 第２の高耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚が、前記低耐圧ＭＯＳトランジスタのゲート絶縁膜の膜厚と等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の高耐圧ＭＯＳトランジスタのソース領域は、前記第１のウエルよりも不純物濃度が高い第３のウエルに囲まれていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第３のウエルが、前記第２のウエルの不純物濃度と同一であることを特徴とする請求項３に記載の半導体装置。
  5. 第２の高耐圧ＭＯＳトランジスタが、前記低耐圧ＭＯＳトランジスタと隣接する位置に配置されていることを特徴とする請求項２乃至４のいずれか１に記載の半導体装置。
  6. 第１の高耐圧ＭＯＳトランジスタが、前記低耐圧ＭＯＳトランジスタと隣接する位置に配置されていることを特徴とする請求項２乃至５のいずれか１に記載の半導体装置。
  7. 前記第１の高耐圧ＭＯＳトランジスタ及び第２の高耐圧ＭＯＳトランジスタが、前記低耐圧ＭＯＳトランジスタの周囲に隣接して配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 第一導電型の半導体基板に素子分離部を形成する素子分離部形成工程と、
    前記半導体基板に第一導電型の第１のウエル及び前記第１のウエルより不純物濃度が高い第一導電型の第２のウエルを形成するウエル形成工程と、
    前記第１のウエル上に第１のゲート酸化膜及び前記第１のゲート酸化膜よりも膜厚の薄い第２のゲート絶縁膜を形成し、前記第２のウエル上に前記第１のゲート酸化膜よりも膜厚の薄い第３のゲート酸化膜を形成し、前記第１乃至第３のゲート絶縁膜上の各々にゲート電極を形成するゲート領域形成工程と、
    前記第１のウエルに第２導電型の第１の拡散層を形成し、前記第２のウエルに前記第１の拡散層よりも不純物濃度が高い第２導電型の第２の拡散層を形成する拡散層形成工程と、を有することを特徴とする半導体装置の製造方法。
  9. 前記第２のゲート絶縁膜と前記第３のゲート絶縁膜の膜厚が同一であることを特徴とする請求項８に記載の製造方法。
  10. 前記ゲート領域形成工程は、前記第２のゲート絶縁膜と前記第３のゲート絶縁膜とは、同時に形成されることを特徴とする請求項９に記載の製造方法。
  11. 前記ウエル形成工程は、前記第１のウエルに囲まれた領域中に前記第１のウエルよりも不純物濃度が高い第３のウエルを形成することを特徴とする請求項９又は１０に記載の製造方法。
  12. 前記第３のウエルが、前記第２のウエルの不純物濃度と同一であることを特徴とする請求項１１に記載の製造方法。
  13. 前記ウエル形成工程は、前記第２のウエルと前記第３のウエルを同時に形成することを特徴とする請求項１２に記載の製造方法。
  14. 前記ウエル形成工程は、第１のウエルに前記第１の拡散層よりも不純物濃度が低い第３の拡散層を形成し、且つ、第２のウエルに前記第２の拡散層よりも不純物濃度が低い第４の拡散層を形成する低濃度拡散層形成工程を含むことを特徴とする請求項８乃至１３のいずれか１に記載の製造方法。
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