KR20210022605A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시 예들은 하나의 게이트 절연막에 서로 다른 두께를 갖는 얇은 게이트 절연막과 두꺼운 게이트 절연막, 그리고 그 경계면에 위치하는 트랜지션 게이트 절연막을 구비한 반도체 소자 및 그 제조 방법을 제공하고자 한다. 또한, 본 발명의 실시 예들은 드레인 영역으로부터 얇은 게이트 절연막 영역까지 연장된 도핑 영역을 구비하여, Ioff, Idsat, Vt를 만족할 수 있는 반도체 소자를 제공하고자 한다. 또한, 본 발명의 실시 예들은 저전압 게이트 입력전압에서도 높은 드레인 전류를 갖는 반도체 소자를 제공하고자 한다. 또한, 본 발명의 실시 예들은 스텝 게이트 절연막이 형성되는 채널(channel) 내에 도핑(extended drain junction) 영역의 길이를 조정함에 따라 채널 길이를 소자 특성에 맞게 쉽게 조절 가능한 반도체 소자를 제공하고자 한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Fabricating the Same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 디스플레이 드라이버 IC의 레벨 쉬프터 블록(level shifter block)에 사용되는 스텝 게이트 절연막 또는 트랜지션 게이트 절연막을 포함하는 N형 드레인 확장형 모스(nEDMOS) 반도체 소자 및 그 제조 방법에 관한 것이다.
레벨 쉬프터 블록(Level shifter block)은 스마트 폰에 들어가는 디스플레이 구동 칩에서 저 전압을 고 전압으로 레벨을 올려주는 소자로 사용된다. 레벨 쉬프터 블록은 디스플레이 구동 칩에 큰 면적을 차지하고 있다. 왜냐하면, 모든 채널에 기본적으로 들어가기 때문이다. 그래서 그 면적을 줄이기 위한 노력을 많이 하고 있지만, 원하는 구동 전류를 확보하기 위해서는 면적을 쉽게 줄일 수 없다.
레벨 쉬프터로 N형 드레인 측면 확장형 드레인 모스(nLDMOS) 또는 N형 드레인 확장형 모스(nEDMOS) 등의 DMOS 반도체 소자가 많이 사용되고 있다. DMOS 반도체 소자로 구성된 레벨 쉬프터는 두꺼운 게이트 절연막을 선호한다. 왜냐하면 레벨 쉬프터가 높은 드레인 전압을 견뎌야 하기 때문이다. 그러나 게이트 입력 전압(low voltage gate input)이 낮아, 두꺼운 게이트 절연막으로는, 원하는 드레인 전류(Idsat)를 얻을 수 없는 문제점이 있다. 또한 종전의 DMOS소자에 사용되는 드리프트 영역은 도핑 농도가 낮아 원하는 Idsat 값을 얻을 수 없었다. 그리고 채널 길이를 조정할 수 있는 마진이 부족해서, 누설 전류(Ioff)를 어느 이하로 조정하는데 한계가 있었다.
미국 등록특허공보 제6,639,290호(2003.10.28 등록)
본 발명의 실시 예들은 하나의 게이트 절연막에 서로 다른 두께를 갖는 얇은 게이트 절연막과 두꺼운 게이트 절연막, 그리고 그 경계면에 위치하는 트랜지션 게이트 절연막을 구비한 반도체 소자 및 그 제조 방법을 제공하고자 한다.
또한, 본 발명의 실시 예들은 드레인 영역으로부터 얇은 게이트 절연막 영역까지 연장된 도핑 영역을 구비하여, Ioff, Idsat, Vt를 만족할 수 있는 반도체 소자를 제공하고자 한다.
또한, 본 발명의 실시 예들은 저전압 게이트 입력전압에서도 높은 드레인 전류를 갖는 반도체 소자를 제공하고자 한다.
또한, 본 발명의 실시 예들은 스텝 게이트 절연막이 형성되는 채널(channel) 내에 도핑(extended drain junction) 영역의 길이를 조정함에 따라 채널 길이를 소자 특성에 맞게 쉽게 조절 가능한 반도체 소자를 제공하고자 한다.
본 발명의 일 실시 예에 따르면, 반도체 기판; 상기 기판에 형성된 제1 도전형의 웰 영역; 상기 제1 도전형의 웰 영역에 형성된 제 1 도전형의 제1 도핑 영역; 상기 제1 도전형의 웰 영역에 형성되고, 상기 제 1 도전형의 제1 도핑 영역과 이격되어 형성된 제2 도전형의 제2 도핑 영역; 상기 제1 도전형의 제1 도핑 영역에 형성된 소스 영역; 상기 제2 도전형의 제2 도핑 영역에 형성된 드레인 영역; 상기 소스 및 드레인 영역 사이에 형성된 게이트 절연막; 및 상기 게이트 절연막 위에 형성된 게이트 전극;을 포함하고, 상기 게이트 절연막은, 얇은 게이트 절연막; 두꺼운 게이트 절연막; 및 상기 얇은 게이트 절연막과 상기 두꺼운 게이트 절연막 사이에 위치하는 트랜지션 게이트 절연막;을 포함하고, 상기 얇은 게이트 절연막은 상기 소스 영역 근처에 배치되고, 상기 두꺼운 게이트 절연막은 상기 드레인 영역 근처에 배치되고, 상기 얇은 게이트 절연막의 하면과 상기 두꺼운 게이트 절연막의 하면은 서로 평평하고, 상기 트랜지션 게이트 절연막은 상기 두꺼운 게이트 절연막으로 갈수록 두께가 증가하며, 상기 게이트 전극은 상기 두꺼운 게이트 절연막의 길이의 절반 이상을 덮고 있는 반도체 소자가 제공될 수 있다.
상기 트랜지션 게이트 절연막의 상부면은 기울기를 갖고, 상기 얇은 게이트 절연막 및 상기 두꺼운 게이트 절연막의 상부면은 평평할 수 있다.
상기 제1 도전형의 제1 도핑 영역은 상기 소스 영역으로부터 상기 드레인 영역 방향으로, 상기 얇은 게이트 절연막의 일부 영역까지 확장되어 형성될 수 있다.
상기 제2 도전형의 제2 도핑 영역은 상기 드레인 영역으로부터 상기 소스 영역 방향으로, 상기 얇은 게이트 절연막의 일부 영역까지 확장되어 형성될 수 있다.
상기 제2 도전형의 제2 도핑 영역은 상기 드레인 영역으로부터 상기 소스 영역 방향으로, 상기 두꺼운 게이트 절연막의 일부 영역까지만 확장되어 형성될 수 있다.
상기 제2 도전형의 제2 도핑 영역은 상기 드레인 영역으로부터 상기 소스 영역 방향으로, 상기 두꺼운 게이트 절연막을 지나, 상기 트랜지션 게이트 절연막의 일부 영역까지 확장되어 형성될 수 있다.
상기 트랜지션 게이트 절연막은 상기 얇은 게이트 절연막과 상기 두꺼운 게이트 절연막을 서로 연결해줄 수 있다.
상기 반도체 소자는, 상기 기판에 차례로 형성된 제1, 제2 및 제3 아이솔레이션 영역; 상기 제1 및 제3 아이솔레이션 영역에 걸쳐서 형성된 제2 도전형의 딥웰 영역;을 더 포함하고, 상기 제1 및 제2 아이솔레이션 영역 사이에 형성되고, 상기 제2 도전형의 딥웰 영역과 접하여 형성된 제2 도전형의 고농도 도핑 영역을 더 포함할 수 있다.
상기 드레인 영역은 상기 두꺼운 게이트 절연막과 이격되어 형성될 수 있다.
상기 드레인 영역과 상기 두꺼운 게이트 절연막 사이에 위치하는 실리사이드 블라킹 절연막;을 더 포함하고, 상기 실리사이드 블라킹 절연막은 상기 기판 표면과 직접 접하여 형성될 수 있다.
상기 제2 도전형의 제2 도핑 영역은 상기 실리사이드 블라킹 절연막과 직접 접하여 형성될 수 있다.
상기 반도체 소자는, 상기 게이트 전극, 상기 소스 및 드레인 영역 상에 형성된 실리사이드;를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 서로 떨어져 형성된 제1 영역, 제2 영역, 제3 영역을 포함하는 반도체 기판;을 포함하고, 상기 제1 영역은, 제1 도전형의 웰 영역; 및 상기 제1 도전형의 웰 영역 상에 형성된 게이트 절연막;을 포함하고, 상기 게이트 절연막은 얇은 게이트 절연막, 두꺼운 게이트 절연막, 상기 얇은 게이트 절연막과 상기 두꺼운 게이트 절연막 사이에 위치하는 트랜지션 게이트 절연막;을 포함하고, 상기 얇은 게이트 절연막은 상기 소스 영역 근처에 배치되고, 상기 두꺼운 게이트 절연막은 상기 드레인 영역 근처에 배치되고, 상기 제2 영역은, 상기 제1 도전형의 웰 영역과 같은 깊이를 갖는 제1 도전형의 고전압 웰 영역; 및 상기 두꺼운 게이트 절연막과 같은 두께를 갖는 고전압 게이트 절연막;을 포함하고, 상기 제3 영역은, 제1 도전형의 저전압 웰 영역; 상기 제1 도전형의 저전압 웰 영역에 형성되고, 상기 얇은 게이트 절연막과 같은 두께를 갖는 저전압 게이트 절연막; 상기 제1, 제2, 제3 영역에 각각 형성된 소스 및 드레인 영역; 및 상기 제1, 제2, 제3 영역에 각각 형성된 게이트 전극;을 포함하는 반도체 소자가 제공될 수 있다.
상기 얇은 게이트 절연막의 하면과 상기 두꺼운 게이트 절연막의 하면은 서로 평평하고, 상기 트랜지션 게이트 절연막은 상기 두꺼운 게이트 절연막으로 갈수록 두께가 증가하며, 상기 제1 영역의 게이트 전극은 상기 두꺼운 게이트 절연막의 길이의 절반 이상을 덮을 수 있다.
상기 반도체 소자는, 상기 제1 도전형의 웰 영역에 형성된 제2 도전형의 제2 도핑 영역;을 더 포함하고, 상기 제1 영역의 드레인 영역은 상기 제2 도핑 영역에 형성될 수 있다.
상기 반도체 소자는, 상기 제1 도전형의 고전압 웰 영역에 형성된 제 2 도전형의 고전압 드리프트 영역;을 더 포함하고, 상기 제2 도전형의 제2 도핑 영역은 상기 제 2 도전형의 고전압 드리프트 영역보다 농도가 높을 수 있다.
상기 반도체 소자는, 상기 제1 도전형의 웰 영역에 형성된 제 1 도전형의 제1 도핑 영역;을 더 포함하고, 상기 제1 도전형의 제1 도핑 영역과 상기 제2 도전형의 제2 도핑 영역은 서로 이격되어 형성될 수 있다.
본 발명의 실시 예들은 하나의 게이트 절연막에 서로 다른 두께를 갖는 얇은 게이트 절연막과 두꺼운 게이트 절연막, 그리고 그 경계면에 위치하는 트랜지션 게이트 절연막을 구비한 반도체 소자를 통해서 원하는 높은 드레인 전류를 확보할 수 있다.
또한, 본 발명의 실시 예들은 드레인 영역으로부터 얇은 게이트 절연막 영역까지 연장된 도핑 영역을 구비하여, Ioff, Idsat, Vt를 만족할 수 있다.
또한, 본 발명의 실시 예들은 저전압 게이트 입력전압에서도 높은 드레인 전류를 갖는다.
또한, 본 발명의 실시 예들은 스텝 게이트 절연막이 형성되는 채널(channel) 내에 도핑(extended drain junction) 영역의 길이를 조정함에 따라 채널 길이를 소자 특성에 맞게 쉽게 조절 가능하다.
도 1 및 도 2는 본 발명의 실시예에 따른 스텝 게이트 절연막을 구비한 DMOS 반도체 소자를 나타낸 도면이다.
도 3 내지 도 5는 본 발명의 다른 실시예에 따른 트랜지션 게이트 절연막을 구비한 DMOS 반도체 소자를 나타낸 도면이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 저전압 웰 영역과 트랜지션 게이트 절연막을 구비한 DMOS 반도체 소자를 나타낸 도면이다.
도 8은 본 발명의 실시 예들에 따른 DMOS 반도체 소자의 트랜지션 게이트 절연막 제조 방법을 나타낸 도면이다.
도 9는 본 발명의 실시 예들에 따른 복수의 반도체 소자의 구조 및 제조 방법을 나타낸 도면이다.
도 10은 본 발명의 실시 예들에 따른 DMOS 반도체 소자의 전기적 특성을 나타낸 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1 및 도 2는 본 발명의 실시예에 따른 스텝 게이트 절연막을 구비한 DMOS 반도체 소자(100)를 나타낸 도면이다. 여기서 DMOS(double diffused metal oxide semiconductor)는 nLDMOS(n-channel lateral double-diffused metal oxide semiconductor) 또는 nEDMOS(n-channel extended drain metal oxide semiconductor) 소자를 포함한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자(100)는 반도체 기판(10)에 형성된 제1 도전형(P)의 웰 영역(30)과 웰 영역(30) 위에 두께가 다른 게이트 절연막(310, 320)을 포함한다. 그리고 상기 게이트 절연막(310, 320) 위에 배치된 게이트 전극(350)이 형성되어 있다. 게이트 전극(350) 옆에 제2 도전형(N)의 드레인 영역(90) 및 소스 영역(80)이 배치된다. 즉, 두께가 얇은 게이트 절연막(310)이 소스 영역(80) 근처에 배치되면, 두께가 두꺼운 게이트 절연막(320)이 드레인 영역(90)에 가까이 배치된다. 드레인 전압이 소스 전압보다 높기 때문에 소스 영역(80)에서 드레인 영역(90)으로 갈수록 게이트 절연막(310, 320)의 두께가 두꺼워지는 것이 바람직하다.
종래에는 얇은 게이트 절연막 없이, 두꺼운 게이트 절연막만 사용하였다. 즉, 종래의 소자는 중전압(MV), 고전압(HV) 소자에 맞는 두꺼운 게이트 절연막을 사용하였다. 그런데 게이트 전극(350)에 0.5 - 10V가 인가되면, 두꺼운 게이트 절연막으로 인해 드레인 전류(Idsat)가 너무 낮다. 그에 따라, 드레인 전류를 올리기 위해서 채널 영역의 폭을 넓게 가져갈 수밖에 없었다. 그러한 경우, 소자의 면적이 너무 커지는 문제점이 있었던 것이다.
상대적으로 두께가 낮은 얇은 게이트 절연막(310)만 사용되면 드레인 전류를 증가시킬 수 있다. 하지만, 두꺼운 게이트 절연막(320)을 배치하는 이유는 드레인 영역(90)에 고전압이 걸리기 때문이다. 고전압에 의해 얇은 게이트 절연막(310)이 파괴되는 것을 방지할 수 있다. 얇은 게이트 절연막(310)이 드레인 영역(90) 근처까지 형성될 경우, 절연막이 파괴되어 소자 성능을 잃게 된다.
제1 도전형의 제1 도핑 영역(40) 및 제2 도전형의 제2 도핑 영역(50)은 제1 도전형(P)의 웰 영역(30)에 형성된다. 제1 도전형(P)의 제1 도핑 영역(40)은 소스 영역(80)으로부터 드레인 영역(90) 방향으로, 얇은 게이트 절연막(310)의 일부 영역까지 확장되어 형성된다. 제1 도핑 영역(40)의 오른쪽 외곽 에지(Outer edge, 410)는 게이트 에지(Gate edge)부터 얇은 게이트 절연막(310)의 A2만큼 확장되어 형성될 수 있다.
P형의 제1 도핑 영역(40)은 채널 역할을 한다. 제1 도핑 영역(40)은 제1 도전형의 웰 영역(30)만 있을 때보다, 문턱 전압을 증가시킨다. 왜냐하면 제1 도전형의 웰 영역(30)만 있을 때보다 P형의 불순물 농도가 증가되었기 때문이다. 문턱 전압 증가에 의해 누설 전류(Ioff)가 감소될 수 있다. 또한 소스 영역(80) 경계면은 P형 도펀트 농도를 보강하는 역할을 한다. 그래서 소스 영역(80)에 의한 공핍 영역의 확장을 줄여서, 펀치 쓰루(punch through)를 방지할 수 있다. P형의 웰 영역(30)안에, EDMOS 반도체 소자의 Vt 조절을 위한 Vt 조절 이온 주입 영역이 형성될 수 있다.
그리고 본 발명의 실시예에 따른 반도체 소자(100)는 드레인 영역(90)을 감싸는 제2 도전형(N)의 제2 도핑 영역(50)을 포함한다. 제2 도전형(N)의 제2 도핑 영역(50)은 더 낮은 두께를 갖는 얇은 게이트 절연막(310)까지 연장되어 형성될 수 있다. 제2 도핑 영역(50)은 드레인 영역(90)보다 더 높은 에너지로 이온 주입을 하기 때문에 드레인 영역(90)을 감싸게 된다. 또한 제2 도핑 영역(50)은 기존의 드리프트 영역보다 도핑 농도가 높아, 저항이 낮아져, 높은 드레인 전류를 제공한다.
그래서 N형의 제2 도핑 영역(50)에 도핑된 도즈량이 증가할수록 포화 드레인 전류(Saturation Drain Current, IDsat)가 증가한다. 그러나 도즈량을 올릴수록 항복 전압 등의 소자 신뢰성에 문제가 생긴다. 그래서 포화 드레인 전류(IDsat) 값이 어느 정도 만족되는 범위에서, 제2 도핑 영역(50)의 이온 주입 도즈량을 최적화하는 것이 필요하다.
제2 도핑 영역(50)은 로직 웰 문턱전압 조절용 이온 주입을 이용하여 형성될 수 있다. 로직 웰 문턱전압 조절용 이온 주입은 저전압(Low voltage, LV) 소자를 형성할 때 사용하는 낮은 에너지로 주입된다. 로직 웰 문턱전압 이온 주입의 에너지가 낮기 때문에, 제2 도핑 영역(50)이 기판(10) 표면 근처에 얇게 형성될 수 있다. 제2 도핑 영역(50)은 상기 드레인 영역(90)으로부터 소스 영역(80) 방향으로 상기 두꺼운 게이트 절연막(320)뿐만 아니라, 상기 얇은 게이트 절연막(310)의 일부까지 확장하여, 형성될 수 있다. 두꺼운 게이트 절연막(320)의 길이보다 제2 도전형의 제2 도핑 영역(50)의 길이가 더 크게 된다.
제2 도핑 영역(50)에 의해 채널 길이가 leff 로 줄어든다. 여기서, 도 1에서의 유효 채널 길이(Leff)는 게이트 전극(350)의 왼쪽 측벽으로부터 시작하여, 제2 도핑 영역(50)의 왼쪽 외곽 에지(left outer edge, 510)까지 거리이다. 그리고 제2 도핑 영역(50)은 고전압 반도체 소자(200)의 고전압 드리프트 영역(190) 또는 중전압 반도체 소자(300)의 중전압 드리프트 영역(195)보다 도핑 농도가 높아서 저항이 작다.
이에 따라 채널 길이가 감소하고, 저항이 낮아지고, 얇은 게이트 절연막(310)을 사용함으로 인해, 기존 DMOS 소자 대비 10배 수준의 높은 드레인 전류를 제공할 수 있다. 제2 도핑 영역(50)도 사용하면서, 게이트 절연막(310, 320)을 저전압(LV) 얇은 게이트 절연막(310)과 중전압(MV) 두꺼운 게이트 절연막(320)을 조합한 스텝 게이트 절연막으로 구성하였기 때문에 가능하다. 즉, 얇은 게이트 절연막(310)이 존재하기 때문에 높은 드레인 전류가 가능하다.
소스 영역(80)은 게이트 전극(350) 측면에 형성된 스페이서(180)와 중첩되면서 형성된다. 반면에 드레인 영역(90)은 게이트 전극(350)의 스페이서(180)에서 일정 간격 떨어져 형성된다. 이는 항복 전압을 증가시키기 위해서이다. 게이트 전극(350)과 고 농도 드레인 영역(90) 사이에는 게이트-드레인 항복 전압 증가를 위한 논-실리사이드(non-salicide) 영역이 존재한다. 논-실리사이드 영역을 형성하기 위해, 기판 위에 실리사이드 블라킹 절연막(270)이 드레인 영역(90)과 두꺼운 게이트 절연막(320) 사이에 형성된다. 블라킹 절연막(270)은 SiON, SiO2, SiN 중에서 어느 하나의 물질을 사용하거나 결합해서 사용할 수 있다. 경우에 따라서 논-실리사이드 영역 없이 실리사이드가 적용될 수 있다.
제1 도전형(P)의 웰 영역(30)과 P형 기판(10) 사이에 DNW 영역(20)이 형성될 수도 있다. DNW 영역(20)은 반도체 소자와 다른 소자와 분리해야 할 경우에 필요하다. 반도체 소자 옆에 PW이 형성된 다른 반도체 소자를 배치할 경우에는 따로 분리할 필요가 없기 때문에, 그 경우에는 DNW을 사용하지 않는다.
그리고 드레인 영역(90) 또는 소스 영역(80) 옆에는 인접 소자 분리를 위한 트렌치로 이루어진 제1, 제2, 제3 아이솔레이션 영역(isolation region, 110, 120, 130)이 차례대로 형성되어 있다. 여기서 트렌치는 소자의 요구되는 사양에 따라 STI(shallow trench isolation), MTI(medium trench isolation), DTI(deep trench isolation) 중에 선택적으로 사용될 수 있다. 또는 트렌치 대신 로코스 (LOCOS) 산화막이 사용될 수도 있다.
P형의 웰 영역(30) 또는 제1 도핑 영역(40)에 바이어스 전압을 가하기 위한 제1 도전형(P)의 제1 픽업 영역(70)이 상기 제2 아이솔레이션 영역(120)과 소스 영역(80) 사이에 배치될 수 있다. 그리고 DNW 영역(20)에 바이어스 전압을 가하기 위한 제2 도전형(N)의 제2 픽업 영역(60)이 배치될 수 있다.
그리고 반도체 소자(100)는 제2 픽업 영역(60), 제1 픽업 영역(70), 소스 영역(80) 및 드레인 영역(90) 및 상기 게이트 전극(350) 위에 배치된 실리사이드(210, 220, 230)를 포함한다. 그리고 반도체 소자(100)는 상기 실리사이드(210, 230) 위에 배치된 각각의 소스 컨택 플러그(240) 및 드레인 컨택 플러그(250)를 더 포함한다. 반도체 소자(100)는 상기 실리사이드(220) 위에 배치된 게이트 컨택 플러그(260)를 더 포함한다.
드레인 영역(90)에 걸어주는 전압은 3.3V 이상부터 시작된다. 그리고 게이트 전극(350)에 걸어주는 전압은 디지털 블럭에서 사용하는 가장 낮은 저전압 반도체 소자(400)에 걸어 주는 게이트 전압이다. 본 발명의 실시 예는 0.5 - 10 V를 게이트 전극(350)에 걸어 준다. LV 소자로 이루어진 디지털 블록에서 고전압 반도체 소자(200)의 블럭으로 신호를 넘겨 주기 위해, 본 발명의 실시 예와 같은 소자가 중간 영역에 필요한 것이다.
그래서 본 발명의 실시예에 따른 반도체 소자(100)는 작은 칩 크기를 요하는 모발일 스마트폰, 소형/대형 디스플레이 드라이버를 구동하는 구동 칩에 사용될 수 있다. 또한 LED, LCD, AMOLED, PMOLED 디스플레이 구동(Display driver IC) 칩에도 사용될 수 있다.
또한, 반도체 소자(100)는 채널 길이 모듈레이션(CLM)이 우수하여 안정한 아나로그(Analog) 회로 구성이 가능하다. 게이트 전극(350)과 드레인 영역(90) 사이에 두꺼운 LOCOS 또는 STI 절연층을 사용할 수도 있다. 그러나 그렇게 할 경우, 게이트 절연막(310, 320)과 드레인 영역(90) 사이가 굴곡이 생겨서 드레인 전류 속도가 떨어진다. 그러므로 얇은 게이트 절연막(310)과 드레인 영역(90) 사이는 LOCOS 또는 STI 절연층 없이 기판(10) 표면이 평평한 동일 평면상(coplanar)인 것이 유리하다.
도 2에 도시된 본 발명의 실시예에 따른 스텝 게이트 절연막 DMOS 반도체 소자는, 앞의 실시예에 있는 구조와 유사한 구조이다.
도 2에 도시된 바와 같이, 제2 도전형의 제2 도핑 영역(50)은 드레인 영역(90)으로부터 소스 영역(80) 방향으로, 두꺼운 게이트 절연막(320)의 일부 영역까지 확장되어 형성된다. 도 2에서의 유효 채널 길이(effective channel length, Leff)는 도 1에서의 유효 채널 길이에 비해 ΔA1만큼 증가될 수 있다. 그에 따라 Ioff가 감소할 수 있다.
도 3 내지 도 5는 본 발명의 다른 실시예에 따른 트랜지션 게이트 절연막을 구비한 DMOS 반도체 소자를 나타낸 도면이다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명의 다른 실시예는 도 1 및 도 2에 도시된 본 발명의 실시예에 따른 스텝 게이트 절연막이 트랜지션 게이트 절연막으로 변형된 구조이다.
도 3은 제2 도전형의 제2 도핑 영역(50)은 드레인 영역(90)으로부터 소스 영역(80) 방향으로, 얇은 게이트 절연막(310)의 일부 영역까지 확장되어 형성된다. 제1 도전형의 제1 도핑 영역(40)은 소스 영역(80)으로부터 드레인 영역(90) 방향으로, 얇은 게이트 절연막(310)의 일부 영역까지 확장되어 형성된다.
반도체 기판(10)에 차례로 형성된 제1, 제2 및 제3 아이솔레이션 영역(110, 120, 130)이 있다. 그리고 반도체 소자(100)는 기판(10)에 형성된 제2 도전형의 딥웰 영역(20)과 제2 도전형의 딥웰 영역(20)에 형성된 제1 도전형의 웰 영역(30)을 포함한다. 반도체 소자(100)는 제1 도전형의 웰 영역(30)에 형성된 제 1 도전형의 제1 도핑 영역(40)을 포함하고, 제1 도전형의 웰 영역(30)에 형성되고, 제 1 도전형의 제1 도핑 영역(40)과 이격되어 형성된 제2 도전형의 제2 도핑 영역(50)을 포함한다. 반도체 소자(100)는 제1 도전형의 제1 도핑 영역(40)에 형성된 소스 영역(80)과, 제2 도전형의 제2 도핑 영역(50)에 형성된 드레인 영역(90)을 포함한다.
여기서 제2 도전형의 딥웰 영역(20)은 제1 및 제3 아이솔레이션 영역(110, 130)에 걸쳐서 형성된다. 제1 도전형의 웰 영역(30)은 제2 및 제3 아이솔레이션 영역(120, 130)에 걸쳐서 형성된다.
그리고 반도체 소자(100)는 기판(10)에 형성된 게이트 절연막(310, 320)과, 게이트 절연막(310, 320, 330) 위에 형성된 게이트 전극(350)을 더 포함한다. 여기서, 게이트 전극(350)은 두꺼운 게이트 절연막(320)의 길이의 절반 이상을 덮고 있다. 그리고 게이트 절연막(310, 320, 330)은 소스 영역(80)과 드레인 영역(90) 사이에 형성된다. 게이트 절연막(310, 320, 330)은, 얇은 게이트 절연막(310), 두꺼운 게이트 절연막(320) 및 얇은 게이트 절연막(310)과 두꺼운 게이트 절연막(320) 사이에 위치하는 트랜지션 게이트 절연막(330)을 포함한다.
스텝 게이트 절연막보다 트랜지션 게이트 절연막(330)은 게이트 전극(350)과 접촉에 유리하다. 왜냐하면 스텝 게이트 절연막보다 트랜지션 게이트 절연막(330)의 두께가 부드럽게 두께가 변하기 때문이다. 이는 트랜지션 게이트 절연막(330)의 모양에 기인한다. 트랜지션 게이트 절연막(330)은 일정한 기울기 또는 곡선 모양을 갖고 있다. 그래서 게이트 전극(350)과 트랜지션 게이트 절연막(330) 사이에 빈 공간이 없게 된다. 반면에 스텝 게이트 절연막은 두께가 급격하게 변하기 때문에, 게이트 전극(350)이 증착될 때 경계면에 빈 공간이 형성될 수 있다.
얇은 게이트 절연막(310)은 소스 영역(80) 근처에 배치되고, 두꺼운 게이트 절연막(320)은 드레인 영역(90) 근처에 배치된다.
그리고 얇은 게이트 절연막(310)의 하면과 두꺼운 게이트 절연막(320)의 하면은 서로 평평하고, 트랜지션 게이트 절연막(330)은 두꺼운 게이트 절연막(320)으로 갈수록 두께가 증가한다. 그래서 트랜지션 게이트 절연막(330)은 얇은 게이트 절연막(310)과 두꺼운 게이트 절연막(320)을 서로 연결해준다. 여기서 트랜지션 게이트 절연막(330)은 얇은 게이트 절연막(310)과 두꺼운 게이트 절연막(320)을 서로 연결해주기 때문에 연결 절연막(connected dielectric 또는 connecting insulating film) 이라고 부를 수 있다.
그리고 트랜지션 게이트 절연막(330)의 상부면은 곡선 모양 또는 기울기를 갖고, 얇은 게이트 절연막(310) 및 두꺼운 게이트 절연막(320)의 상부면은 평평한 반도체 소자(100)이다.
반도체 소자(100)는 제1 및 제2 아이솔레이션 영역(110, 120) 사이에 형성되고, 제2 도전형의 딥웰 영역(20)과 접하여 형성된 제2 도전형의 고농도 도핑 영역 즉, 제2 픽업 영역(60)을 더 포함한다.
그리고 드레인 영역(90)은 두꺼운 게이트 절연막(320)과 이격되어 형성된다. 반도체 소자(100)는 드레인 영역(90)과 두꺼운 게이트 절연막(320) 사이에 위치하는 실리사이드 블라킹 절연막(270)을 더 포함한다. 실리사이드 블라킹 절연막(270)은 기판(10) 표면과 직접 접하여 형성된다. 제2 도전형의 제2 도핑 영역(50)은 실리사이드 블라킹 절연막(270)과 직접 접하여 형성된다.
도 4는 제2 도전형의 제2 도핑 영역(50)은 드레인 영역(90)으로부터 소스 영역(80) 방향으로, 트랜지션 게이트 절연막(330)의 일부 영역까지 확장되어 형성된다. 그래서 도 4에서의 유효 채널 길이(Leff)는 도 2에서의 유효 채널 길이에 비해 ΔA4만큼 증가될 수 있다. 나머지 사항은 도 3에서 설명한 부분과 동일하다.
도 5는 제2 도전형의 제2 도핑 영역(50)은 드레인 영역(90)으로부터 소스 영역(80) 방향으로, 두꺼운 게이트 절연막(320)의 일부 영역까지 확장되어 형성된다. 제2 도전형의 제2 도핑 영역(50)은 얇은 게이트 절연막(310)까지 연장되지 않는다. 그래서 도 5에서의 유효 채널 길이(Leff)는 도 2에서의 유효 채널 길이에 비해 ΔA5만큼 증가될 수 있다. 도 4에 비해 도 5의 유효채널 길이가 더 길다. 왜냐하면 제2 도전형의 제2 도핑 영역(50)이 얇은 게이트 절연막(310)까지 연장되지 않고, 두꺼운 게이트 절연막(320)의 일부 영역까지만 연장되어 있기 때문이다. 제2 도전형의 제2 도핑 영역(50)을 이용해서 유효 채널 길이를 조절할 수 있다. 나머지 사항은 도 3에서 설명한 부분과 동일하다.
도 3은 제1 도전형의 웰 영역(30)이 얇은 게이트 절연막(310)과 접하고 있지만, 도 4에서는 제1 도전형의 웰 영역(30)이 얇은 게이트 절연막(310)과 트랜지션 게이트 절연막(330)과 접하고 있다. 도 5에서는 제1 도전형의 웰 영역(30)이 얇은 게이트 절연막(310)과 트랜지션 게이트 절연막(330), 두꺼운 게이트 절연막(320)과 접하고 있다. 도 3, 도 4, 도 5로 갈수록 채널 길이 또는 유효 채널 길이가 길어지고, Idsat 값이 감소할 수 있다. 그러나 Ioff 값은 더 낮아져 기판 방향으로 누설 전류가 감소한다. 따라서 원하는 Idsat, Ioff에 따라 적절한 유효 채널 길이를 결정하면 된다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 저전압 웰 영역과 트랜지션 게이트 절연막을 구비한 DMOS 반도체 소자를 나타낸 도면이다.
앞서 설명한 반도체 소자(100)의 제1 도전형의 웰 영역(30)은 중전압 반도체 소자의 중전압 웰 영역을 사용하거나, 고전압 반도체 소자의 고전압 웰 영역을 사용할 수 있다. 그런데 도 6은 중전압 웰 영역(또는 고전압 웰 영역)(30)이 저전압 웰 영역(35)으로 대치한 구조이다. 중전압/고전압 웰 영역(30)보다 저전압 웰 영역(35)의 도펀트 도핑 농도가 더 높다. 그래서 반도체 소자(100)의 Vt가 더 증가하는 효과가 있다. 소스 영역(80)을 둘러싸는 제1 도전형(P)의 제1 도핑 영역(40)이 배치되지 않는다. 그 이유는 중전압 웰 영역(30)과 제1 도핑 영역(40)이 합친 도핑 농도가 저전압 웰 영역(35)의 도핑 농도와 유사하기 때문이다. 제1 도핑 영역(40)이 없기 때문에 제조 비용을 줄일 수 있는 장점이 있다
게이트 절연막은, 얇은 게이트 절연막(310), 두꺼운 게이트 절연막(320) 및 얇은 게이트 절연막(310)과 두꺼운 게이트 절연막(320) 사이에 위치하는 트랜지션 게이트 절연막(330)을 포함한다. 그리고 제2 도전형의 제2 도핑 영역(50)은 드레인 영역(90)으로부터 소스 영역(80) 방향으로, 얇은 게이트 절연막(310)의 일부 영역까지 확장되어 형성된다. 제1 도전형의 제1 도핑 영역(40)은 소스 영역(80)으로부터 드레인 영역(90) 방향으로, 얇은 게이트 절연막(310)의 일부 영역까지 확장되어 형성된다. 나머지 부분은 도 3과 동일하기 때문에 생략한다.
도 7에 도시된 바와 같이, 제2 도전형의 제2 도핑 영역(50)은 드레인 영역(90)으로부터 소스 영역(80) 방향으로, 트랜지션 게이트 절연막(330)의 일부 영역까지만 확장되어 형성된다. 그래서 도 7에서의 유효 채널 길이(Leff)는 도 2에서의 유효 채널 길이에 비해 ΔA7만큼 증가될 수 있다. 여기서 Leff는 게이트 왼쪽 끝 부분(edge)로부터 시작되어, 제2 도핑 영역(50)의 왼쪽 에지(510)까지이다. 나머지 사항은 도 3에서 설명한 부분과 동일하다.
도 8은 본 발명의 실시 예들에 따른 DMOS 반도체 소자의 트랜지션 게이트 절연막 형성 방법을 나타낸 도면이다.
트랜지션 게이트 절연막(330)은 다음과 같은 제조 공정에 의해 형성된다. 얇은 게이트 절연막(310)을 형성하기 전에, 두꺼운 게이트 절연막(320)이 먼저 형성되고, 포토 마스크 패터닝(43)이 수행된다. 노출된 두꺼운 게이트 절연막(320)을 제거하기 위하여, 습식 식각(wet etch)이 수행된다. 습식 식각은 이방성 식각(isotropic etch) 공정이기 때문에, 수직 및 수평 식각(vertical/horizontal etch)이 동시에 발생된다. 습식 식각에 의해, 두꺼운 게이트 절연막(320)의 한쪽 부분이, 기판 표면을 기준으로 도 8과 같은 기울기 또는 곡면(321, curve surface)을 갖는다. 습식 식각 후, 포토 마스크 패터닝(43)을 제거하고, 얇은 게이트 절연막(310)을 형성한다. 그래서 얇은 게이트 절연막(310)과 두꺼운 게이트 절연막(320) 계면에 기울기(321)를 갖는 트랜지션 게이트 절연막(330)이 형성될 수 있다.
도 9는 본 발명의 실시 예들에 따른 복수의 반도체 소자의 구조 및 제조 방법을 나타낸 도면이다.
하나의 반도체 기판(10)에 복수의 반도체 소자(100, 200, 300, 400)가 형성된다. AMOLED, OLDED, 또는 LCD 등의 디스플레이 판넬을 구동하기 위한 반도체 소자들이 배치된다. 예를 들어, nEDMOS 반도체 소자(100), 고전압 반도체 소자(200), 중전압 반도체 소자(300), 저전압 반도체 소자(400)가 배치된다. 예를 들어, 출력(out) 또는 입력(input) 버퍼에 사용되는 소자들은 모두 고전압 반도체 소자(200)가 사용된다. 중전압 반도체 소자(300)는 디스플레이 드라이버 칩에서 DAC(Digital-to-Analog Converter) 또는 버퍼(buffer) 기능을 하는 반도체 소자에 사용될 수 있다. 저전압 반도체 소자(400)는 디스플레이 드라이버 칩에서 시프트 레지스터, 래치 기능을 하는 반도체 소자에 사용될 수 있다.
본 발명의 실시 예에 따른 고전압 반도체 소자(200)는 예를 들면 10 - 100V 에서 동작한다. 본 발명의 실시 예에 따른 중전압 반도체 소자(300)는 예를 들면 5 - 10V 에서 동작한다. 본 발명의 실시 예에 따른 저전압 반도체 소자(400)는 예를 들면 5V 이하에서 동작한다. 그래서 고전압 반도체 소자(200)에 사용되는 게이트 절연막의 두께가 가장 두껍고, 중전압 반도체 소자(300), 저전압 반도체 소자(400) 순으로 작아진다.
먼저 본 발명의 실시 예에 따른 nEDMOS 반도체 소자(100)는 앞에서 자세히 설명했으므로 생략한다. 본 발명의 실시 예에 따른 고전압 반도체 소자(200)는 반도체 기판(10)에 형성된 P형의 고전압 웰 영역(HPW, 30a), N형의 고전압 드리프트 영역(190), N형의 소스 영역(80a), N형의 드레인 영역(90a), P형의 픽업 영역(70a), 복수의 실리사이드 층(210a, 220a, 230a), 고전압 게이트 절연막(320a), 게이트 전극(350a), 스페이서(180a), 실리사이드 블라킹 절연막(270a) 및 분리막(120a, 130a)를 포함한다.
본 발명의 실시 예에 따른 중전압 반도체 소자(300)는 반도체 기판(10)에 형성된 P형의 중전압 웰 영역(MPW, 30b), N형의 중전압 드리프트 영역(195), N형의 소스 영역(80b), N형의 드레인 영역(90b), P형의 픽업 영역(70b), 복수의 실리사이드 층(210b, 220b, 230b), 중전압 게이트 절연막(320b), 게이트 전극(350b), 스페이서(180b) 및 분리막(120b, 130b)을 포함한다. 여기서 N형의 중전압 드리프트 영역(195)의 깊이는 N형의 고전압 드리프트 영역(190)과 같은 깊이로 형성되거나 더 얕게(shallow) 형성될 수 있다.
본 발명의 실시 예에 따른 저전압 반도체 소자(400)는 반도체 기판(10)에 형성된 P형의 저전압 웰 영역(PW, 35c), N형의 LDD 영역(75), N형의 소스 영역(80c), N형의 드레인 영역(90c), P형의 픽업 영역(70c), 복수의 실리사이드 층(210c, 220c, 230c), 저전압 게이트 절연막(320c), 게이트 전극(350c), 스페이서(180c) 및 분리막(120c, 130c)을 포함한다. 저전압 반도체 소자(400)에서는 고전압 드리프트 영역 또는 저전압 드리프트 영역의 깊이보다 더 얕은(shallow) 깊이를 갖는 LDD 영역이 사용된다.
nEDMOS 소자(100)의 두꺼운 게이트 절연막(320)의 두께는 같은 칩에 형성되는 중전압 반도체 소자(300) 또는 고전압 반도체 소자(200)의 게이트 절연막(320a, 320b)의 두께와 동일한 두께를 가진다. 해당 게이트 절연막의 선택 기준은 어떤 레벨 쉬프트(level shift) 회로를 사용하는지에 따라 결정된다. 또는 그 선택 기준은 어떤 제품인지, 어떤 전기적 특성을 원하는지에 따라 달라진다. 이와 달리, nEDMOS 소자(100)의 특성에 맞게 다른 게이트 절연막의 조합을 할 수 있다.
레벨 쉬프트(level shift) 회로를 사용하는지에 따라 결정하는 경우, 다음과 같이 이해하면 된다. 예를 들어, 제품에 사용되고 있는 레벨 쉬프트(Level shift) 회로가 저전압에서 고전압으로 변경되는 경우, nEDMOS 소자(100)의 게이트 절연막(310, 320)은 저전압 게이트 절연막(310c)과 고전압 게이트 절연막(320a)으로 구성할 수 있다. 고전압 반도체 소자(200)의 게이트 절연막(320a)이 nEDMOS 반도체 소자(100)의 두꺼운 게이트 절연막(320)에도 동시에 사용되는 것이다. 즉, 고전압 반도체 소자(200)의 게이트 절연막(320a)을 형성할 때 nEDMOS 반도체 소자(100)의 두꺼운 게이트 절연막(320)도 동시에 형성되는 것이다.
또는 제품에 사용되고 있는 레벨 쉬프트(Level shift) 회로가 저전압에서 중전압으로 변경되는 경우, nEDMOS 소자(100)의 게이트 절연막(310, 320)은 저전압 게이트 절연막(310c)과 중전압 게이트 절연막(320b)으로 구성하게 된다. 중전압 반도체 소자(300)의 게이트 절연막(320b)이 nEDMOS 반도체 소자(100)의 두꺼운 게이트 절연막(320)에도 동시에 사용되는 것이다. 즉, 중전압 반도체 소자(300)의 게이트 절연막(320b)을 형성할 때 nEDMOS 반도체 소자(100)의 두꺼운 게이트 절연막(320)도 동시에 형성되는 것이다.
그리고 저전압의 로직 소자 또는 저전압 반도체 소자(400)의 게이트 절연막(310c)을 형성할 때, nEDMOS 반도체 소자(100)의 얇은 게이트 절연막(310)이 동시에 형성된다. 그렇게 함으로써 제조 비용을 줄일 수 있다.
본 발명의 실시 예에 따른 고전압/중전압 반도체 소자의 웰 영역과 nEDMOS 소자의 웰 영역도 서로 동시에 형성할 수 있다. 예를 들어, nEDMOS 소자의 웰 영역(30)을 고전압 웰 영역(30a)과 동일한 조건으로 형성하고자 경우, 같은 스텝에서 형성하면 된다. 마찬가지로 nEDMOS 소자의 웰 영역(30)을 중전압 웰 영역(30b)과 동일한 조건으로 형성하고자 할 경우, 같은 스텝에서 형성하면 된다. 도 1, 도 2, 도 3, 도 4 및 도 5의 경우가 이 경우에 해당된다.
마찬가지로 nEDMOS 반도체 소자(100)의 웰 영역(30)을 저전압 웰 영역(35c)과 동일한 조건으로 형성하고자 할 경우, 같은 스텝에서 형성하면 된다. 예를 들어, 도 6의 경우가 그 경우에 해당된다. 앞서 설명한 것처럼, nEDMOS 반도체 소자(100)의 웰 영역(35)은 저전압 반도체 소자(400)의 웰 영역(35c)과 동일한 조건으로 형성된 경우이다. 저전압 반도체 소자(400)의 저전압 웰 영역(35c)과 nEDMOS 소자(100)의 저전압 웰 영역(35)도 동시에 형성될 수 있다. 그래서 저전압 반도체 소자(400)의 저전압 웰 영역(35c)과 nEDMOS 소자(100)의 저전압 웰 영역(35)은 서로 같은 깊이를 가질 수 있다.
도 10은 본 발명의 실시 예들에 따른 DMOS 반도체 소자의 전기적 특성을 나타낸 도면이다.
도 10에 도시된 바와 같이, 본 발명의 실시 예들에 따른 DMOS 반도체 소자에서는 안정적인 포화 드레인 전류(IDsat)가 확보되고, 스냅백(Snapback) 특성이 사라진다. 앞서 설명한 대로 이는 유효 채널 길이(Leff)가 증가 또는, 제2 도핑 영역(50)의 도즈량을 최적화한 결과이다. 그에 반해, 종래 기술로 제조된 반도체 소자는 스냅백(Snapback) 특성이 나타나거나, 불안정적인 포화 드레인 전류(IDsat)를 나타낸다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판
20: DNW 영역
30: 중전압 웰 영역
35: 저전압 웰 영역
40: 제1 도핑 영역
50: 제2 도핑 영역
60: 제2 픽업 영역
70: 제1 픽업 영역
80: 소스 영역
90: 드레인 영역
110, 120, 130: 아이솔레이션 영역
180: 스페이서
210, 220, 230: 실리사이드
240: 소스 컨택 플러그
250: 드레인 컨택 플러그
260: 게이트 컨택 플러그
270: 실리사이드 블라킹 절연막
310: 얇은 게이트 절연막
320: 두꺼운 게이트 절연막
330: 트랜지션 게이트 절연막
350: 게이트 전극

Claims (5)

  1. 서로 떨어져 형성된 제1 영역, 제2 영역, 제3 영역을 포함하는 반도체 기판;을 포함하고,
    상기 제1 영역은,
    제1 도전형의 웰 영역; 및
    상기 제1 도전형의 웰 영역 상에 형성된 게이트 절연막;을 포함하고,
    상기 게이트 절연막은 얇은 게이트 절연막, 두꺼운 게이트 절연막, 상기 얇은 게이트 절연막과 상기 두꺼운 게이트 절연막 사이에 위치하는 트랜지션 게이트 절연막;을 포함하고,
    상기 얇은 게이트 절연막은 소스 영역 근처에 배치되고,
    상기 두꺼운 게이트 절연막은 드레인 영역 근처에 배치되고,
    상기 제2 영역은,
    상기 제1 도전형의 웰 영역과 같은 깊이를 갖는 제1 도전형의 고전압 웰 영역; 및
    상기 두꺼운 게이트 절연막과 같은 두께를 갖는 고전압 게이트 절연막;을 포함하고,
    상기 제3 영역은,
    제1 도전형의 저전압 웰 영역;
    상기 제1 도전형의 저전압 웰 영역에 형성되고, 상기 얇은 게이트 절연막과 같은 두께를 갖는 저전압 게이트 절연막;
    상기 제1, 제2, 제3 영역에 각각 형성된 소스 및 드레인 영역; 및
    상기 제1, 제2, 제3 영역에 각각 형성된 게이트 전극;을
    포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 얇은 게이트 절연막의 하면과 상기 두꺼운 게이트 절연막의 하면은 서로 평평하고,
    상기 트랜지션 게이트 절연막은 상기 두꺼운 게이트 절연막으로 갈수록 두께가 증가하며,
    상기 제1 영역의 게이트 전극은 상기 두꺼운 게이트 절연막의 길이의 절반 이상을 덮고 있는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 도전형의 웰 영역에 형성된 제2 도전형의 제2 도핑 영역;을 더 포함하고,
    상기 제1 영역의 드레인 영역은 상기 제2 도핑 영역에 형성되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 도전형의 고전압 웰 영역에 형성된 제 2 도전형의 고전압 드리프트 영역;을 더 포함하고, 상기 제2 도전형의 제2 도핑 영역은 상기 제 2 도전형의 고전압 드리프트 영역보다 농도가 높은 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 도전형의 웰 영역에 형성된 제 1 도전형의 제1 도핑 영역;을 더 포함하고,
    상기 제1 도전형의 제1 도핑 영역과 상기 제2 도전형의 제2 도핑 영역은 서로 이격되어 형성되는 반도체 소자.
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