JP6869875B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

従来から、特開２０１５−３７０９９号公報（特許文献１）に記載の半導体装置が知られている。特許文献１に記載の半導体装置は、半導体基板と、窒化膜と、第１絶縁膜と、第２絶縁膜と、基板コンタクト導電層と、プラグ導電層とを有している。

半導体基板は、主表面と、主表面の反対面である裏面とを有している。半導体基板の主表面には、ソース／ドレイン領域が形成されている。半導体基板の主表面には、裏面に向かって延在する凹部が形成されている。窒化膜は、半導体基板の主表面の上に形成されている。第１絶縁膜は、窒化膜の上に形成されている。第２絶縁膜は、第１絶縁膜の上及び凹部の側壁の上に形成されている。

第１絶縁膜、第２絶縁膜及び窒化膜には、第１絶縁膜、第２絶縁膜及び窒化膜を貫通しており、かつソース／ドレイン領域に達する第２孔部が形成されている。第２孔部には、プラグ導電層が配置されている。第２絶縁膜には、第１孔部が形成されている。第１孔部の底部からは、半導体基板が露出している。基板コンタクト導電層は、第１孔部内に配置されている。

特開２０１５−３７０９９号公報

特許文献１に記載の半導体装置の製造に際して第１孔部及び第２孔部を形成する方法としては、例えば以下の方法が考えられる。すなわち、第１に、第１絶縁膜及び第２絶縁膜を貫通して窒化膜を露出させるように第２孔部の一部が形成される。第２に、第１絶縁膜及び第２絶縁膜を貫通して凹部の底部に達するように第１孔部が形成される。第３に、窒化膜を貫通してソース／ドレイン領域に達するように第２孔部の残部が形成される。

この場合、第１絶縁膜及び第２絶縁膜中に第１孔部を形成した後であって、窒化膜中に第２孔部の残部を形成する前に、第１孔部を形成するために用いられたフォトレジストの除去（アッシング）及び溝内の洗浄が行われる。この洗浄及びアッシングに伴い、第１孔部の底部に二酸化珪素（ＳｉＯ_２）により形成される変質層が形成される。基板コンタクト導電層は、変質層を介して半導体基板にコンタクトすることになるため、コンタクト抵抗が上昇する。

その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施形態に係る半導体装置の製造方法は、第１面と、第１面の反対面である第２面とを有する半導体基板を準備する工程と、第１面に不純物拡散領域を形成する工程と、第１面の上にライナ膜を形成する工程と、第１面から第２面に向かって延在する第１溝を形成する工程と、第１溝に絶縁膜を充填する工程と、ライナ膜の上に層間絶縁膜を形成する工程と、不純物拡散領域の上に位置する層間絶縁膜を貫通してライナ膜を露出させる第１孔を形成する工程と、層間絶縁膜及び絶縁膜を貫通して半導体基板を露出させる第２溝を形成する工程と、第２溝を洗浄する工程と、第２溝を洗浄する際に第２溝の底部に形成された変質層を第１エッチングにより除去する工程と、変質層が除去された後に、コンタクトホールから露出するライナ膜を第２エッチングで除去することにより、第１孔に接続する第２孔を形成する工程とを備える。第１エッチングにおいて、変質層のエッチングレートは、ライナ膜のエッチングレートよりも大きい。

一実施形態に係る半導体装置及び半導体装置の製造方法によると、第２溝内に配置される導電層のコンタクト抵抗を低減することができる。

実施形態に係る半導体装置の平面模式図である。 実施形態に係る半導体装置の断面図である。 実施形態に係る半導体装置の製造方法を示す工程図である。 基板準備工程Ｓ１１における実施形態に係る半導体装置の断面図である。 第１絶縁膜形成工程Ｓ１２における実施形態に係る半導体装置の断面図である。 第１注入工程Ｓ１３における実施形態に係る半導体装置の断面図である。 ゲート絶縁膜形成工程Ｓ１４における実施形態に係る半導体装置の断面図である。 ゲート電極形成工程Ｓ１５における実施形態に係る半導体装置の断面図である。 第２注入工程Ｓ１６における実施形態に係る半導体装置の断面図である。 サイドウォールスペーサ形成工程Ｓ１７における実施形態に係る半導体装置の断面図である。 第３注入工程Ｓ１８における実施形態に係る半導体装置の断面図である。 シリサイド膜形成工程Ｓ１９における実施形態に係る半導体装置の断面図である。 ライナ膜形成工程Ｓ２０における実施形態に係る半導体装置の断面図である。 第１エッチング工程Ｓ２１における実施形態に係る半導体装置の断面図である。 第１層間絶縁膜形成工程Ｓ２２における実施形態に係る半導体装置の断面図である。 第２エッチング工程Ｓ２３における実施形態に係る半導体装置の断面図である。 第３エッチング工程Ｓ２４における実施形態に係る半導体装置の断面図である。 洗浄工程Ｓ２５における実施形態に係る半導体装置の断面図である。 第４エッチング工程Ｓ２６における実施形態に係る半導体装置の断面図である。 第５エッチング工程Ｓ２７における実施形態に係る半導体装置の断面図である。 第１導電層形成工程Ｓ２８における実施形態に係る半導体装置の断面図である。 第１配線層形成工程Ｓ２９における実施形態に係る半導体装置の断面図である。 第２層間絶縁膜形成工程Ｓ３０における実施形態に係る半導体装置の断面図である。 第２導電層形成工程Ｓ３１実施形態に係る半導体装置の断面図である。

実施形態の詳細を、図面を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の符号を付すものとし、重複する説明は繰り返さない。

（実施形態に係る半導体装置の構成）
以下に、実施形態に係る半導体装置の構成を説明する。

図１に示すように、実施形態に係る半導体装置は、平面視において、第１領域Ｒ１と、第２領域Ｒ２とを有している。第１領域Ｒ１は、第１トランジスタＴｒ１（図２参照）が形成される領域である。第２領域Ｒ２は、第２トランジスタＴｒ２（図２参照）が形成される領域である。第１トランジスタＴｒ１のオフ耐圧は、第２トランジスタのオフ耐圧よりも高い。第１トランジスタＴｒ１は、例えば入出力回路を構成している。第２トランジスタＴｒ２は、例えばロジック回路を構成している。

図２に示すように、実施形態に係る半導体装置は、半導体基板ＳＵＢと、ゲート絶縁膜ＧＯ１〜ＧＯ３と、ゲート電極ＧＥ１〜ＧＥ３と、シリサイド膜ＳＩＬと、サイドウォールスペーサＳＷＳと、ライナ膜ＬＦと、絶縁膜ＩＦ１〜ＩＦ５と、層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２と、導電層ＰＬ１〜ＰＬ３と、配線層ＷＬ１及び配線層ＷＬ２とを有している。

半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第２面ＳＳは、第１面ＦＳの反対面である。半導体基板ＳＵＢは、基板領域ＳＵＢＲと、エピタキシャル領域ＥＰＩとを有している。半導体基板ＳＵＢは、ソース領域ＳＲ１と、ドレイン領域ＤＲＡ１と、ウェル領域ＷＲ１と、ソース領域ＳＲ２と、ドレイン領域ＤＲＡ２と、ウェル領域ＷＲ２と、ソース領域ＳＲ３と、ドレイン領域ＤＲＡ３と、ボディコンタクト領域ＢＣＲと、ボディ領域ＢＲと、ドリフト領域ＤＲＩとを有している。半導体基板ＳＵＢは、埋め込み領域ＢＵＲ１と、埋め込み領域ＢＵＲ２とを有している。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）により形成されている。

基板領域ＳＵＢＲは、半導体基板ＳＵＢの第２面ＳＳに配置されている。基板領域ＳＵＢＲの導電型は、第１導電型である。基板領域ＳＵＢＲの導電型は、例えばｐ型である。エピタキシャル領域ＥＰＩは、基板領域ＳＵＢＲの上に配置されている。すなわち、エピタキシャル領域ＥＰＩは、基板領域ＳＵＢＲよりも第１面ＦＳ側に配置されている。エピタキシャル領域ＥＰＩの導電型は、第１導電型である。エピタキシャル領域ＥＰＩの導電型は、例えばｐ型である。

ソース領域ＳＲ１及びドレイン領域ＤＲＡ１は、第１面ＦＳに配置されている。ソース領域ＳＲ１及びドレイン領域ＤＲＡ１は、互いに離間して配置されている。ソース領域ＳＲ１及びドレイン領域ＤＲＡ１の導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。ソース領域ＳＲ１及びドレイン領域ＤＲＡ１の導電型は、例えばｎ型である。

ソース領域ＳＲ１は、第１部分ＳＲ１ａと、第２部分ＳＲ１ｂとを有している。第１部分ＳＲ１ａは、後述するサイドウォールスペーサＳＷＳの下に配置されている。第２部分ＳＲ１ｂは、第１部分ＳＲ１ａに隣接して配置されている。第１部分ＳＲ１ａ中における不純物濃度は、第２部分ＳＲ１ｂ中における不純物濃度よりも低い。すなわち、第１部分ＳＲ１ａは、ＬＤＤ（Lightly Doped Diffusion）構造を形成している。ドレイン領域ＤＲＡ１は、第１部分ＤＲＡ１ａと、第２部分ＤＲＡ１ｂとを有している。第１部分ＤＲＡ１ａは、後述するサイドウォールスペーサＳＷＳの下に配置されている。第２部分ＤＲＡ１ｂは、第１部分ＤＲＡ１ａに隣接して配置されている。第１部分ＤＲＡ１ａ中における不純物濃度は、第２部分ＤＲＡ１ｂ中における不純物濃度よりも低い。すなわち、第１部分ＤＲＡ１ａは、ＬＤＤ構造を形成している。

ウェル領域ＷＲ１は、ソース領域ＳＲ１及びドレイン領域ＤＲＡ１を取り囲むように、第１面ＦＳに配置されている。ウェル領域ＷＲ１は、第１面ＦＳにおいて、ソース領域ＳＲ１とドレイン領域ＤＲＡ１に挟み込まれている部分を有している。第１面ＦＳにおいてソース領域ＳＲ１とドレイン領域ＤＲＡ１とにより挟み込まれるウェル領域ＷＲ１の部分は、チャネル領域を構成している。ウェル領域ＷＲ１の導電型は、第１導電型である。ウェル領域ＷＲ１の導電型は、例えばｐ型である。

ソース領域ＳＲ２及びドレイン領域ＤＲＡ２は、第１面ＦＳに配置されている。ソース領域ＳＲ２及びドレイン領域ＤＲＡ２は、互いに離間して配置されている。ソース領域ＳＲ２及びドレイン領域ＤＲＡ２の導電型は、第１導電型である。ソース領域ＳＲ２及びドレイン領域ＤＲＡ２の導電型は、例えばｐ型である。

ソース領域ＳＲ２は、第１部分ＳＲ２ａと、第２部分ＳＲ２ｂとを有している。第１部分ＳＲ２ａは、後述するサイドウォールスペーサＳＷＳの下に配置されている。第２部分ＳＲ２ｂは、第１部分ＳＲ２ａに隣接して配置されている。第１部分ＳＲ２ａ中における不純物濃度は、第２部分ＳＲ２ｂ中における不純物濃度よりも低い。すなわち、第１部分ＳＲ２ａは、ＬＤＤ構造を形成している。ドレイン領域ＤＲＡ２は、第１部分ＤＲＡ２ａと、第２部分ＤＲＡ２ｂとを有している。第１部分ＤＲＡ２ａは、後述するサイドウォールスペーサＳＷＳの下に配置されている。第２部分ＤＲＡ２ｂは、第１部分ＤＲＡ２ａに隣接して配置されている。第１部分ＤＲＡ２ａ中における不純物濃度は、第２部分ＤＲＡ２ｂ中における不純物濃度よりも低い。すなわち、第１部分ＤＲＡ２ａは、ＬＤＤ構造を形成している。

ウェル領域ＷＲ２は、ソース領域ＳＲ２及びドレイン領域ＤＲＡ２を取り囲むように、第１面ＦＳに配置されている。ウェル領域ＷＲ２は、第１面ＦＳにおいて、ソース領域ＳＲ２とドレイン領域ＤＲＡ２に挟み込まれている部分を有している。第１面ＦＳにおいてソース領域ＳＲ２とドレイン領域ＤＲＡ２とにより挟み込まれるウェル領域ＷＲ２の部分は、チャネル領域を構成している。ウェル領域ＷＲ２の導電型は、第２導電型である。ウェル領域ＷＲ２の導電型は、例えばｎ型である。

ソース領域ＳＲ３及びドレイン領域ＤＲＡ３は、第１面ＦＳに配置されている。ソース領域ＳＲ３及びドレイン領域ＤＲＡ３は、互いに離間して配置されている。ソース領域ＳＲ３及びドレイン領域ＤＲＡ３の導電型は、第２導電型である。ソース領域ＳＲ３及びドレイン領域ＤＲＡ３の導電型は、例えばｎ型である。

ボディコンタクト領域ＢＣＲは、第１面ＦＳに配置されている。ボディコンタクト領域ＢＣＲの導電型は、第１導電型である。ボディコンタクト領域ＢＣＲの導電型は、例えばｐ型である。

ソース領域ＳＲ３は、第１部分ＳＲ３ａと、第２部分ＳＲ３ｂとを有している。第１部分ＳＲ３ａは、後述するサイドウォールスペーサＳＷＳの下に配置されている。第２部分ＳＲ３ｂは、第１部分ＳＲ３ａに隣接して配置されている。第１部分ＳＲ３ａ中における不純物濃度は、第２部分ＳＲ３ｂ中における不純物濃度よりも低い。すなわち、第１部分ＳＲ３ａは、ＬＤＤ構造を形成している。

ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡ３を取り囲むように、第１面ＦＳに配置されている。ドリフト領域ＤＲＩの導電型は、第２導電型である。ドリフト領域ＤＲＩの導電型は、例えばｎ型である。ドリフト領域ＤＲＩ中における不純物濃度は、ドレイン領域ＤＲＡ３の不純物濃度よりも低い。

ボディ領域ＢＲは、ソース領域ＳＲ３、ボディコンタクト領域ＢＣＲ及びドリフト領域ＤＲＩを取り囲むように、第１面ＦＳに配置されている。ボディ領域ＢＲの導電型は、第１導電型である。ボディ領域ＢＲの導電型は、例えばｐ型である。ボディ領域ＢＲは、第１部分ＢＲａと、第２部分ＢＲｂとを有している。

第１部分ＢＲａは、ソース領域ＳＲ３及びボディコンタクト領域ＢＣＲを取り囲んでいる。第２部分ＢＲｂは、第１部分ＢＲａ及びドリフト領域ＤＲＩを取り囲んでいる。第２部分ＢＲｂは、エピタキシャル領域ＥＰＩにより構成されている。ボディ領域ＢＲは、第１面ＦＳにおいて、ソース領域ＳＲ３とドリフト領域ＤＲＩとにより挟み込まれている部分を有している。第１面ＦＳにおいてソース領域ＳＲ３とドリフト領域ＤＲＩとに挟み込まれているボディ領域ＢＲの部分は、チャネル領域を構成している。

埋め込み領域ＢＵＲ１は、エピタキシャル領域ＥＰＩ中に配置されている。埋め込み領域ＢＵＲ１の導電型は、第２導電型である。埋め込み領域ＢＵＲ１の導電型は、例えばｎ型である。埋め込み領域ＢＵＲ２は、第２部分ＢＲｂ中に配置されている。埋め込み領域ＢＵＲ２は、埋め込み領域ＢＵＲ１よりも第１面ＦＳ側に配置されている。埋め込み領域ＢＵＲ２の導電型は、第１導電型である。埋め込み領域ＢＵＲ２の導電型は、例えばｐ型である。

ゲート絶縁膜ＧＯ１、ゲート絶縁膜ＧＯ２及びゲート絶縁膜ＧＯ３は、例えば二酸化珪素（ＳｉＯ_２）により形成されている。ゲート絶縁膜ＧＯ１、ゲート絶縁膜ＧＯ２及びゲート絶縁膜ＧＯ３は、第１面ＦＳの上に配置されている。より具体的には、ゲート絶縁膜ＧＯ１は、ソース領域ＳＲ１とドレイン領域ＤＲＡ１とにより挟み込まれているウェル領域ＷＲ１の部分の上に配置されている。ゲート絶縁膜ＧＯ２は、ソース領域ＳＲ２とドレイン領域ＤＲＡ２とにより挟み込まれているウェル領域ＷＲ２の部分の上に配置されている。ゲート絶縁膜ＧＯ３は、ソース領域ＳＲ３とドリフト領域ＤＲＩとにより挟み込まれているボディ領域ＢＲの部分の上に配置されている。

ゲート電極ＧＥ１は、ゲート絶縁膜ＧＯ１の上に配置されている。すなわち、ゲート電極ＧＥ１は、ソース領域ＳＲ１とドレイン領域ＤＲＡ１とにより挟み込まれているウェル領域ＷＲ１の部分と絶縁されながら対向している。ゲート電極ＧＥ２は、ゲート絶縁膜ＧＯ２の上に配置されている。すなわち、ゲート電極ＧＥ２は、ソース領域ＳＲ２とドレイン領域ＤＲＡ２とにより挟み込まれているウェル領域ＷＲ２の部分と絶縁されながら対向している。

ゲート電極ＧＥ３は、ゲート絶縁膜ＧＯ３の上に配置されている。すなわち、ゲート電極ＧＥ３は、ソース領域ＳＲ３とドリフト領域ＤＲＩとにより挟み込まれているボディ領域ＢＲの部分と絶縁されながら対向している。ゲート電極ＧＥ１、ゲート電極ＧＥ２及びゲート電極ＧＥ３は、例えば不純物がドープされた多結晶のＳｉにより形成されている。

ソース領域ＳＲ１、ドレイン領域ＤＲＡ１、ウェル領域ＷＲ１、ゲート絶縁膜ＧＯ１及びゲート電極ＧＥ１は、第１トランジスタＴｒ１（ｎチャネル）を構成している。ソース領域ＳＲ２、ドレイン領域ＤＲＡ２、ウェル領域ＷＲ２、ゲート絶縁膜ＧＯ２及びゲート電極ＧＥ２は、第１トランジスタＴｒ１（ｐチャネル）を構成している。

ソース領域ＳＲ３、ドレイン領域ＤＲＡ３、ボディ領域ＢＲ、ドリフト領域ＤＲＩ、ゲート絶縁膜ＧＯ３及びゲート電極ＧＥ３は、第２トランジスタＴｒ２を構成している。第２トランジスタＴｒ２は、ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor）である。

シリサイド膜ＳＩＬは、第１面ＦＳに配置されている。より具体的には、シリサイド膜ＳＩＬは、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びボディコンタクト領域ＢＣＲの上に配置されている。シリサイド膜ＳＩＬは、ゲート電極ＧＥ１〜ＧＥ３の上面にも配置されている。シリサイド膜ＳＩＬは、チタン（Ｔｉ）、コバルト（Ｃｏ）等とＳｉとの化合物により形成されている。

サイドウォールスペーサＳＷＳは、例えばＳｉＯ_２により形成されている。ゲート絶縁膜ＧＯ１（ゲート絶縁膜ＧＯ２、ゲート絶縁膜ＧＯ３）の上であって、ゲート電極ＧＥ１（ゲート電極ＧＥ２、ゲート電極ＧＥ３）の側壁に接して配置されている。

ライナ膜ＬＦは、例えば窒化シリコン（ＳｉＮ）により形成されている。ライナ膜ＬＦは、第１面ＦＳの上に配置されている。より具体的には、ライナ膜ＬＦは、第１面ＦＳ、ゲート電極ＧＥ１〜ＧＥ３及びサイドウォールスペーサＳＷＳを覆うように配置されている。ライナ膜ＬＦには、第２孔ＣＨ１ｂが形成されている。第２孔ＣＨ１ｂは、ライナ膜ＬＦを貫通している。第２孔ＣＨ１ｂは、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びボディコンタクト領域ＢＣＲの上に配置されている。

第１面ＦＳには、溝ＴＲ１〜ＴＲ５が形成されている。溝ＴＲ１〜溝ＴＲ３は、第２面ＳＳに向かって延在している。溝ＴＲ１は、ｎチャネルの第１トランジスタＴｒ１とｐチャネルの第１トランジスタＴｒ１との間に配置されている。

溝ＴＲ２は、ドリフト領域ＤＲＩ中に配置されている。より具体的には、溝ＴＲ２は、ドリフト領域ＤＲＩのソース領域ＳＲ３側の端とドレイン領域ＤＲＡ３との間に配置されている。

溝ＴＲ３は、平面視において第１領域Ｒ１を取り囲むように形成されている。溝ＴＲ４は、平面視において第２領域Ｒ２を取り囲むように形成されている。溝ＴＲ５は、第１領域Ｒ１と第２領域Ｒ２との間に配置されている。溝ＴＲ３〜ＴＲ５の底部は、溝ＴＲ１及び溝ＴＲ２の底部よりも、第２面ＳＳ側に位置している。溝ＴＲ３〜ＴＲ５は、基板領域ＳＵＢＲに達するように延在している。

絶縁膜ＩＦ１は、溝ＴＲ１に埋め込まれている。絶縁膜ＩＦ１は、溝ＴＲ２に埋め込まれている。絶縁膜ＩＦ１及び絶縁膜ＩＦ２は、例えば、ＳｉＯ_２により形成されている。絶縁膜ＩＦ１は、ｎチャネルの第１トランジスタＴｒ１とｐチャネルの第１トランジスタＴｒ１とを絶縁分離している。絶縁膜ＩＦ２は、ＬＤＭＯＳＦＥＴのドレイン絶縁膜を構成している。絶縁膜ＩＦ１及び絶縁膜ＩＦ２は、ＳＴＩ（Shallow Trench Isolation）構造となっている。

絶縁膜ＩＦ３は、溝ＴＲ３に埋め込まれている。絶縁膜ＩＦ４は、溝ＴＲ４に埋め込まれている。絶縁膜ＩＦ３及び絶縁膜ＩＦ４は、例えばＳｉＯ_２により形成されている。絶縁膜ＩＦ３の内部には、エアギャップＡＧが形成されている。絶縁膜ＩＦ３は、第１領域Ｒ１を周囲から絶縁分離している。絶縁膜ＩＦ４は、第２領域Ｒ２を周囲から絶縁分離している。絶縁膜ＩＦ３及び絶縁膜ＩＦ４は、ＤＴＩ（Deep Trench Isolation）構造となっている。

絶縁膜ＩＦ５は、溝ＴＲ５に埋め込まれている。絶縁膜ＩＦ５は、例えば、ＳｉＯ_２により形成されている。絶縁膜ＩＦ５中には、溝ＴＲ６の一部が形成されている。溝ＴＲ６は、第１面ＦＳから第２面ＳＳに向かう方向に沿って延在している。溝ＴＲ６の底部からは、半導体基板ＳＵＢが露出している。すなわち、溝ＴＲ６の底部からは、基板領域ＳＵＢＲが露出している。

層間絶縁膜ＩＬＤ１は、第１面ＦＳの上に配置されている。より具体的には、層間絶縁膜ＩＬＤ１は、ライナ膜ＬＦの上に配置されている。層間絶縁膜ＩＬＤ１は、例えばＳｉＯ_２により形成されている。層間絶縁膜ＩＬＤ１は、好ましくは絶縁膜ＩＦ３〜ＩＦ５と同一材料で一体に形成されている。

層間絶縁膜ＩＬＤ１中には、第１孔ＣＨ１ａが形成されている。第１孔ＣＨ１ａは、層間絶縁膜ＩＬＤ１を貫通している。第１孔ＣＨ１ａ及び第２孔ＣＨ１ｂは、互いに接続されている。第１孔ＣＨ１ａは、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びボディコンタクト領域ＢＣＲの上に配置されている。第１孔ＣＨ１ａ及び第２孔ＣＨ１ｂは、コンタクトホールＣＨ１を構成している。コンタクトホールＣＨ１の底部からは、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びボディコンタクト領域ＢＣＲの上に配置されているシリサイド膜ＳＩＬ並びにゲート電極ＧＥ１〜ＧＥ３の上面に配置されているシリサイド膜ＳＩＬが露出している。

層間絶縁膜ＩＬＤ１中には、溝ＴＲ６の残部が形成されている。溝ＴＲ６は、層間絶縁膜ＩＬＤ１を貫通している。溝ＴＲ６のアスペクト比（溝ＴＲ６の幅に対する溝ＴＲ６の深さの比）は、コンタクトホールＣＨ１のアスペクト比（コンタクトホールＣＨ１の幅に対するコンタクトホールＣＨ１の深さの比）よりも大きい。

導電層ＰＬ１は、コンタクトホールＣＨ１に埋め込まれている。導電層ＰＬ１は、例えばタングステン（Ｗ）により形成されている。導電層ＰＬ１の一方端は、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びボディコンタクト領域ＢＣＲの上に配置されているシリサイド膜ＳＩＬ並びにゲート電極ＧＥ１〜ＧＥ３の上面に配置されているシリサイド膜ＳＩＬに接している。すなわち、導電層ＰＬ１は、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥ１〜ＧＥ３に電気的に接続されている。

導電層ＰＬ２は、溝ＴＲ６に埋め込まれている。導電層ＰＬ２は、例えばＷにより形成されている。すなわち、導電層ＰＬ２は、導電層ＰＬ１と同一の材料により形成されている。導電層ＰＬ２の一方端は、基板領域ＳＵＢＲと接している。

配線層ＷＬ１は、層間絶縁膜ＩＬＤ１の上に配置されている。配線層ＷＬ１は、例えばアルミニウム（Ａｌ）、Ａｌを含有する合金等により形成されている。配線層ＷＬ１は、導電層ＰＬ１の他方端及び導電層ＰＬ２の他方端と電気的に接続されている。そのため、配線層ＷＬ１は、導電層ＰＬ１を介して、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥ１〜ＧＥ３と電気的に接続されている。基板領域ＳＵＢＲは、導電層ＰＬ２を介して配線層ＷＬ１と電気的に接続されることにより、接地電位とされている。

層間絶縁膜ＩＬＤ２は、層間絶縁膜ＩＬＤ１の上に配置されている。より具体的には、配線層ＷＬ１を覆うように、層間絶縁膜ＩＬＤ１の上に配置されている。層間絶縁膜ＩＬＤ２には、コンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ２は、層間絶縁膜ＩＬＤ２を貫通している。コンタクトホールＣＨ２からは、配線層ＷＬ１が露出している。

導電層ＰＬ３は、コンタクトホールＣＨ２に埋め込まれている。導電層ＰＬ３の一方端は、配線層ＷＬ１に電気的に接続されている。導電層ＰＬ３は、例えばＷにより形成されている。配線層ＷＬ２は、層間絶縁膜ＩＬＤ２の上に配置されている。配線層ＷＬ２は、導電層ＰＬ３の他方端に電気的に接続されている。

上記の例においては、配線層の層数は２であるが、実施形態に係る半導体装置は、より多層の配線層を有していてもよい。すなわち、層間絶縁膜ＩＬＤ２の上には、層間絶縁膜ＩＬＤ２、導電層ＰＬ２及び配線層ＷＬ２により構成される構造と同様の構造が、さらに配置されていてもよい。

（実施形態に係る半導体装置の製造方法）
以下に、実施形態に係る半導体装置の製造方法を説明する。

図３に示すように、実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。フロントエンド工程Ｓ１は、基板準備工程Ｓ１１と、第１絶縁膜形成工程Ｓ１２と、第１注入工程Ｓ１３と、ゲート絶縁膜形成工程Ｓ１４と、ゲート電極形成工程Ｓ１５と、第２注入工程Ｓ１６と、サイドウォールスペーサ形成工程Ｓ１７と、第３注入工程Ｓ１８と、シリサイド膜形成工程Ｓ１９と、ライナ膜形成工程Ｓ２０とを有している。

バックエンド工程Ｓ２は、第１エッチング工程Ｓ２１と、第１層間絶縁膜形成工程Ｓ２２と、第２エッチング工程Ｓ２３と、第３エッチング工程Ｓ２４と、洗浄工程Ｓ２５と、第４エッチング工程Ｓ２６と、第５エッチング工程Ｓ２７と、第１導電層形成工程Ｓ２８と、第１配線層形成工程Ｓ２９と、第２層間絶縁膜形成工程Ｓ３０とを有している。バックエンド工程Ｓ２は、第２導電層形成工程Ｓ３１と、第２配線層形成工程Ｓ３２とをさらに有していてもよい。

図４に示すように、基板準備工程Ｓ１１においては、第１面ＦＳと、第２面ＳＳとを有する半導体基板が準備される。より具体的には、第１に、基板領域ＳＵＢＲを有する半導体基板ＳＵＢが準備される。第２に、基板領域ＳＵＢＲの上に、エピタキシャル領域ＥＰＩがエピタキシャル成長される。

図５に示すように、第１絶縁膜形成工程Ｓ１２においては、絶縁膜ＩＦ１及び絶縁膜ＩＦ２が形成される。第１絶縁膜形成工程Ｓ１２においては、第１に、溝ＴＲ１及び溝ＴＲ２の形成が行われる。溝ＴＲ１及び溝ＴＲ２の形成は、半導体基板ＳＵＢの第１面に対するＲＩＥ（Reactive Ion Etching）等の異方性のドライエッチングにより行われる。

第２に、溝ＴＲ１及び溝ＴＲ２に、絶縁膜ＩＦ１及び絶縁膜ＩＦ２を構成する材料が埋め込まれる。絶縁膜ＩＦ１及び絶縁膜ＩＦ２を構成する材料の埋め込みは、例えばＣＶＤ（Chemical Vapor Deposition）等により行われる。

第３に、溝ＴＲ１及び溝ＴＲ２からはみ出した絶縁膜ＩＦ１及び絶縁膜ＩＦ２を構成する材料の除去が行われる。溝ＴＲ１及び溝ＴＲ２からはみ出した絶縁膜ＩＦ１及び絶縁膜ＩＦ２を構成する材料の除去は、例えばＣＭＰ（Chemical Mechanical Polishing）等により行われる。

図６に示すように、第１注入工程Ｓ１３においては、ウェル領域ＷＲ１、ウェル領域ＷＲ２、ドリフト領域ＤＲＩ、第１部分ＢＲａ、埋め込み領域ＢＵＲ１及び埋め込み領域ＢＵＲ２の形成が行われる。ウェル領域ＷＲ１、ウェル領域ＷＲ２、ドリフト領域ＤＲＩ、第１部分ＢＲａ、埋め込み領域ＢＵＲ１及び埋め込み領域ＢＵＲ２の形成は、例えばイオン注入により行われる。

図７に示すように、ゲート絶縁膜形成工程Ｓ１４においては、ゲート絶縁膜ＧＯ１〜ＧＯ３の形成が行われる。ゲート絶縁膜ＧＯ１〜ＧＯ３の形成は、例えば、半導体基板ＳＵＢの第１面ＦＳを熱酸化することにより行われる。

図８に示すように、ゲート電極形成工程Ｓ１５においては、ゲート電極ＧＥ１〜ＧＥ３の形成が行われる。ゲート電極ＧＥ１〜ＧＥ３の形成においては、第１に、ゲート絶縁膜ＧＯ１〜ＧＯ３の上に、ゲート電極ＧＥ１〜ＧＥ３を構成する材料の成膜が行われる。ゲート電極ＧＥ１〜ＧＥ３を構成する材料の成膜は、例えば、ＣＶＤにより行われる。第２に、成膜されたゲート電極ＧＥ１〜ＧＥ３を構成する材料のパターンニングが行われる。このパターンニングは、例えば、フォトリソグラフィ及びエッチングにより行われる。

図９に示すように、第２注入工程Ｓ１６においては、第１部分ＳＲ１ａ〜ＳＲ３ａ、第１部分ＤＲＡ１ａ及び第１部分ＤＲＡ２ａの形成が行われる。第１部分ＳＲ１ａ〜ＳＲ３ａ、第１部分ＤＲＡ１ａ及び第１部分ＤＲＡ２ａの形成は、例えばゲート電極ＧＥ１〜ＧＥ３、絶縁膜ＩＦ１及び絶縁膜ＩＦ２をマスクとするイオン注入により行われる。

図１０に示すように、サイドウォールスペーサ形成工程Ｓ１７においては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサ形成工程Ｓ１７においては、第１に、サイドウォールスペーサＳＷＳを構成する材料の成膜が行われる。サイドウォールスペーサＳＷＳを構成する材料の成膜は、例えばＣＶＤにより行われる。第２に、成膜されたサイドウォールスペーサＳＷＳを構成する材料のエッチングが行われる。

図１１に示すように、第３注入工程Ｓ１８においては、第２部分ＳＲ１ｂ〜ＳＲ３ｂ、第２部分ＤＲＡ１ｂ、第２部分ＤＲＡ２ｂ、ドレイン領域ＤＲＡ３及びボディコンタクト領域ＢＣＲの形成が行われる。第２部分ＳＲ１ｂ〜ＳＲ３ｂ、第２部分ＤＲＡ１ｂ、第２部分ＤＲＡ２ｂ、ドレイン領域ＤＲＡ３及びボディコンタクト領域ＢＣＲの形成は、例えば、ゲート電極ＧＥ１〜ＧＥ３、絶縁膜ＩＦ１、絶縁膜ＩＦ２及びサイドウォールスペーサＳＷＳをマスクとするイオン注入により行われる。以上により、半導体基板ＳＵＢの第１面ＦＳに、不純物拡散領域（つまり、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びボディコンタクト領域ＢＣＲ）が形成される。

図１２に示すように、シリサイド膜形成工程Ｓ１９においては、シリサイド膜ＳＩＬの形成が行われる。シリサイド膜ＳＩＬの形成においては、第１に、Ｔｉ、Ｃｏ等が、第１面ＦＳ、サイドウォールスペーサＳＷＳ及びゲート電極ＧＥ１〜ＧＥ３を覆うように成膜される。この成膜は、例えばスパッタリングにより行われる。

第２に、熱処理が行われる。この熱処理により、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びゲート電極ＧＥ１〜ＧＥ３の上にあるＴｉ、Ｃｏ等の膜とソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びゲート電極ＧＥ１〜ＧＥ３に存在するＳｉとが反応し、シリサイド膜ＳＩＬが形成される。第３に、ソース領域ＳＲ１〜ＳＲ３、ドレイン領域ＤＲＡ１〜ＤＲＡ３及びゲート電極ＧＥ１〜ＧＥ３と反応することなく残存したＴｉ、Ｃｏ等の膜が、エッチングにより除去される。

図１３に示すように、ライナ膜形成工程Ｓ２０においては、ライナ膜ＬＦの形成が行われる。ライナ膜ＬＦの形成は、第１面ＦＳの上に、ライナ膜ＬＦを構成する材料をＣＶＤ等で成膜することにより行われる。

図１４に示すように、第１エッチング工程Ｓ２１においては、溝ＴＲ３〜ＴＲ５の形成が行われる。溝ＴＲ３〜溝ＴＲ５の形成は、ライナ膜ＬＦ及び半導体基板ＳＵＢの第１面ＦＳに対するＲＩＥ等のドライエッチングにより行われる。

図１５に示すように、第１層間絶縁膜形成工程Ｓ２２においては、層間絶縁膜ＩＬＤ１の形成が行われる。また、第１層間絶縁膜形成工程Ｓ２２においては、絶縁膜ＩＦ３〜ＩＦ５の形成が行われる。

層間絶縁膜ＩＬＤ１の形成においては、第１に、層間絶縁膜ＩＬＤ１を構成する材料の成膜が行われる。層間絶縁膜ＩＬＤ１を構成する材料の成膜は、例えばＣＶＤにより行われる。この際に、層間絶縁膜ＩＬＤ１を構成する材料は、溝ＴＲ３〜ＴＲ５に埋め込まれる。これにより、絶縁膜ＩＦ３〜ＩＦ５が形成される。なお、層間絶縁膜ＩＬＤ１を構成する材料（絶縁膜ＩＦ３〜ＩＦ５を構成する材料）は、溝ＴＲ３〜ＴＲ５の大きいアスペクト比に起因して溝ＴＲ３〜ＴＲ５を完全に埋め込むことができず、絶縁膜ＩＦ３〜ＩＦ５中にエアギャップＡＧが形成される。

層間絶縁膜ＩＬＤ１の形成においては、第２に、成膜された層間絶縁膜ＩＬＤ１を構成する材料の平坦化が行われる。この平坦化は、例えばＣＭＰにより行われる。

図１６に示すように、第２エッチング工程Ｓ２３においては、第１孔ＣＨ１ａの形成が行われる。第１孔ＣＨ１ａの形成は、層間絶縁膜ＩＬＤ１に対するＲＩＥ等の異方性のドライエッチングにより行われる。なお、このドライエッチングは、ライナ膜ＬＦがエッチストッパとなることにより、ライナ膜ＬＦが露出した段階で停止する。

図１７に示すように、第３エッチング工程Ｓ２４においては、溝ＴＲ６の形成が行われる。溝ＴＲ６の形成においては、第１に、フォトレジストＰＲの形成が行われる。フォトレジストＰＲは、溝ＴＲ６が形成される部分に開口が設けられている。第２に、フォトレジストＰＲをマスクとして、ＲＩＥ等の異方性のドライエッチングが行われる。第３に、フォトレジストＰＲの除去が行われる。フォトレジストＰＲの除去は、酸素（Ｏ_２）プラズマによるアッシング（灰化処理）等により行われる。フォトレジストＰＲを除去する前に、溝ＴＲ６の底部から露出する半導体基板ＳＵＢ（基板領域ＳＵＢＲ）に対するイオン注入が行われてもよい。

なお、第３エッチング工程Ｓ２４で行われるドライエッチングにおいて印加される電力は、アスペクト比の大きい溝を形成するため、第２エッチング工程Ｓ２３で行われるドライエッチングにおいて印加される電力よりも大きい。

図１８に示すように、洗浄工程Ｓ２５においては、溝ＴＲ６の表面の洗浄が行われる。これにより、第３エッチング工程Ｓ２４において生じた残留物が、溝ＴＲ６の表面から除去される。この洗浄は、例えばアンモニア過酸化水素水混合液（Ammonium Hydrogen Peroxide Mixture：ＡＰＭ）が用いられる。

洗浄工程Ｓ２５において行われる洗浄（及び第３エッチング工程Ｓ２４において行われえるアッシング）により、溝ＴＲ６の底部に変質層ＡＬが形成される。変質層ＡＬは、例えばＳｉＯ_２により形成されている。

図１９に示すように、第４エッチング工程Ｓ２６においては、変質層ＡＬの除去が行われる。変質層ＡＬの除去は、ＲＩＥ等の異方性のドライエッチングにより行われる。このドライエッチングは、第１エッチングガスを用いて行われる。第１エッチングガスは、第１反応性ガスと、アルゴン（Ａｒ）ガスと、酸素（Ｏ_２）ガスとを含んでいる。このドライエッチングは、ライナ膜ＬＦよりも変質層ＡＬに対して選択性がある。すなわち、このドライエッチングにおいて、変質層ＡＬに対するエッチングレートは、ライナ膜ＬＦに対するエッチングレートよりも大きい。

図２０に示すように、第５エッチング工程Ｓ２７においては、第２孔ＣＨ１ｂの形成が行われる。第２孔ＣＨ１ｂの形成は、第１孔ＣＨ１ａから露出するライナ膜ＬＦを、ＲＩＥ等の異方性のドライエッチングで除去することにより行われる。このドライエッチングは、第２エッチングガスを用いて行われる。第２エッチングガスは、第２反応性ガスと、Ａｒガスと、Ｏ_２ガスとを含んでいる。

第１エッチングガス中における水素濃度は、第２エッチングガス中における水素濃度よりも低くてもよい。より具体的には、第１反応性ガスは、フルオロカーボン系のガスであり、第２反応性ガスは、フルオロハイドロカーボン系のガスであってもよい。第１エッチングガス中における酸素濃度は、第２エッチングガス中における酸素濃度よりも低くてもよい。

第１反応性ガス中における炭素原子数を第１反応性ガス中におけるフッ素原子数で除した値（以下においては、「Ｃ／Ｆ比」という。）は、１／３以上であってもよい。より具体的には、第１反応性ガスは、Ｃ_２Ｆ_６（Ｃ／Ｆ比＝１／３）、Ｃ_４Ｆ_６（Ｃ／Ｆ比＝２／３）、Ｃ_４Ｆ_８（Ｃ／Ｆ比＝１／２）及びＣ_５Ｆ_８（Ｃ／Ｆ比＝５／８）からなる群から選択される少なくとも１つであってもよい。

図２１に示すように、第１導電層形成工程Ｓ２８においては、導電層ＰＬ１及び導電層ＰＬ２が形成される。導電層ＰＬ１及び導電層ＰＬ２の形成は、同時に行われてもよい。導電層ＰＬ１及び導電層ＰＬ２の形成においては、第１に、導電層ＰＬ１及び導電層ＰＬ２を構成する材料が、コンタクトホールＣＨ１及び溝ＴＲ６に埋め込まれる。導電層ＰＬ１及び導電層ＰＬ２を構成する材料のコンタクトホールＣＨ１及び溝ＴＲ６への埋め込みは、例えばＣＶＤにより行われる。

第２に、コンタクトホールＣＨ１及び溝ＴＲ６からはみ出した導電層ＰＬ１及び導電層ＰＬ２を構成する材料の除去が行われる。コンタクトホールＣＨ１及び溝ＴＲ６からはみ出した導電層ＰＬ１及び導電層ＰＬ２を構成する材料の除去は、例えばＣＭＰにより行われる。

図２２に示すように、第１配線層形成工程Ｓ２９においては、配線層ＷＬ１が形成される。配線層ＷＬ１の形成においては、第１に、配線層ＷＬ１を構成する材料の成膜が行われる。配線層ＷＬ１を構成する材料の成膜は、例えばスパッタリングにより行われる。第２に、成膜された配線層ＷＬ１を構成する材料のパターンニングが行われる。成膜された配線層ＷＬ１を構成する材料のパターンニングは、例えばフォトリソグラフィ及びエッチングにより行われる。

図２３に示すように、第２層間絶縁膜形成工程Ｓ３０においては、層間絶縁膜ＩＬＤ２の形成が行われる。層間絶縁膜ＩＬＤ２の形成においては、第１に、層間絶縁膜ＩＬＤ２を構成する材料の成膜が行われる。層間絶縁膜ＩＬＤ２を構成する材料の成膜は、例えばＣＶＤにより行われる。第２に、成膜された層間絶縁膜ＩＬＤ２を構成する材料の平坦化が行われる。この平坦化は、例えばＣＭＰにより行われる。

図２４に示すように、第２導電層形成工程Ｓ３１においては、導電層ＰＬ３の形成が行われる。第２導電層形成工程Ｓ３１においては、第１に、コンタクトホールＣＨ２の形成が行われる。コンタクトホールＣＨ２の形成は、ＲＩＥ等の異方性のドライエッチングにより行われる。第２に、導電層ＰＬ３を構成する材料が、コンタクトホールＣＨ２に埋め込まれる。コンタクトホールＣＨ２への導電層ＰＬ３を構成する材料の埋め込みは、例えばＣＶＤにより行われる。第３に、コンタクトホールＣＨ２からはみ出した導電層ＰＬ３を構成する材料の除去が行われる。コンタクトホールＣＨ２からはみ出した導電層ＰＬ３を構成する材料の除去は、例えばＣＭＰより行われる。

第２配線層形成工程Ｓ３２においては、配線層ＷＬ２が形成される。配線層ＷＬ２の形成においては、第１に、配線層ＷＬ２を構成する材料の成膜が行われる。配線層ＷＬ２を構成する材料の成膜は、例えばスパッタリングにより行われる。第２に、成膜された配線層ＷＬ２を構成する材料のパターンニングが行われる。成膜された配線層ＷＬ２を構成する材料のパターンニングは、例えばフォトリソグラフィ及びエッチングにより行われる。これにより、図２に示される実施形態に係る半導体装置の構造が形成される。

なお、第２層間絶縁膜形成工程Ｓ３０、第２導電層形成工程Ｓ３１及び第２配線層形成工程Ｓ３２を繰り返すことにより、さらに多層の配線構造を有する実施形態に係る半導体装置を製造することができる。

本実施形態に係る半導体装置の製造方法は、溝ＴＲ６の底部以外に形成される変質層ＡＬを、ライナ膜ＬＦに対する選択比を利用してライナ膜ＬＦへのエッチングを抑制しながら除去する場合にも適用することができる。

（実施形態に係る半導体装置の効果）
以下に、実施形態に係る半導体装置の効果を説明する。

上記のとおり、溝ＴＲ６を形成した後に溝ＴＲ６の表面を洗浄することにより、溝ＴＲ６の底部に変質層ＡＬが形成される。変質層ＡＬは、第４エッチング工程Ｓ２６を行わない場合であっても、第５エッチング工程Ｓ２７において行われるエッチングにより除去することが可能である。

しかしながら、溝ＴＲ６のアスペクト比は、コンタクトホールＣＨ１のアスペクト比よりも大きい。溝ＴＲ６のアスペクト比が大きくなるほど、溝ＴＲ６の底部におけるエッチングレートの低下が顕著となる。そのため、第５エッチング工程Ｓ２７におけるエッチング条件をライナ膜ＬＦ除去のために最適化した場合、変質層ＡＬの除去が不十分となる。変質層ＡＬの除去が不十分になると、導電層ＰＬ２と半導体基板ＳＵＢとの間のコンタクト抵抗が増大する。

他方、第５エッチング工程Ｓ２７におけるエッチング条件を変質層ＡＬ除去のために最適化した場合、第１孔ＣＨ１ａが形成されている部分においては、過剰なエッチング条件となってしまう。すなわち、第１孔ＣＨ１ａから露出するライナ膜ＬＦにオーバーエッチが生じる。このオーバーエッチに起因し、導電層ＰＬ１とソース領域ＳＲ１〜ＳＲ３（ドレイン領域ＤＲＡ１〜ＤＲＡ３、ゲート電極ＧＥ１〜ＧＥ３）との電気的な接続特性が劣化するおそれがある。

実施形態に係る半導体装置においては、第４エッチング工程Ｓ２６において変質層ＡＬが除去される。そのため、第５エッチング工程Ｓ２７でのエッチング条件がライナ膜ＬＦを除去するために最適化されたとしても（第５エッチング工程Ｓ２７のエッチング条件が変質層ＡＬを除去するために最適化されなくても）、変質層ＡＬが不十分となることはない。

また、実施形態に係る半導体装置では、第４エッチング工程Ｓ２６において、変質層ＡＬに対するエッチングレートが、ライナ膜ＬＦに対するエッチングレートよりも大きい。そのため、実施形態に係る半導体装置においては、第４エッチング工程Ｓ２６の終了後におけるライナ膜ＬＦの膜厚減少を抑制することができる。すなわち、第５エッチング工程Ｓ２７におけるオーバーエッチを抑制することができる。

したがって、実施形態に係る半導体装置においては、ソース領域ＳＲ１〜ＳＲ３（ドレイン領域ＤＲＡ１〜ＤＲＡ３、ゲート電極ＧＥ１〜ＧＥ３）との電気的な接続特性の劣化を抑制しつつ、導電層ＰＬ２と半導体基板ＳＵＢとの直接的な接続を達成することができる。

エッチングガス中の水素は、ＳｉＮ中の窒素の脱離を促進する。そのため、第１エッチングガス中の水素濃度が高くなるほど、第４エッチング工程Ｓ２６におけるＳｉＮに対するエッチングレートが相対的に高くなる。したがって、第１エッチングガス中の水素濃度が第２エッチングガス中の水素濃度よりも低い場合には、第４エッチング工程Ｓ２６において、変質層ＡＬに対するエッチングレートが、ライナ膜ＬＦに対するエッチングレートに対して相対的に高くなる。その結果、ソース領域ＳＲ１〜ＳＲ３（ドレイン領域ＤＲＡ１〜ＤＲＡ３、ゲート電極ＧＥ１〜ＧＥ３）との電気的な接続特性の劣化を抑制しつつ、導電層ＰＬ２と半導体基板ＳＵＢとの直接的な接続を達成することができる。

より具体的には、第１反応性ガスがフルオロカーボン系ガスであり、第２反応性ガスがフルオロハイドロカーボン系ガスである場合には、第１エッチングガス中の水素濃度を第２エッチングガス中の水素濃度よりも低くすることができる。そのため、この場合には、ソース領域ＳＲ１〜ＳＲ３（ドレイン領域ＤＲＡ１〜ＤＲＡ３、ゲート電極ＧＥ１〜ＧＥ３）との電気的な接続特性の劣化を抑制しつつ、導電層ＰＬ２と半導体基板ＳＵＢとの直接的な接続を達成することができる。

エッチングガス中のＣ／Ｆ比が高くなるほど、ドライエッチングに伴ってエッチング対象となる溝又は孔の底壁及び側壁にＣＦ系の重合膜が堆積しやすい。ＣＦ系の重合膜が形成されることにより、エッチングが進行しにくくなる。溝ＴＲ６のアスペクト比は、コンタクトホールＣＨ１のアスペクト比よりも大きい。そのため、ＣＦ系の重合膜の前駆体となるＣＦ系のラジカル種が、溝ＴＲ６の底部に到達しにくくなり、溝ＴＲ６の底部においてＣＦ系の重合膜が形成されにくい。

したがって、第１エッチングガス中のＣ／Ｆ比が１／３以上である場合（より具体的には、第１反応性ガスがＣ_２Ｆ_６、Ｃ_４Ｆ_６、Ｃ_４Ｆ_８及びＣ_５Ｆ_８からなる群から選択される少なくとも１つである場合）には、第４エッチング工程における変質層ＡＬに対するエッチングレートがライナ膜ＬＦに対するエッチングレートに対して相対的に高くなる。その結果、ソース領域ＳＲ１〜ＳＲ３（ドレイン領域ＤＲＡ１〜ＤＲＡ３、ゲート電極ＧＥ１〜ＧＥ３）との電気的な接続特性の劣化を抑制しつつ、導電層ＰＬ２と半導体基板ＳＵＢとの直接的な接続を達成することができる。

エッチングガス中の酸素濃度が低くなるほど、ドライエッチングに伴ってエッチング対象となる溝又は孔の底壁及び側壁にＣＦ系の重合膜が堆積しやすい。ＣＦ系の重合膜が形成されることにより、エッチングが進行しにくくなる。溝ＴＲ６のアスペクト比は、コンタクトホールＣＨ１のアスペクト比よりも大きい。そのため、ＣＦ系の重合膜の前駆体となるＣＦ系のラジカル種が、溝ＴＲ６の底部に到達しにくくなり、溝ＴＲ６の底部においてＣＦ系の重合膜が形成されにくい。

したがって、第１エッチングガス中の酸素濃度が第２エッチングガス中における酸素濃度よりも低い場合には、第４エッチング工程における変質層ＡＬに対するエッチングレートがライナ膜ＬＦに対するエッチングレートに対して相対的に高くなる。その結果、ソース領域ＳＲ１〜ＳＲ３（ドレイン領域ＤＲＡ１〜ＤＲＡ３、ゲート電極ＧＥ１〜ＧＥ３）との電気的な接続特性の劣化を抑制しつつ、導電層ＰＬ２と半導体基板ＳＵＢとの直接的な接続を達成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＬ 変質層、ＢＲ ボディ領域、ＢＲａ 第１部分、ＢＲｂ 第２部分、ＢＵＲ１，ＢＵＲ２ 埋め込み領域、ＢＣＲ ボディコンタクト領域、ＣＨ１ａ 第１孔、ＣＨ１ｂ 第２孔、ＣＨ１，ＣＨ２ コンタクトホール、ＤＲＡ１，ＤＲＡ２，ＤＲＡ３ ドレイン領域、ＤＲＡ１ａ，ＤＲＡ２ａ 第１部分、ＤＲＡ１ｂ，ＤＲＡ２ｂ 第２部分、ＤＲＩ ドリフト領域、ＥＰＩ エピタキシャル領域、ＦＳ 第１面、ＧＥ１，ＧＥ２，ＧＥ３ ゲート電極、ＧＯ１，ＧＯ２，ＧＯ３ ゲート絶縁膜、ＩＦ１，ＩＦ２，ＩＦ３，ＩＦ４，ＩＦ５ 絶縁膜、ＩＬＤ１，ＩＬＤ２ 層間絶縁膜、ＬＦ ライナ膜、ＰＬ１，ＰＬ２，ＰＬ３ 導電層、ＰＲ フォトレジスト、Ｒ１ 第１領域、Ｒ２ 第２領域、ＳＩＬ シリサイド膜、ＳＲ１，ＳＲ２，ＳＲ３ ソース領域、ＳＲ１ａ，ＳＲ２ａ，ＳＲ３ａ 第１部分、ＳＲ１ｂ，ＳＲ２ｂ，ＳＲ３ｂ 第２部分、ＳＳ 第２面、ＳＵＢ 半導体基板、ＳＵＢＲ 基板領域、ＳＷＳ サイドウォールスペーサ、Ｓ１ フロントエンド工程、Ｓ１１ 基板準備工程、Ｓ１２ 第１絶縁膜形成工程、Ｓ１３ 第１注入工程、Ｓ１４ ゲート絶縁膜形成工程、Ｓ１５ ゲート電極形成工程、Ｓ１６ 第２注入工程、Ｓ１７ サイドウォールスペーサ形成工程、Ｓ１８ 第３注入工程、Ｓ１９ シリサイド膜形成工程、Ｓ２０ ライナ膜形成工程、Ｓ２ バックエンド工程、Ｓ２１ 第１エッチング工程、Ｓ２２ 第１層間絶縁膜形成工程、Ｓ２３ 第２エッチング工程、Ｓ２４ 第３エッチング工程、Ｓ２５ 洗浄工程、Ｓ２６ 第４エッチング工程、Ｓ２７ 第５エッチング工程、Ｓ２８ 第１導電層形成工程、Ｓ２９ 第１配線層形成工程、Ｓ３０ 第２層間絶縁膜形成工程、Ｓ３１ 第２導電層形成工程、Ｓ３２ 第２配線層形成工程、Ｔｒ１ 第１トランジスタ、Ｔｒ２ 第２トランジスタ、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６ 溝、ＷＬ１，ＷＬ２ 配線層、ＷＲ１，ＷＲ２ ウェル領域。

Claims (12)

1. 第１面と、前記第１面の反対面である第２面とを有する半導体基板を準備する工程と、
   前記第１面に不純物拡散領域を形成する工程と、
   前記第１面の上にライナ膜を形成する工程と、
   前記第１面から前記第２面に向かって延在する第１溝を形成する工程と、
   前記第１溝に絶縁膜を充填する工程と、
   前記ライナ膜の上に層間絶縁膜を形成する工程と、
   前記不純物拡散領域の上に位置する前記層間絶縁膜を貫通して前記ライナ膜を露出させる第１孔を形成する工程と、
   前記層間絶縁膜及び前記絶縁膜を貫通して前記半導体基板を露出させる第２溝を形成する工程と、
   前記第２溝を洗浄する工程と、
   前記第２溝を洗浄する際に前記第２溝の底部に形成された変質層を第１エッチングにより除去する工程と、
   前記変質層が除去された後に、前記第１孔から露出する前記ライナ膜を第２エッチングで除去することにより、前記第１孔に接続する第２孔を形成する工程とを備え、
   前記第１エッチングにおいて、前記変質層のエッチングレートは、前記ライナ膜のエッチングレートよりも大きい、半導体装置の製造方法。
2. 前記ライナ膜は、窒化珪素であり、
   前記変質層は、二酸化珪素である、請求項１に記載の半導体装置の製造方法。
3. 前記第１エッチングは、第１エッチングガスを用いたドライエッチングにより行われ、
   前記第２エッチングは、第２エッチングガスを用いたドライエッチングにより行われ、
   前記第１エッチングガスにおける水素濃度は、前記第２エッチングガス中における水素濃度よりも低い、請求項２に記載の半導体装置の製造方法。
4. 前記第１エッチングガスは、第１反応性ガスを含み、
   前記第２エッチングガスは、第２反応性ガスを含み、
   前記第１反応性ガスは、フルオロカーボン系ガスであり、
   前記第２反応性ガスは、フルオロハイドロカーボン系ガスである、請求項３に記載の半導体装置の製造方法。
5. 前記第１反応性ガス中における炭素原子数を前記第１反応性ガス中におけるフッ素原子数で除した値は、１／３以上である、請求項４に記載の半導体装置の製造方法。
6. 前記第１反応性ガスは、Ｃ_２Ｆ_６、Ｃ_４Ｆ_６、Ｃ_４Ｆ_８及びＣ_５Ｆ_８からなる群から選択される少なくとも１つである、請求項５に記載の半導体装置の製造方法。
7. 前記第１エッチングは、第１エッチングガスを用いたドライエッチングにより行われ、
   前記第２エッチングは、第２エッチングガスを用いたドライエッチングにより行われ、
   前記第１エッチングガスにおける酸素濃度は、前記第２エッチングガス中における酸素濃度よりも低い、請求項２に記載の半導体装置の製造方法。
8. 前記第２溝に前記半導体基板に接する第１導電層を埋め込む工程をさらに備える、請求項１に記載の半導体装置の製造方法。
9. 前記第１孔及び前記第２孔に第２導電層を埋め込む工程をさらに備え、
   前記第２導電層を埋め込む工程は、前記第１導電層を埋め込む工程と同一工程内で行われる、請求項８に記載の半導体装置の製造方法。
10. 前記半導体基板は、前記第２面に基板領域を有し、
    前記第２溝は、前記基板領域に達するように延在する、請求項１に記載の半導体装置の製造方法。
11. 前記半導体基板は、平面視において、第１トランジスタが形成される第１領域と、前記第１トランジスタよりもオフ耐圧が低い第２トランジスタが形成される第２領域とを有しており、
    前記第２溝は、平面視において前記第１領域と前記第２領域との間に配置される、請求項１に記載の半導体装置の製造方法。
12. 前記第１トランジスタは、入出力回路を構成し、
    前記第２トランジスタは、ロジック回路を構成する、請求項１１に記載の半導体装置の製造方法。

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