JP2018078215A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】深溝に形成された基板コンタクトを有する半導体装置の特性を向上させる。【解決手段】ｎ型エピタキシャル膜ＮＢＬを貫通し、その下層まで到達するような深溝ＤＴ２に形成されたプラグＰＳＵＢを構成するバリアメタル膜であって、最下層の第１バリアメタル膜ＢＭ１をＰＶＤ−金属膜（ＰＶＤ法により形成された金属膜）とする。このような構成により、ＰＶＤ−金属膜とその下層のシリコン層（またはシリコン基板）との境界に形成される金属シリサイド層ＳＩＬを安定して形成することができる。これによりコンタクト抵抗の安定化を図ることができる。【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、深溝に形成された基板コンタクトを有する半導体装置に好適に利用できるものである。
エピタキシャル層を有する半導体基板（エピ基板）や、ＳＯＩ（Silicon on Insulator）基板に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成される場合がある。
例えば、特開２０１３−２２２８３８号公報（特許文献１）には、高耐圧ＭＯＳトランジスタと、ＣＭＯＳトランジスタとを有する半導体装置が開示されている。そして、高耐圧ＭＯＳトランジスタ、ＣＭＯＳトランジスタの形成領域である素子形成領域は、深溝に形成された分離（ディープトレンチ素子分離、Deep Trench Isolation）により囲まれている。
特開２０１３−２２２８３８号公報
本発明者は、エピタキシャル層を有する半導体基板（エピ基板）に、高耐圧のＭＯＳや、バイポーラなどの素子と、低耐圧のＭＯＳトランジスタとを混載した半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。
このような場合、各素子領域は、深溝に形成された分離（ＤＴＩ）により囲まれることにより、電気的に分離される。このような、深溝に形成された分離（ＤＴＩ）を有する半導体装置において、基板に、その表面側（素子形成側）から給電する場合には、必然的に深い位置にある基板まで到達する溝を設け、その内部に給電用のプラグ（基板コンタクト）を設ける必要がある。しかしながら、深溝に形成された基板コンタクトの接続抵抗の安定化を図ることは、困難であり、接続抵抗の良好な基板コンタクトの構成やその製造方法の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
本願において開示される代表的な実施の形態に示される半導体装置は、基板まで到達する深溝内の第１導電体よりなる第１接続部と、素子の構成部まで到達する微細孔内の第２導電体よりなる第２接続部と、を有する。そして、第１導電体および第２導電体は、物理気相成長法により形成された金属よりなる膜を最下層に有する。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、基板まで到達する深溝と、素子の構成部まで到達する微細孔に、物理気相成長法を用いて、金属膜を形成する工程を有する。
本願において開示される代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１のプラグの形成工程を示す断面図である。 比較例のプラグの構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の他の構成を示す断面図である。 実施の形態３の半導体装置の他の構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造について説明する。
［構造説明］
図１〜図５は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図１〜図３および図５は、断面図であり、図４は、平面図である。
図１および図５に示すように、本実施の形態の半導体装置は、半導体基板（基板）の一部の領域として、給電領域３Ａ、第２素子形成領域２Ａおよび第１素子形成領域１Ａを有している。半導体基板は、エピタキシャル層ＥＰが形成された支持基板Ｓよりなる。支持基板Ｓは、例えば、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。この半導体基板は、ｐ型の単結晶シリコン基板（Ｓ）の全面にエピタキシャル層ＥＰが形成された、略円形状の半導体ウエハである。
そして、ここでは、エピタキシャル層ＥＰは、ｐ型の単結晶シリコン基板（Ｓ）上に形成されたｐ−型エピタキシャル層ＰＥＰ１と、この上に形成されたｎ型エピタキシャル膜（ｎ型埋め込み拡散層、ｎ型埋め込み領域、ｎ型半導体領域ともいう）ＮＢＬと、この上に形成されたｐ−型エピタキシャル層ＰＥＰ２とを有する（図８参照）。但し、第１素子形成領域１Ａのｐ−型エピタキシャル層ＰＥＰ２は、ｎ型の不純物の導入によりｎ型化されている。このｎ型化された領域をｎ−型エピタキシャル層（ディープｎ型ウエルともいう）ＮＥＰ２とする（図１１参照）。
半導体基板（Ｓ、ＥＰ）の第１素子形成領域１Ａには、ＬＤＭＯＳトランジスタ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）が形成されている（図５）。より具体的には、半導体基板のｎ−型エピタキシャル層ＮＥＰ２の主表面には、ＬＤＭＯＳトランジスタが形成されている。ＬＤＭＯＳトランジスタは、横型パワーＭＯＳＦＥＴと呼ばれることもある。ここでは、ｐチャネル型のＬＤＭＯＳトランジスタを例示している。
そして、ＬＤＭＯＳトランジスタの下方には、ｎ型エピタキシャル膜ＮＢＬが設けられ、このｎ型エピタキシャル膜ＮＢＬと、深溝（深溝分離（ＤＴＩ）ともいう）ＤＴにより、他の領域と分離され、高耐圧を維持することができる。
このＬＤＭＯＳトランジスタは、半導体基板（ｎ−型エピタキシャル層ＮＥＰ２）の上方にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図５においては、紙面の右および左方向）に形成されたソース領域ＳＲおよびドレイン領域ＤＲを有する。
そして、ソース領域（ｐ＋型半導体領域、ｐ＋型不純物領域、ｐ＋型拡散領域）ＳＲおよびドレイン領域（ｐ＋型半導体領域、ｐ＋型不純物領域、ｐ＋型拡散領域）ＤＲ間の、半導体領域（ＮＥＰ２、ＮＷ）が、チャネル形成領域となる。このチャネル形成領域とドレイン領域ＤＲとの間に、ｐ型ドリフト領域ＰＤＲおよびドレイン絶縁領域（フィールドドレイン領域）ＳＴＩｄを設けることにより、ゲート電極ＧＥのドレイン領域ＤＲ側の端部での電界を緩和することができる（フィールドプレート効果）。これにより、ＬＤＭＯＳを高耐圧化することが可能となる。
以下に、ＬＤＭＯＳトランジスタの構成をさらに詳細に説明する。ソース領域ＳＲは、ｎ型ウエル領域（ｎ型半導体領域）ＮＷ中に形成されている。ｎ型ウエル領域ＮＷとｐ−型エピタキシャル層ＮＥＰ２とゲート電極ＧＥとが重なった領域がチャネル形成領域となる。また、ドレイン領域ＤＲは、ｐ型ウエル領域（ｐ型半導体領域）ＰＷ中に形成されている。このｐ型ウエル領域ＰＷは、ドレイン領域ＤＲより不純物濃度が低い領域である。ｐ型ウエル領域ＰＷは、ｐ型ドリフト領域（ｐ型半導体領域）ＰＤＲ中に形成されている。このｐ型ドリフト領域ＰＤＲは、ｐ型ウエル領域ＰＷより不純物濃度が低い領域である。また、このｐ型ドリフト領域ＰＤＲおよびｐ型ウエル領域ＰＷ中には、ドレイン絶縁領域ＳＴＩｄが形成されている。なお、ｎ型ウエル領域ＮＷ中には、ソース領域ＳＲと隣接するように、ｎ＋型のボディコンタクト領域（バックゲート領域）ＢＣが形成されている。
ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して、チャネル形成領域上からドレイン絶縁領域ＳＴＩｄ上まで延在するように形成されている。
上記ＬＤＭＯＳトランジスタ、半導体領域（ＮＷ、ＰＤＲ、ＰＷ、ＳＲ、ＤＲ、ＢＣ）およびゲート電極ＧＥ等は、絶縁領域ＳＴＩで囲まれた領域（活性領域）に形成される。絶縁領域ＳＴＩは、半導体基板（エピタキシャル層ＥＰ）中の溝内に埋め込まれた絶縁膜よりなる。また、絶縁領域ＳＴＩ中には、絶縁領域ＳＴＩを貫通する深溝ＤＴが設けられている。深溝ＤＴの内部には、絶縁膜が埋め込まれている。なお、絶縁膜の内部に空隙（隙間、エアギャップともいう）ＳＰが設けられていてもよい。このように、深溝ＤＴで囲まれた領域（活性領域）にＬＤＭＯＳトランジスタが形成される（図４）。
絶縁領域ＳＴＩの深さは、例えば、０．３μｍ程度である。また、深溝ＤＴの深さは、例えば、約１０μｍである。深溝ＤＴの幅は、例えば、約０．３〜１μｍである。
なお、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣ上には、プラグ（ソースプラグ）Ｐ１が形成され、ドレイン領域ＤＲ上には、プラグ（ドレインプラグ）Ｐ１が形成されている。また、図５に示す断面には現れないが、ゲート電極ＧＥ上にも、プラグ（ゲートプラグ）Ｐ１が形成されている。これらのプラグＰ１は、層間絶縁膜ＩＬ１中に形成されたコンタクトホール（微細孔）Ｃ１中に配置されている。
半導体基板の第２素子形成領域２Ａには、ＭＯＳトランジスタが形成されている（図１）。より具体的には、半導体基板のｐ−型エピタキシャル層ＰＥＰ２の主表面には、ＭＯＳトランジスタが形成されている。ここでは、ＣＭＯＳ（complementary metal oxide semiconductor）トランジスタが例示されている。図１に示すように、半導体基板のｐ−型エピタキシャル層ＰＥＰ２の主表面に、ｎ型ＭＯＳトランジスタ（ｎチャネル型ＭＯＳＦＥＴともいう）およびｐ型ＭＯＳトランジスタ（ｐチャネル型ＭＯＳＦＥＴともいう）が形成されている。
ｎ型ＭＯＳトランジスタは、半導体基板のｐ−型エピタキシャル層ＰＥＰ２中に設けられたｐ型ウエル領域ＰＷの主表面に形成されている。即ち、ｎ型ＭＯＳトランジスタは、ｐ型ウエル領域ＰＷ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびその両側の半導体基板（ｐ型ウエル領域ＰＷ）Ｓ中に形成されたソース、ドレイン領域を有する。このソース、ドレイン領域は、低濃度ｎ型半導体領域ＮＭと高濃度ｎ型半導体領域ＮＲよりなる。このような構成を、ＬＤＤ構造という。ゲート電極ＧＥの両側には、側壁絶縁膜ＳＷが形成され、低濃度ｎ型半導体領域ＮＭは、ゲート電極ＧＥの側面に対して自己整合的に形成され、高濃度ｎ型半導体領域ＮＲは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。
ｐ型ＭＯＳトランジスタは、半導体基板のｐ−型エピタキシャル層ＰＥＰ２中に設けられたｎ型ウエル領域ＮＷの主表面に形成されている。即ち、ｐ型ＭＯＳトランジスタは、ｎ型ウエル領域ＮＷ上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびその両側の半導体基板（ｎ型ウエル領域ＮＷ）中に形成されたソース、ドレイン領域を有する。このソース、ドレイン領域は、低濃度ｐ型半導体領域ＰＭと高濃度ｐ型半導体領域ＰＲよりなる。このような構成を、ＬＤＤ構造という。ゲート電極ＧＥの両側には、側壁絶縁膜ＳＷが形成され、低濃度ｐ型半導体領域ＰＭは、ゲート電極ＧＥの側面に対して自己整合的に形成され、高濃度ｐ型半導体領域ＰＲは、側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。
また、高濃度ｎ型半導体領域ＮＲ、高濃度ｐ型半導体領域ＰＲ、ｎ型ＭＯＳトランジスタのゲート電極ＧＥおよびｐ型ＭＯＳトランジスタのゲート電極ＧＥの上部には、サリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術などにより、金属シリサイド層（金属シリサイド膜）ＳＩＬが形成されている。金属シリサイド層ＳＩＬは、例えば、コバルトシリサイド層からなる。
上記ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタは、絶縁領域ＳＴＩで囲まれた領域（活性領域）に形成される。また、絶縁領域ＳＴＩ中には、絶縁領域ＳＴＩを貫通する深溝ＤＴが設けられている。深溝ＤＴの内部には、絶縁膜が埋め込まれている。このように、深溝ＤＴで囲まれた領域（活性領域）にＣＭＯＳトランジスタが形成される（図４）。なお、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとの間にも、絶縁領域ＳＴＩが配置されている。
また、高濃度ｎ型半導体領域ＮＲ（金属シリサイド層ＳＩＬ）や高濃度ｐ型半導体領域ＰＲ（金属シリサイド層ＳＩＬ）上には、プラグＰ１が形成されている。また、図１に示す断面には現れないが、ゲート電極ＧＥ上にも、プラグＰ１が形成されている。これらのプラグＰ１は、層間絶縁膜ＩＬ１中に形成されたコンタクトホールＣ１中に配置されている。
半導体基板（Ｓ、ＥＰ）の給電領域３Ａには、ｎ型エピタキシャル膜ＮＢＬを貫通し、その下のｐ−型エピタキシャル層ＰＥＰ１まで到達するプラグ（基板コンタクト）ＰＳＵＢが設けられている。ｐ−型エピタキシャル層ＰＥＰ１は、支持基板Ｓと同じ導電型であり、プラグＰＳＵＢを介して支持基板Ｓに給電される。例えば、プラグＰＳＵＢを介して支持基板Ｓが接地電位に固定される。プラグＰＳＵＢは、深溝ＤＴ２内に埋め込まれた導電性膜よりなる。深溝ＤＴ２は、深溝ＤＴの内部に配置されている。深溝ＤＴ２のアスペクト比は、１５以上である。また、深溝ＤＴ２の開口幅は、０．８μｍ以下である。また、深溝の深さは１２μｍ以上である。また、深溝ＤＴ２の平面形状は、略矩形状（ライン状）であり（図４参照）、または、略矩形状（ライン状）の部分を有する。例えば、深溝ＤＴ２の平面形状は、開口幅の１０倍以上の長さを有する。
ここで、プラグＰＳＵＢは、深溝ＤＴ２に埋め込まれた、ＰＶＤ−Ｔｉ膜、ＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜よりなる（図２参照）。ＰＶＤ−Ｔｉ膜の膜厚は例えば５ｎｍ、ＣＶＤ−Ｔｉ膜の膜厚は、例えば１０ｎｍ、ＣＶＤ−ＴｉＮ膜の膜厚は、例えば５〜１０ｎｍである。ＣＶＤ−Ｗ膜は、深溝ＤＴ２を埋め込む程度の膜厚である。
ＰＶＤ−金属膜は、ＰＶＤ(physical vapor deposition、物理気相成長) 法により形成された金属膜を意味する。ＣＶＤ−金属膜は、ＣＶＤ（chemical vapor deposition、化学気相成長）法により形成された金属膜を意味する。よって、ＰＶＤ−Ｔｉ膜、ＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜は、ＰＶＤ−第１金属膜、ＣＶＤ−第１金属膜、ＣＶＤ−第１金属の窒化膜（第１金属の化合物膜）およびＣＶＤ−第２金属膜の積層膜となる。
深溝ＤＴ２の底には、ｐ型の不純物領域ＰＡが設けられている。また、ＰＶＤ−Ｔｉ膜とｐ型の不純物領域ＰＡとの境界には、ＴｉＳｉＸ（チタンシリサイド）膜が設けられている。
ＰＶＤ−Ｔｉ膜、ＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜のうち、ＰＶＤ−Ｔｉ膜、ＣＶＤ−Ｔｉ膜およびＣＶＤ−ＴｉＮ膜は、バリアメタルを構成する導電性膜である。また、ＣＶＤ−Ｗ膜は、プラグを主として構成する導電性膜（主導体膜ともいう）である。バリアメタルは、主導体膜を構成する金属の拡散防止や、プラグの下層の構成材料（この場合、Ｓｉ）と主導体膜との相互反応防止のために用いられる。
また、プラグＰ１は、コンタクトホールＣ１内に埋め込まれた導電性膜よりなる。コンタクトホールＣ１のアスペクト比は、深溝ＤＴ２のアスペクト比より小さい。また、コンタクトホールＣ１の開口幅は、深溝ＤＴ２の開口幅より小さい。また、コンタクトホールＣ１の深さは、深溝の深さより小さい。コンタクトホールＣ１のアスペクト比は、例えば、７以下である。また、コンタクトホールＣ１の開口幅は、０．１５μｍ以下である。また、コンタクトホールＣ１の深さは０．８μｍ以下である。また、コンタクトホールＣ１の平面形状は、略円形（楕円形を含む）である。例えば、コンタクトホールＣ１の平面形状において、長径は、開口幅（短径）の３倍以下である。
このプラグＰ１は、プラグＰＳＵＢと同じ工程で形成することができる。この場合、プラグＰ１は、コンタクトホールＣ１に埋め込まれた、ＰＶＤ−Ｔｉ膜、ＣＶＤ−Ｔｉ膜、ＣＶＤ−ＴｉＮ膜およびＣＶＤ−Ｗ膜の積層膜よりなる。コンタクトホールＣ１の底には、金属シリサイド層ＳＩＬが設けられている。
このように、ｎ型エピタキシャル膜ＮＢＬを貫通し、その下層まで到達するような深溝ＤＴ２に形成されたプラグＰＳＵＢを構成するバリアメタル膜であって、最下層の第１バリアメタル膜ＢＭ１をＰＶＤ−金属膜（ＰＶＤ法により形成された金属膜）とした。これにより、ＰＶＤ−金属膜とその下層のシリコン層（またはシリコン基板）との境界に形成される金属シリサイド層ＳＩＬを安定して形成することができ、コンタクト抵抗の安定化を図ることができる。
以下に、図６を参照しながら、プラグＰＳＵＢの形成工程について説明する。図６は、本実施の形態のプラグの形成工程を示す断面図である。なお、プラグＰ１も同じ工程で形成されるが、ここでは、プラグＰＳＵＢ部の断面図を用いて説明する。
図６（Ａ）に示すように、ｎ型エピタキシャル膜ＮＢＬを貫通し、その下のｐ−型エピタキシャル層ＰＥＰ１まで到達する深溝ＤＴ２を形成する。深溝ＤＴ２の側壁には、層間絶縁膜ＩＬ１ｂが残存している。また、深溝ＤＴ２の底面からは、ｐ型の不純物領域ＰＡが露出している。
次いで、図６（Ｂ）に示すように、ＰＶＤ法の一種であるスパッタリング法により、第１バリアメタル膜ＢＭ１として薄いＴｉ膜を形成する。このＰＶＤ−Ｔｉ膜の膜厚は、例えば、５ｎｍ程度である。
例えば、ＴｉよりなるターゲットにＡｒ原子などを当てて、はね返ったＴｉ成分を半導体基板上に堆積する。処理雰囲気は、Ａｒ雰囲気である。処理温度は、例えば、２００℃〜３００℃程度である。スパッタリングの種類としては、ロングスロースパッタ、コリメートスパッタ、ＤＣマグネトロンスパッタ、イオン化プラズマスパッタ、自己イオンプラズマスパッタなどがある。後述するように、指向性の高いスパッタ方式を用いることが好ましい。
図６（Ｂ）においては、このＰＶＤ−Ｔｉ膜（ＢＭ１）を深溝ＤＴ２の底面および側壁に均一な膜厚で連続的に記載しているが、このＰＶＤ−Ｔｉ膜は少なくとも深溝ＤＴ２の底面に形成されればよく、側壁には形成されなくてもよい。言い換えれば、このＰＶＤ−Ｔｉ膜は深溝ＤＴ２の底面に、側壁よりも優先的に形成されればよい。また、このＰＶＤ−Ｔｉ膜は、深溝ＤＴ２の底面の全面に形成される必要はなく、底面において、部分的に形成されてもよい（図２５参照）。図２５は、本実施の形態の半導体装置の他の構成を示す断面図である。このように、ＰＶＤ−Ｔｉ膜は、後述するシリサイド化の原料となる膜であるため、少なくとも深溝ＤＴ２の底面に形成されればよく、また、形成領域も底面の一部であってもよい。例えば、ＰＶＤ−Ｔｉ膜（ＢＭ１）の最高膜厚は、深溝ＤＴ２の底面において、１０ｎｍ以下、より好ましくは５ｎｍ以下である。
特に、ＰＶＤ法は、指向性が高い成膜方法であり、溝の側壁よりも底面に膜が形成され易い。さらに、溝のアスペクト比が大きい場合には、開口部の上部において、庇状に堆積した膜により堆積膜が遮蔽され、側壁よりも底面に膜が形成され易い。基板にバイアスを印加する、また、コリメータを用いるなどの手法（上記コリメートスパッタ）により、底面での膜の成長を促進してもよい。さらに、深溝ＤＴ２と同時にコンタクトホールＣ１内にもＰＶＤ−Ｔｉ膜を形成する場合には、コンタクトホールＣ１の開口部が微細であるため、上記庇状の堆積膜により、開口部が塞がり易くなるため、側壁よりも底面に優先的に形成されるＰＶＤ−金属膜を用いて好適である。このように、ＰＶＤ−金属膜をバリアメタルの最下層膜として形成することで、金属シリサイド層ＳＩＬを安定して形成しつつ、さらに、微細なコンタクトホールＣ１においても、埋め込み特性を阻害することがない。なお、バリアメタルの機能としては、後述する被覆性の良好なＣＶＤ−ＴｉＮ膜やＣＶＤ−Ｔｉ膜によって確保することができる。
また、前述したように、深溝ＤＴ２を略矩形状（ライン状）に設けた場合には、深溝ＤＴ２は図６（Ｂ）の紙面奥行き方向に延在するため（図４参照）、一断面においては、ＰＶＤ−Ｔｉ膜の形成面積が小さくても（図２５参照）、前述の奥行き方向にもＰＶＤ−Ｔｉ膜が形成される。このため、シリサイド化の原料としてのＰＶＤ−Ｔｉ膜を比較的大きく確保することができる。
次いで、図６（Ｃ）および図６（Ｄ）に示すように、第１バリアメタル膜ＢＭ１上に、第２バリアメタル膜ＢＭ２として、ＣＶＤ法を用いて、Ｔｉ膜を形成し、続いて、第３バリアメタル膜ＢＭ３として、ＣＶＤ法を用いて、ＴｉＮ膜を形成する。このＣＶＤ−Ｔｉ膜の膜厚は、例えば、１０ｎｍ程度であり、ＣＶＤ−ＴｉＮ膜の膜厚は、例えば、１０ｎｍ程度である。これらは、原料ガスを切り替えることにより、連続して形成することができる。例えば、Ｔｉ化合物ガスであるＴＩＣｌ４ガスを用いＣＶＤ−Ｔｉ膜を形成し、この後、Ｎ２ガスを加えて、ＴＩＣｌ４ガスと、Ｎ２との混合ガスを用いＣＶＤ−ＴｉＮ膜を形成する。このＣＶＤ−Ｔｉ膜とＣＶＤ−ＴｉＮ膜の積層膜は、深溝ＤＴ２の底面および側壁に、ＰＶＤ−Ｔｉ膜より、均一な膜厚で連続的に形成される。このように、バリアメタルとしての機能は、被覆性の良好な上記積層膜（ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜）により確保することができる。
上記第２バリアメタル膜ＢＭ２および第３バリアメタル膜ＢＭ３であるＣＶＤ−ＴｉおよびＣＶＤ−ＴｉＮの成長温度は約６００〜７００℃である。このため、ＰＶＤ−Ｔｉ膜とｐ型の不純物領域ＰＡの接触部において、シリサイド化反応が起こる。これにより、深溝ＤＴ２の底部に、金属と基板（Ｓｉ）との化合物膜である金属シリサイド層（ここでは、ＴｉＳｉＸ膜）ＳＩＬが形成される。ここで、深溝ＤＴ２の底部にｐ型の不純物領域ＰＡを設け、深溝ＤＴ２の底部のシリコン層をｐ型化しておくことで、シリサイド化反応を促進することができる。このシリサイド化反応により、深溝ＤＴ２の底部のＰＶＤ−Ｔｉ膜がすべて金属シリサイドＳＩＬとなってもよいし、未反応のＰＶＤ−Ｔｉ膜が残存してもよい。また、ＰＶＤ−Ｔｉ膜上のＣＶＤ−Ｔｉ膜の一部が金属シリサイドＳＩＬとなってもよい。
このように、ＰＶＤ−Ｔｉ膜を原料として、金属シリサイドＳＩＬを形成することにより、ＣＶＤ−Ｔｉ膜を原料とした場合に生じる塩素（Ｃｌ）や炭素（Ｃ、有機物）などの不純物の影響を低減することができ、良好な金属シリサイドＳＩＬを形成することができる。このように、金属シリサイド層ＳＩＬの安定性を向上させることができる。ここで、ＰＶＤ−Ｔｉ膜は、Ｃｌ（塩素）やＣ（炭素）の含有はない。また、金属シリサイドＳＩＬにおいて、前述したように、ＰＶＤ−Ｔｉ膜のみならず、その上のＣＶＤ−Ｔｉ膜が反応し形成されたとしても、Ｃｌ（塩素）の含有量は、１０ａｔ％以下である。
次いで、図６（Ｅ）に示すように、第３バリアメタル膜ＢＭ３上に、ＣＶＤ法を用いて、金属膜（主導体膜、ブランケット膜ともいう）Ｍとして、Ｗ膜を深溝ＤＴ２を完全に埋め込む程度の膜厚で形成する。例えば、Ｗ化合物ガスであるＷＦ６ガスを用いＣＶＤ−Ｗ膜を形成する。これにより、深溝ＤＴ２およびやコンタクトホールＣ１の内部に、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｔｉ膜よりなる積層膜が形成される。次いで、深溝ＤＴ２やコンタクトホールＣ１以外の上記積層膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などにより、除去することにより、プラグＰＳＵＢおよびプラグＰ１を形成する（図６（Ｆ））。
なお、上記工程においては、ＣＶＤ−Ｔｉ膜およびＣＶＤ−ＴｉＮ膜の形成時の熱負荷を利用してシリサイド化を行ったが、ＰＶＤ−Ｔｉ膜の形成工程後、ＣＶＤ−Ｔｉ膜の形成前にシリサイド化を行ってもよい。また、ＣＶＤ−ＴｉＮ膜の形成前にシリサイド化を行ってもよい。また、ＣＶＤ−ＴｉＮ膜の形成工程後においてさらに高熱負荷を加え、シリサイド化を促進してもよい。
また、上記工程においては、バリアメタル膜として、Ｔｉ膜やＴｉＮ膜を用いたが、この他の金属膜や金属化合物膜を用いてもよい。また、上記工程においては、バリアメタル膜として、ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｔｉ膜を用いたが、ＣＶＤ−ＴｉＮ膜／ＰＶＤ−Ｔｉ膜やＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｔｉ膜を用いてもよい。
これに対し、ＰＶＤ−金属膜（例えば、ＰＶＤ−Ｔｉ膜）を省略し、ＣＶＤ−Ｔｉ膜とＣＶＤ−ＴｉＮ膜の積層膜でバリアメタル膜を構成した場合には、ＣＶＤ−Ｔｉ膜とその下層のシリコン層との境界にＴｉＳｉＸが形成されるものの、コンタクト抵抗にばらつきが多く、コンタクト抵抗が安定しない。これは、前述した塩素（Ｃｌ）や炭素（Ｃ、有機物）などの不純物が原因となる。例えば、ＣＶＤ法によれば、Ｔｉ化合物ガスであるＴiＣｌ４ガスを用いＣＶＤ−Ｔｉ膜を形成することができ、また、ＴiＣｌ４ガスと、Ｎ２との混合ガスを用いＣＶＤ−ＴｉＮ膜を形成することができる。また、原料として有機金属ガスを用いたＭＯＣＶＤ( Metal Organic Chemical Vapor Deposition)法により、ＣＶＤ−Ｔｉ膜やＣＶＤ−ＴｉＮ膜を形成することができる。
しかしながら、原料がスに含まれる塩素や炭素（有機物）などの不純物が、ＣＶＤ−Ｔｉ膜とその下層のシリコン層と反応に影響を及ぼし、形成されるＴｉＳｉＸの安定性が低下する。即ち、ＴｉＳｉＸの形成が良好なコンタクトの中に、実際には図７に示すようにＴｉＳｉＸが深溝ＤＴ２の底部に形成されず、ＴｉＳｉＸの形成が不良であるコンタクトが、混在してしまう。このように、ウエハ面内や、ウエハ間、ロット間においてコンタクトの良否のばらつきが生じる。図７は、比較例のプラグの構成を示す断面図である。
これに対し、本実施の形態においては、最下層の膜をＰＶＤ膜としたので、上記のような原料がスに含まれる不純物（塩素や炭素）の影響を低減することができる。これにより、ＰＶＤ−金属膜とその下層のシリコン層（またはシリコン基板）との境界に形成される金属シリサイド層ＳＩＬを安定して形成することができる。
また、ＰＶＤ膜は、ＣＶＤ膜より被覆性が低下するが、バリアメタル膜として、ＰＶＤ膜と、被覆性の良好なＣＶＤ膜とを積層させることにより、バリアメタル膜としての機能を十分に発揮することができる。
［製法説明］
次いで、図８〜図２２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、その構成を明確にする。図８〜図２２は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、図８に示すように、半導体基板として、支持基板Ｓ上に、エピタキシャル層ＥＰが形成された半導体基板を準備する。半導体基板は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる支持基板Ｓと、この全面上に形成された、ｐ−型エピタキシャル層ＰＥＰ１と、この上に形成されたｎ型エピタキシャル膜ＮＢＬと、この上に形成されたｐ−型エピタキシャル層ＰＥＰ２とを有する。なお、エピタキシャル層ＥＰ（ＰＥＰ１、ＮＢＬ、ＰＥＰ２）の構成層数や導電型は、適宜変更可能である。例えば、ｐ−型エピタキシャル層ＰＥＰ２などの導電型や不純物濃度が異なっていてもよい。
また、半導体基板は、給電領域３Ａ、第２素子形成領域２Ａおよび第１素子形成領域１Ａを有している。
ここで、あらかじめ、第１素子形成領域１Ａのｐ−型エピタキシャル層ＰＥＰ２を、ｎ型の不純物の導入によりｎ型化しておく。例えば、第１素子形成領域１Ａに開口部を有するフォトレジスト膜（図示せず）をマスクとしてｐ−型エピタキシャル層ＰＥＰ２中にｎ型の不純物をイオン注入する。これにより、ｐ−型エピタキシャル層ＰＥＰ２をｎ−型エピタキシャル層ＮＥＰ２とする。言い換えれば、第１素子形成領域１Ａにｎ−型エピタキシャル層ＮＥＰ２を形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する（図５、図９参照）。
次いで、半導体基板上に、図示しないハードマスク（例えば、酸化シリコン膜とその上の窒化シリコン膜よりなる積層膜）を形成し、ハードマスクおよびエピタキシャル層ＥＰをエッチングすることにより、素子分離溝を形成する。次いで、素子分離溝の内部を含むハードマスク上に、ＣＶＤ法などを用いて酸化シリコン膜を堆積し、素子分離溝の外部の酸化シリコン膜を、ＣＭＰ法などを用いて除去する。このようにして、素子分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込み、絶縁領域ＳＴＩを形成する（図９）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。なお、この際、第１素子形成領域１Ａに、ＬＤＭＯＳを構成するドレイン絶縁領域ＳＴＩｄも形成する。
次いで、半導体基板の第１素子形成領域（ｎ−型エピタキシャル層ＮＥＰ２）１Ａの主表面に、ＬＤＭＯＳトランジスタを形成し、第２素子形成領域（ｐ−型エピタキシャル層ＰＥＰ２）２Ａの主表面にＣＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタ）を形成する（図１０、図１１）。
ＬＤＭＯＳトランジスタやＣＭＯＳトランジスタの形成工程に制限はないが、例えば、以下に形成工程の一例を説明する。
まず、ＬＤＭＯＳトランジスタを形成する（図１１）。第１素子形成領域１Ａにおいて、ｎ−型エピタキシャル層ＮＥＰ２中に、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷを形成する。例えば、ｐ型ドリフト領域ＰＤＲの形成領域を開口したフォトレジスト膜（図示せず）をマスクとしてｎ−型エピタキシャル層ＮＥＰ２中にｐ型の不純物をイオン注入することによって、ｐ型ドリフト領域（ｐ型半導体領域）ＰＤＲを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ｎ型ウエル領域ＮＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクとしてｎ−型エピタキシャル層ＮＥＰ２中にｎ型の不純物をイオン注入することによって、ｎ型ウエル領域（ｎ型半導体領域）ＮＷを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、ｐ型ドリフト領域ＰＤＲ中にｐ型ウエル領域ＰＷを形成する。例えば、ｐ型ウエル領域ＰＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクとしてｎ−型エピタキシャル層ＮＥＰ２中にｐ型の不純物をイオン注入することによって、ｐ型ウエル領域ＰＷ（ｐ型半導体領域）を形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。例えば、半導体基板を熱処理（熱酸化処理）することなどによって、ｎ−型エピタキシャル層ＮＥＰ２の表面に酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、熱酸化膜に代えて、ＣＶＤ法で形成した膜を用いてもよい。また、酸化膜のみならず、窒化膜や高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いてもよい。次いで、ゲート絶縁膜ＧＩ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積する。これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。即ち、多結晶シリコン膜（ゲート電極層）上にフォトレジスト膜（図示せず）を形成し、フォトリソグラフィ技術を用いて露光・現像することにより、ゲート電極ＧＥの形成領域以外のフォトレジスト膜を除去する。次いで、フォトレジスト膜をマスクとして多結晶シリコン膜（ゲート電極層）をドライエッチングすることにより、ゲート電極ＧＥを形成する。このゲート電極ＧＥは、ｎ型ウエル領域ＮＷの上方からｐ型ドリフト領域ＰＤＲを越えてドレイン絶縁領域ＳＴＩｄ上まで延在するように形成される。このエッチングの際、多結晶シリコン膜の下層のゲート絶縁膜ＧＩもエッチングする。この後、フォトレジスト膜をアッシング処理などにより除去する。
次いで、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。例えば、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型の不純物を所定の領域にイオン注入する。ここでは、ゲート電極ＧＥの一方の側（図中左側）のｐ型ウエル領域ＰＷ中に、ｐ型の不純物をイオン注入し、また、ゲート電極ＧＥの他方の側（図中右側）のｎ型ウエル領域ＮＷ中に、ｐ型の不純物をイオン注入する。
これにより、ｐ型ウエル領域ＰＷの一部の表面に、ｐ＋型のドレイン領域ＤＲを形成し、ｎ型ウエル領域ＮＷの一部の表面に、ｐ＋型のソース領域ＳＲを形成する。ｐ＋型のソース領域ＳＲは、ゲート電極ＧＥに対して自己整合的に形成される。
さらに、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｎ型の不純物をイオン注入する。これにより、ｎ型ウエル領域ＮＷ中にｎ＋型のボディコンタクト領域ＢＣを形成する。なお、ｎ＋型のボディコンタクト領域ＢＣとｐ＋型のソース領域ＳＲとは隣接して配置され、ｐｎ接合を構成している。次いで、各領域において導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、ＬＤＭＯＳトランジスタを形成することができる。
次いで、ＣＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタ）を形成する（図１０）。第２素子形成領域２Ａにおいて、ｐ−型エピタキシャル層ＰＥＰ２中に、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷを形成する。例えば、ｐ型ウエル領域ＰＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクとしてｐ−型エピタキシャル層ＰＥＰ２中にｐ型の不純物をイオン注入することによって、ｐ型ウエル領域ＰＷを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ｎ型ウエル領域ＮＷの形成領域を開口したフォトレジスト膜（図示せず）をマスクとしてｐ−型エピタキシャル層ＰＥＰ２中にｎ型の不純物をイオン注入することによって、ｎ型ウエル領域ＮＷを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。例えば、半導体基板を熱処理（熱酸化処理）することなどによって、ｐ型ウエル領域ＰＷおよびｎ型ウエル領域ＮＷの表面に、酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、熱酸化膜に代えて、ＣＶＤ法で形成した膜を用いてもよい。また、酸化膜のみならず、窒化膜や高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いてもよい。次いで、ゲート絶縁膜ＧＩ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積する。これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、ゲート電極ＧＥを形成する。
次いで、ゲート電極ＧＥの両側のｐ−型エピタキシャル層ＰＥＰ２中にＬＤＤ構造のソース、ドレイン領域を形成する。例えば、ｐ型ＭＯＳトランジスタの形成領域（ｎ型ウエル領域ＮＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥの両側のｐ型ウエル領域ＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物（ｎ型の不純物イオン）を注入することで、ｎ−型半導体領域ＮＭを形成する。この際、ｎ−型半導体領域ＮＭは、ゲート電極ＧＥの側壁に自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、例えば、ｎ型ＭＯＳトランジスタの形成領域（ｐ型ウエル領域ＰＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥの両側のｎ型ウエル領域ＮＷ中に、ホウ素（Ｂ）などのｐ型不純物（ｐ型の不純物イオン）を注入することで、ｐ−型半導体領域ＰＭを形成する。この際、ｐ−型半導体領域ＰＭは、ゲート電極ＧＥの側壁に自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、第１素子形成領域１Ａに酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、ゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、単層の酸化シリコン膜の他、単層の窒化シリコン膜や酸化シリコン膜と窒化シリコン膜との積層膜などの絶縁膜を用いてもよい。
次いで、例えば、ｐ型ＭＯＳトランジスタの形成領域（ｎ型ウエル領域ＮＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥおよび側壁絶縁膜ＳＷをマスクとして、ｐ型ウエル領域ＰＷ中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域ＮＲを形成する。この際、ｎ＋型半導体領域ＮＲは、ゲート電極ＧＥの側壁の側壁絶縁膜ＳＷに自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、例えば、ｎ型ＭＯＳトランジスタの形成領域（ｐ型ウエル領域ＰＷ）をフォトレジスト膜などで覆い、ゲート電極ＧＥおよび側壁絶縁膜ＳＷをマスクとして、ｎ型ウエル領域ＮＷ中に、ホウ素（Ｂ）などのｐ型の不純物を注入することで、ｐ＋型半導体領域ＰＲを形成する。この際、ｐ＋型半導体領域ＰＲは、ゲート電極ＧＥの側壁の側壁絶縁膜ＳＷに自己整合して形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。このようにして、ｎ−型半導体領域ＮＭとｎ＋型半導体領域ＮＲとからなるＬＤＤ構造のソース、ドレイン領域が形成され、また、ｐ−型半導体領域ＰＭとｐ＋型半導体領域ＰＲとからなるＬＤＤ構造のソース、ドレイン領域が形成される。ｎ＋型半導体領域ＮＲは、ｎ−型半導体領域ＮＭよりも不純物濃度が高く、接合の深さが深い。また、ｐ＋型半導体領域ＰＲは、ｐ−型半導体領域ＰＭよりも不純物濃度が高く、接合の深さが深い。
次に、ソース、ドレイン領域に導入された不純物を活性化するための熱処理（活性化処理）を行う。
以上の工程により、ＣＭＯＳトランジスタを形成することができる。この後、サリサイド技術を用いて、ソース、ドレイン領域（ｎ＋型半導体領域ＮＲ、ｐ＋型半導体領域ＰＲ）およびゲート電極ＧＥの上部に、それぞれ金属シリサイド層ＳＩＬを形成する。この金属シリサイド層ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。例えば、第１素子形成領域１Ａに、金属膜として、例えばＣｏ膜を形成し、半導体基板に対して熱処理を施すことによって、ソース、ドレイン領域と上記金属膜とを反応させ、また、ゲート電極ＧＥと上記金属膜とを反応させる。これにより、ソース、ドレイン領域（ｎ＋型半導体領域ＮＲ、ｐ＋型半導体領域ＰＲ）およびゲート電極ＧＥの上部に、それぞれ金属シリサイド層ＳＩＬとしてＣｏＳｉＸ（コバルトシリサイド）を形成することができる。次いで、未反応の金属膜を除去する。
なお、上記ＬＤＭＯＳトランジスタやＣＭＯＳトランジスタの形成工程は一例であり、他の製造工程によりこれらを形成してもよい。また、形成順序についても、ＬＤＭＯＳトランジスタの形成後にＣＭＯＳトランジスタを形成してもよく、また、ＣＭＯＳトランジスタの形成後に、ＬＤＭＯＳトランジスタを形成してもよい。また、同じ導電型の半導体領域、ゲート絶縁膜、ゲート電極などを同じ工程で形成してもよい。例えば、第１素子形成領域１Ａのｐ型ウエル領域ＰＷと、第２素子形成領域２Ａのｐ型ウエル領域ＰＷとを、同じイオン注入工程で形成してもよく、また、第１素子形成領域１Ａのｎ型ウエル領域ＮＷと、第２素子形成領域２Ａのｎ型ウエル領域ＮＷとを、同じイオン注入工程で形成してもよい。また、ＬＤＭＯＳトランジスタのゲート絶縁膜ＧＩとＣＭＯＳトランジスタを構成するｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのそれぞれのゲート絶縁膜ＧＩを同じ工程で形成してもよい。また、ＬＤＭＯＳトランジスタのゲート電極ＧＥとＣＭＯＳトランジスタを構成するｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタのそれぞれのゲート電極ＧＥを同じ工程で形成してもよい。このように、同様の構成部位については、製造工程を共通化することができる。
次いで、図１２、図１３に示すように、半導体基板（ｐ−型のエピタキシャル層ＰＥＰ２、ｎ−型エピタキシャル層ＮＥＰ２）上に、酸化シリコン膜などの絶縁膜ＩＬ１ａをＣＶＤ法などを用いて形成する。次いで、深溝ＤＴの形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ａをエッチングする。次いで、上記フォトレジスト膜（図示せず）を除去し、絶縁膜ＩＬ１ａをマスクとして、さらに、半導体基板（ｐ−型のエピタキシャル層ＰＥＰ２、ｎ−型エピタキシャル層ＮＥＰ２、ｎ型エピタキシャル膜ＮＢＬ等）をエッチングすることで、深溝ＤＴを形成する。深溝ＤＴの底部は、例えば、ｐ−型のエピタキシャル層ＰＥＰ１まで達する。また、深溝ＤＴは、活性領域を区画する絶縁領域ＳＴＩの略中央部に設けられる。よって、深溝ＤＴは、ＬＤＭＯＳトランジスタが形成される活性領域やＣＭＯＳトランジスタが形成される活性領域を囲むように形成される（図４）。別の言い方をすれば、深溝ＤＴは、第１素子形成領域１Ａや第２素子形成領域２Ａの外周領域に配置される。そして、給電領域３Ａにおいても、略矩形状（ライン状）の深溝ＤＴが形成される。
次いで、第１素子形成領域１Ａをフォトレジスト膜などで覆い、深溝ＤＴの底面に露出したｐ−型のエピタキシャル層ＰＥＰ１に、ホウ素（Ｂ）などのｐ型の不純物を注入することで、ｐ型の不純物領域ＰＡを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。この後、導入された不純物を活性化するための熱処理（活性化処理）を行ってもよい。
次いで、図１４、図１５に示すように、深溝ＤＴの内部を含む半導体基板上に、ＣＶＤ法などを用いて酸化シリコン膜などよりなる絶縁膜ＩＬ１ｂを堆積する。この際、深溝ＤＴの内部に形成される酸化シリコン膜に空隙ＳＰが形成されてもよい。次いで、酸化シリコン膜の上部を、ＣＭＰ法などを用いて平坦化する。この平坦化後において、酸化シリコン膜の上面は、ゲート電極ＧＥ上の絶縁膜ＩＬ１ａの上面より高くなるように、酸化シリコン膜を形成する。これにより、絶縁膜ＩＬ１ａ、ＩＬ１ｂよりなる層間絶縁膜ＩＬ１が形成される。
次いで、図１６に示すように、給電領域３Ａに深溝ＤＴ２を形成する。給電領域３ＡのプラグＰＳＵＢ形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ｂをエッチングすることにより、深溝ＤＴの内部に深溝ＤＴ２を形成する。この際、深溝ＤＴの内部に、空隙ＳＰが形成されていれば、深溝ＤＴ２が形成しやすい。深溝ＤＴ２の側壁には、絶縁膜ＩＬ１ｂが残存していてもよい。また、深溝ＤＴ２の底面からは、ｐ型の不純物領域ＰＡが露出する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
次いで、図１７、図１８に示すように、プラグＰ１形成領域に開口を有するフォトレジスト膜（図示せず）をマスクとして用いて、絶縁膜ＩＬ１ｂおよびＩＬ１ａをエッチングすることにより、コンタクトホールＣ１を形成する。このコンタクトホールＣ１は、第２素子形成領域２Ａの内部領域において、ソース、ドレイン領域（ｎ＋型半導体領域ＮＲ、ｐ＋型半導体領域ＰＲ）やゲート電極ＧＥ上に形成される。また、コンタクトホールＣ１は、第１素子形成領域１Ａにおいて、ソース領域ＳＲ、ドレイン領域ＤＲやｎ＋型のボディコンタクト領域ＢＣ上に形成される。このように、コンタクトホールＣ１は、各トランジスタの構成部上に形成される。
次いで、図１９、図２０に示すように、深溝ＤＴ２およびコンタクトホールＣ１の内部に、導電膜（導電体）を埋め込むことにより、プラグＰＳＵＢ、Ｐ１を形成する。即ち、プラグＰＳＵＢ、Ｐ１の内部を含む絶縁膜ＩＬ１ｂ上に、導電膜を堆積し、絶縁膜ＩＬ１ｂ上の不要な導電性膜をＣＭＰ法またはエッチバック法などによって除去する。具体的には、図６を参照しながら説明したように、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｔｉ膜よりなる積層膜を堆積し、ＣＭＰ法またはエッチバック法などにより積層膜の上部を絶縁膜ＩＬ１ｂが露出するまで除去する。このように、バリアメタルであるＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｔｉ膜の最下層をＰＶＤ膜としたので、前述したように、金属シリサイド層ＳＩＬを安定して形成することができ、コンタクト抵抗の安定化を図ることができる。また、ＣＶＤ−ＴｉＮ膜やＣＶＤ−Ｔｉ膜のＣＶＤ膜によりバリアメタルとしての機能を維持できる。また、かかるバリアメタルであれば、微細なコンタクトホールＣ１も同時に、特性良く埋め込むことができる。
次いで、図２１、図２２に示すように、絶縁膜ＩＬ１ａおよび絶縁膜ＩＬ１ｂよりなる層間絶縁膜ＩＬ１上に、第１層目の配線である配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ１上に、導電性膜として、ＴｉＮ膜／Ｔｉ膜よりなるバリアメタル膜とＡｌ膜をスパッタリング法などを用いて堆積し、パターニングすることにより配線Ｍ１を形成する。
次いで、配線Ｍ１上を含む層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として、酸化シリコン膜などの絶縁膜をＣＶＤ法などを用いて形成する。次いで、層間絶縁膜ＩＬ２中にコンタクトホールを形成し、その内部に、導電性膜を埋め込むことにより、プラグＰ２を形成する。さらに、層間絶縁膜ＩＬ２上に、第２層目の配線である配線Ｍ２を形成し、さらに、層間絶縁膜ＩＬ３を形成する。プラグＰ２、配線Ｍ２、層間絶縁膜ＩＬ３は、プラグＰ１、配線Ｍ２、層間絶縁膜ＩＬ２と同様にして形成することができる（図１、図５参照）。この後、さらに上層の配線を形成してもよく、最上層の配線上には、保護膜となるパッシベーション膜が形成される。なお、配線は、パターニング法の他ダマシン法などを用いて形成してもよい。
以上のようにして、本実施の形態１の半導体装置が製造される。
（実施の形態２）
上記実施の形態１においては、プラグＰＳＵＢ、Ｐ１を、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｔｉ膜よりなる積層膜で構成したが、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＰＶＤ−Ｔｉ膜で構成してもよい。
［構造説明］
図２３は、本実施の形態の半導体装置の構成を示す断面図である。なお、プラグＰＳＵＢ、Ｐ１以外の構成は、実施の形態１（図１、図４、図５）と同様であるため、その説明を省略する。
図２３に示すように、プラグＰＳＵＢは、深溝ＤＴ２に埋め込まれた、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＰＶＤ−Ｔｉ膜よりなる。ＣＶＤ−ＴｉＮ膜の膜厚は、例えば、１０ｎｍ程度であり、ＰＶＤ−Ｔｉ膜の膜厚は５ｎｍ程度である。また、プラグＰ１は、プラグＰＳＵＢと同様に、コンタクトホールＣ１内に埋め込まれた、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＰＶＤ−Ｔｉ膜よりなる。
本実施の形態においても、プラグＰＳＵＢを構成するバリアメタル膜であって、最下層の第１バリアメタル膜ＢＭ１をＰＶＤ−金属膜（ＰＶＤ法により形成された金属膜）としたので、ＰＶＤ−金属膜とその下層のシリコン層（またはシリコン基板）との境界に形成される金属シリサイド層ＳＩＬを安定して形成することができる。これによりコンタクト抵抗の安定化を図る等、実施の形態１と同様の効果を得ることができる。
また、本実施の形態においては、バリアメタル膜を２層（ＣＶＤ−ＴｉＮ膜／ＰＶＤ−Ｔｉ膜）で構成したので、実施の形態１の３層の場合より、バリアメタル膜の薄膜化が可能であり、コンタクトホールＣ１の埋め込み特性がより良好となる。
［製法説明］
本実施の形態の半導体装置の形成工程について、プラグＰＳＵＢ、Ｐ１の形成工程以外の工程は、実施の形態１（図８〜図２２参照）と同様であるため、その説明を省略する。
プラグＰＳＵＢ、Ｐ１の形成工程については、実施の形態１の場合のプラグＰ１の形成工程（図６参照）のうち、ＣＶＤ−Ｔｉ膜の形成工程を省略し、バリアメタル膜として、ＣＶＤ−ＴｉＮ膜／ＰＶＤ−Ｔｉ膜の積層膜を形成すればよい。
（実施の形態３）
上記実施の形態１においては、プラグＰＳＵＢ、Ｐ１を、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｔｉ膜よりなる積層膜で構成したが、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｃｏ膜よりなる積層膜で構成してもよい。
［構造説明］
図２４は、本実施の形態の半導体装置の構成を示す断面図である。なお、プラグＰＳＵＢ、Ｐ１以外の構成は、実施の形態１（図１、図４、図５）と同様であるため、その説明を省略する。
図２４に示すように、プラグＰＳＵＢは、深溝ＤＴ２に埋め込まれた、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｃｏ膜よりなる。また、プラグＰ１は、プラグＰＳＵＢと同様に、コンタクトホールＣ１内に埋め込まれた、ＣＶＤ−Ｗ膜／ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｃｏ膜よりなる。この場合、プラグＰＳＵＢの底部には、ＣｏＳｉＸ膜（ＳＩＬ）が設けられる。
本実施の形態においても、プラグＰＳＵＢを構成するバリアメタル膜であって、最下層の第１バリアメタル膜ＢＭ１をＰＶＤ−金属膜（ＰＶＤ法により形成された金属膜）としたので、ＰＶＤ−金属膜とその下層のシリコン層（またはシリコン基板）との境界に形成される金属シリサイド層ＳＩＬを安定して形成することができる。これによりコンタクト抵抗の安定化を図る等、実施の形態１と同様の効果を得ることができる。
また、ＣｏＳｉＸは、ＴｉＳｉＸより低抵抗であり、コンタクト抵抗のさらなる安定化を図ることができる。なお、ＰＶＤ−Ｃｏ膜に代えて、ＰＶＤ−Ｎｉ膜を用いてもよい。この場合、プラグＰＳＵＢの底部には、ＮｉＳｉＸ（ニッケルシリサイド）膜が設けられる。
［製法説明］
本実施の形態の半導体装置の形成工程について、プラグＰＳＵＢ、Ｐ１の形成工程以外の工程は、実施の形態１（図８〜図２２参照）と同様であるため、その説明を省略する。
プラグＰＳＵＢ、Ｐ１の形成工程については、実施の形態１の場合のプラグＰ１の形成工程（図６参照）のうち、ＰＶＤ−Ｔｉ膜の形成工程を、ＰＶＤ−Ｃｏ膜の形成工程とすればよい。即ち、深溝ＤＴ２の内部に、ＰＶＤ法の一種であるスパッタリング法により、第１バリアメタル膜ＢＭ１として薄いＣｏ膜を形成すればよい（図６（Ｂ）参照）。
なお、本実施の形態においては、バリアメタル膜を３層（ＣＶＤ−ＴｉＮ膜／ＣＶＤ−Ｔｉ膜／ＰＶＤ−Ｃｏ膜）としたが、実施の形態２のように２層（ＣＶＤ−ＴｉＮ膜／ＰＶＤ−Ｃｏ膜）としてもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態においては、半導体基板として、エピタキシャル層（ｎ型エピタキシャル膜ＮＢＬ）ＥＰを有する半導体基板を例示したが、図２６に示すように、厚い絶縁層ＢＯＸおよびその上のエピタキシャル層ＥＰを有する半導体基板（いわゆるＳＯＩ基板（Silicon On Insurator wafer））を用いてもよい。図２６は、本実施の形態の半導体装置の他の構成を示す断面図である。特に、絶縁層ＢＯＸが、２μｍ以上の厚さを有するＳＯＩ基板では、プラグ（基板コンタクト）ＰＳＵＢが深くならざるを得ず、上記実施の形態１〜３のバリアメタル膜の構成を採用することで、プラグ（基板コンタクト）ＰＳＵＢのコンタクト抵抗の安定化を図ることができる。
また、上記実施の形態においては、第１素子形成領域１Ａに形成される素子としてＬＤＭＯＳトランジスタを例示したが、ｎ型エピタキシャル膜ＮＢＬによる分離を必要とする素子であれば、他の素子を設けてもよい。他の素子としては、バイポーラトランジスタやダイオードなどを例示することができる。また、ＳＯＩ基板に形成される素子も、図２６に示すＣＭＯＳトランジスタに限定されず、他の素子を形成してもよい。
１Ａ 第１素子形成領域
２Ａ 第２素子形成領域
３Ａ 給電領域
ＢＣ ボディコンタクト領域
ＢＭ１ 第１バリアメタル膜
ＢＭ２ 第２バリアメタル膜
ＢＭ３ 第３バリアメタル膜
ＢＯＸ 絶縁層
Ｃ１ コンタクトホール
ＤＲ ドレイン領域
ＤＴ 深溝
ＤＴ２ 深溝
ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ１ａ 絶縁膜
ＩＬ１ｂ 絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
Ｍ 金属膜
Ｍ１ 配線
Ｍ２ 配線
ＮＢＬ ｎ型エピタキシャル膜
ＮＭ 低濃度ｎ型半導体領域
ＮＲ 高濃度ｎ型半導体領域
ＮＷ ｎ型ウエル領域
Ｐ１ プラグ
Ｐ２ プラグ
ＰＡ ｐ型の不純物領域
ＰＤＲ ｐ型ドリフト領域
ＰＥＰ１ ｐ型のエピタキシャル層
ＰＥＰ２ ｐ型のエピタキシャル層
ＰＭ 低濃度ｐ型半導体領域
ＰＲ 高濃度ｐ型半導体領域
ＰＳＵＢ プラグ
ＰＷ ｐ型ウエル領域
Ｓ 支持基板
ＳＩＬ 金属シリサイド層
ＳＰ 空隙
ＳＲ ソース領域
ＳＴＩ 絶縁領域
ＳＴＩｄ ドレイン絶縁領域
ＳＷ 側壁絶縁膜

Claims (20)

  1. 第１領域、第２領域、第３領域を有する基板と、
    前記第１領域に形成された第１素子と、
    前記第２領域に形成された第２素子と、
    前記第３領域に設けられた第１接続部と、
    前記第２領域に設けられた第２接続部と、を有し、
    前記第１接続部は、前記基板まで到達する第１溝内の第１導電体よりなり、
    前記第２接続部は、前記第２素子の構成部まで到達する第２溝内の第２導電体よりなり、
    前記第１溝のアスペクト比は、前記第２溝のアスペクト比より大きく、
    前記第１導電体は、前記第１溝の底面および側壁に形成された第１導電性膜と、前記第１導電性膜上に形成された第２導電性膜と、前記第２導電性膜上に形成された第３導電性膜と、前記第３導電性膜上に、前記第１溝の内部を埋め込むように形成された第４導電性膜とを有し、
    前記第２導電体は、前記第２溝の底面および側壁に形成された前記第１導電性膜と、前記第１導電性膜上に形成された前記第２導電性膜と、前記第２導電性膜上に形成された前記第３導電性膜と、前記第３導電性膜上に、前記第２溝の内部を埋め込むように形成された前記第４導電性膜とを有し、
    前記第１導電性膜は、物理気相成長法により形成された第１金属よりなる膜である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２導電性膜は、化学気相成長法により形成された前記第１金属よりなる膜である、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第３導電性膜は、化学気相成長法により形成された前記第１金属の化合物膜である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１溝の底面には、前記基板と前記第１金属との化合物膜が形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１溝のアスペクト比は、１５以上である、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１溝の深さは、１２μｍ以上である、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１溝の幅は、０．８μｍ以下である、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１溝の平面形状は、ライン状であり、前記第２溝の平面形状は、略円形である、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１導電性膜は、前記第２導電性膜より、Ｃｌ（塩素）の含有割合が小さい、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１導電性膜は、前記第２導電性膜より、Ｃ（炭素）の含有割合が小さい、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記基板は、支持基板と、前記支持基板上に形成されたエピタキシャル層とを有する、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記基板は、前記第１素子の下部において、前記エピタキシャル層中に、埋め込み拡散層を有する、半導体装置。
  13. （ａ）基板の第１領域に、第１素子を形成し、前記基板の第２領域に第２素子を形成する工程、
    （ｂ）前記基板の第３領域および前記基板の第２領域の外周領域に、第１溝を形成する工程、
    （ｃ）前記第１素子および前記第２素子上に、層間絶縁膜を形成する工程、
    （ｄ）前記第３領域の前記第１溝上および前記第１溝内部の前記層間絶縁膜を除去することにより、前記基板まで到達する第２溝を形成する工程、
    （ｅ）前記第２領域の内部領域に、前記第２素子の構成部まで到達する第３溝を形成する工程、
    （ｆ）前記第２溝および前記第３溝の内部に、導電体を形成する工程、
    を有し、
    前記（ｆ）工程は、
    （ｆ１）前記第２溝および前記第３溝の底面および側壁に、第１導電性膜を形成する工程、
    （ｆ２）前記第１導電性膜上に、第２導電性膜を形成する工程、
    （ｆ３）前記第２導電性膜上に、第３導電性膜を形成する工程、
    （ｆ４）前記第３導電性膜上に、前記第２溝および前記第３溝の内部を埋め込むように、第４導電性膜を形成する工程、
    を有し、
    前記（ｆ２）工程は、物理気相成長法を用いて、第１金属よりなる前記第１導電性膜を形成する工程である、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｂ）工程の後、前記第１溝の底部の前記基板に、不純物イオンを注入する工程を有する、半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記第１溝の内部に空隙を有する前記層間絶縁膜が埋め込まれる、半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記第２導電性膜は、化学気相成長法により形成された前記第１金属よりなる膜であり、
    前記第３導電性膜は、化学気相成長法により形成された前記第１金属の化合物膜であり、
    前記第２溝の底面には、前記基板と前記第１金属との化合物膜が形成される、半導体装置の製造方法。
  17. 請求項１３記載の半導体装置の製造方法において、
    前記第２溝のアスペクト比は、１５以上であり、前記第２溝の深さは、１２μｍ以上であり、前記第２溝の幅は、０．８μｍ以下である、半導体装置の製造方法。
  18. 請求項１３記載の半導体装置の製造方法において、
    前記第２溝の平面形状は、ライン状であり、前記第３溝の平面形状は、略円形である、半導体装置の製造方法。
  19. 請求項１３記載の半導体装置の製造方法において、
    前記基板は、支持基板と、前記支持基板上に形成されたエピタキシャル層とを有する、半導体装置の製造方法。
  20. 第１領域、第２領域、第３領域を有する基板と、
    前記第１領域に形成された第１素子と、
    前記第２領域に形成された第２素子と、
    前記第３領域に設けられた第１接続部と、
    前記第２領域に設けられた第２接続部と、を有し、
    前記第１接続部は、前記基板まで到達する第１溝内の第１導電体よりなり、
    前記第２接続部は、前記第２素子の構成部まで到達する第２溝内の第２導電体よりなり、
    前記第１溝のアスペクト比は、前記第２溝のアスペクト比より大きく、
    前記第１導電体は、前記第１溝の底面および側壁に形成された第１導電性膜と、前記第１導電性膜上に形成された第２導電性膜と、前記第２導電性膜上に、前記第１溝の内部を埋め込むように形成された第３導電性膜とを有し、
    前記第２導電体は、前記第２溝の底面および側壁に形成された前記第１導電性膜と、前記第１導電性膜上に形成された前記第２導電性膜と、前記第２導電性膜上に、前記第２溝の内部を埋め込むように形成された前記第３導電性膜とを有し、
    前記第１導電性膜は、物理気相成長法により形成された第１金属よりなる膜である、半導体装置。
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