KR100475117B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

큰 아스펙트비 및 작은 CD를 가지는 콘택홀과 같은 리세스 영역을 매립하는 공정을 포함하는 금속 배선 형성 공정에서 스텝커버리지 조절막을 이용하여 금속 배선층의 스텝커버리지를 증가시킴으로써 콘택홀 내부에서 금속 배선층의 양호한 증착 상태 및 매립 상태를 얻을 수 있는 반도체 소자의 금속 배선 형성 방법에 대하여 개시한다. 본 발명에서는 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성한다. 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 장벽 금속막을 형성한다. 상기 절연막 패턴의 상부에서보다 상기 리세스 영역 내벽 위에서 더 작은 두께를 가지는 스텝커버리지 조절막을 상기 장벽 금속막 위에 형성한다. CVD (chemical vapor deposition) 공정에 의하여 상기 스텝커버리지 조절막 위에 Al막을 형성한다.

Description

반도체 소자의 금속 배선 형성 방법 {Method for forming metal wiring layer of semiconductor device}
본 발명은 금속 배선 구조를 구비한 반도체 집적 회로의 제조 방법에 관한 것으로, 특히 서브미크론(submicron) 디자인 룰에 따라 작은 피쳐 사이즈를 가지는 고집적 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
회로의 선폭이 좁아짐에 따라, 알루미늄과 같은 배선 재료를 사용하는 반도체 소자의 제조 공정에 있어서 배선 형성을 위한 증착 공정으로서 종래의 기술을 그대로 적용하기에는 기술적 한계가 있다. 그에 따라, 하층의 도전층과 상층의 알루미늄 배선과의 접속부인 콘택홀(contact hole), 또는 하층의 알루미늄 배선과 상층의 알루미늄 배선과의 접속부인 비아홀(via hole) 내부를 배선 물질로 완전히 매립하는 기술이 이들 사이의 전기적 접속을 가능하게 하기 위하여 매우 중요한 기술로 강조되고 있다.
콘택홀 또는 비아홀(이하, 단지 "콘택홀"이라 약칭함), 트렌치 등과 같은 리세스(recess) 영역을 알루미늄으로 매립하는 데 있어서, 보다 우수한 전기적 특성 및 보다 완벽한 매립 특성을 얻기 위하여, 다양한 공정 기술이 개발되고 있다. 차세대급 기억 소자 제조에 있어서, 회로의 선폭이 0.25㎛ 이하인 금속 배선 형성을 위한 증착 공정에서는 콘택홀의 아스펙트비(aspect ratio)가 크기 때문에, 스퍼터링 방식과 같은 PVD(physical vapor deposition) 방법에만 의존하는 것은 부적절하다. 이와 같은 점을 극복하기 위하여, PVD 방법에 비하여 스텝커버리지(step coverage) 특성이 우수한 CVD(chemical vapor deposition) 방법을 이용하여 알루미늄 배선을 형성하는 공정에 관한 다양한 연구가 진행되어 왔다.
그러나, Al로 매립하여야 할 리세스 영역의 아스펙트비가 증가하면 CVD 방법에 의하여 형성되는 Al막(이하, "CVD-Al막"이라 함)의 스텝커버리지(step coverage)는 하지막의 종류 및 두께에 따라 민감하게 영향을 받게 된다. 통상적으로, CVD-Al막을 형성할 때 하지막의 두께가 두꺼울수록 상기 하지막상에서의 Al 증착 속도가 빨라지는 것으로 알려져 있다. 예를 들면, 스텝커버리지가 불량한 증착 방식인 PVD 방법으로 형성된 TiN막을 접착층(wetting later)으로 하여 하지막으로 사용하는 경우, 콘택홀과 같은 리세스 영역의 내부에는 상기 접착층이 얇게 증착되고 상기 리세스 영역의 외부에는 상기 접착층이 두껍게 증착된다. 이와 같이 불량한 스텝커버리지를 보이는 접착층 위에 CVD-Al막을 형성하면, 상기 리세스 영역의 외부에는 비교적 두꺼운 Al막이 얻어지고, 상기 리세스 영역의 내부에는 비교적 얇은 Al막이 얻어져서 Al 배선층의 스텝커버리지가 더욱 열화된다.
이와 같은 문제를 해결하기 위하여, 종래 기술에 따른 금속 배선 형성 방법에서는 Al막을 형성하기 전에 미리 형성하는 접착층을 CVD 방법으로 형성하여, 보다 우수한 스텝커버리지를 보이는 Al 배선층을 형성하고자 하였다. 즉, CVD 방법으로 형성된 접착층을 사용하는 경우, CVD-Al막 형성시 Al의 증착 속도가 콘택홀 내부 및 외부에서 대략 동일한 수준을 유지하게 된다. 그러나, 콘택홀의 아스펙트비가 커지고 CD(critical dimension)이 작아질수록 CVD 방법으로 접착층을 형성하여도 CVD-Al막 형성 후 콘택홀 내부에서 양호한 Al 증착 상태 및 양호한 Al 매립 상태를 얻는 데에는 한계가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제들을 해결하고자 하는 것으로, 콘택홀과 같은 리세스 영역을 매립하기 위한 금속 배선 형성 공정시 리세스 영역의 내부에서의 금속 증착 속도가 외부에서보다 증가되어 우수한 스텝커버리지를 가지는 금속 배선층을 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 큰 아스펙트비 및 작은 CD를 가지는 리세스 영역 내부에서도 금속막의 양호한 증착 상태 및 양호한 매립 상태를 제공할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성한다. 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 장벽 금속막을 형성한다. 상기 절연막 패턴의 상부에서보다 상기 리세스 영역 내벽 위에서 더 작은 두께를 가지는 스텝커버리지 조절막을 상기 장벽 금속막 위에 형성한다. CVD (chemical vapor deposition) 공정에 의하여 상기 스텝커버리지 조절막 위에 Al막을 형성한다.
상기 리세스 영역은 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀, 또는 상기 절연막 패턴의 두께보다 작은 깊이로 형성된 트렌치를 구성할 수 있다.
상기 장벽 금속막은 TiN막으로 이루어질 수 있으며, 상기 TiN막은 CVD 또는 PVD (physical vapor deposition) 공정에 의하여 형성될 수 있다.
또는, 장벽 금속막은 Ti막＼TiN막의 적층 구조로 이루어질 수 있으며, 상기 적층 구조를 구성하는 Ti막 및 TiN막은 각각 CVD 또는 PVD 공정에 의하여 형성될 수 있다.
상기 스텝커버리지 조절막은 상기 리세스 영역 내벽 위에서의 두께가 0Å보다 크고 상기 절연막 패턴의 상부에서의 두께의 20% 이하인 두께를 가지는 것이 바람직하다.
상기 스텝커버리지 조절막은 PVD 공정에 의하여 형성된 Ti막 또는 Ta막, 또는 플라즈마 CVD 공정에 의하여 형성된 Ti막 또는 Ta막으로 이루어질 수 있다. 플라즈마 CVD 공정에 의하여 형성된 Ti막 또는 Ta막으로 이루어지는 상기 스텝커버리지 조절막의 두께를 제어하기 위하여, 본 발명의 일 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 상기 플라즈마 CVD 공정시 인가되는 마이크로파 파워와, 상기 플라즈마 CVD 공정시 공급되는 소스 가스의 유량을 조절하는 단계를 더 포함한다.
또한, 상기 스텝커버리지 조절막은 플라즈마 CVD 공정에 의하여 형성된 TiN막 또는 TaN막으로 이루어질 수도 있다. 이 경우, 상기 스텝커버리지 조절막의 두께를 제어하기 위하여, 상기 플라즈마 CVD 공정시 인가되는 마이크로파 파워와, 상기 플라즈마 CVD 공정시 공급되는 소스 가스들의 유량비를 조절하는 단계를 더 포함할 수 있다.
상기 Al막은 MPA (methylpyrrolidine alane), DMEAA(dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용하는 MOCVD (metal organic CVD) 방법에 의하여 형성되는 것이 바람직하다.
본 발명의 일 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 상기 Al막을 평탄화시키는 단계를 더 포함할 수 있다. 이 때, 상기 Al막을 평탄화시키기 위하여 CMP (chemical mechanical polishing) 방법 또는 에치백 (etchback) 방법을 이용한다.
또한, 본 발명의 일 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 상기 Al막 위에 금속막을 형성하는 단계 및 상기 금속막이 형성된 결과물을 열처리하는 단계를 더 포함할 수 있다. 상기 금속막은 Al 또는 Al 합금으로 이루어진다. 바람직하게는, 상기 열처리는 350 ∼ 500℃의 온도로 행해진다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 다른 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성한다. CVD 공정에 의하여 형성된 TiN막을 포함하는 제1 라이너를 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 형성한다. PVD 공정에 의하여 형성된 Ti막으로 이루어지는 제2 라이너를 상기 제1 라이너 위에 형성한다. 상기 리세스 영역의 내부 및 상기 절연막 패턴의 상부에 금속 배선층을 형성한다.
상기 제2 라이너는 상기 절연막 패턴의 상부에서보다 상기 리세스 영역 내벽 위에서 더 작은 두께를 가지도록 형성된다. 상기 제1 라이너는 TiN막, 또는 Ti막＼TiN막의 적층 구조로 이루어지는 장벽 금속막을 구성할 수 있다.
본 발명의 다른 양태에 따른 반도체 소자의 금속 배선 형성 방법에서, 상기 금속 배선층은 Al 또는 Al 합금으로 이루어진다. 상기 금속 배선층을 형성하기 위하여, CVD 공정에 의하여 상기 제2 라이너 위에 Al 또는 Al 합금으로 이루어지는 제1 금속막을 형성한다.
또한, 본 발명의 다른 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는, 상기 금속 배선층을 형성하기 위하여 상기 제2 라이너 위에 Al 또는 Al 합금으로 이루어지는 제1 금속막을 CVD 공정에 의하여 형성하는 단계와, 상기 제1 금속막 위에 Al 또는 Al 합금으로 이루어지는 제2 금속막을 PVD 공정에 의하여 형성하는 단계와, 상기 제1 금속막 및 제2 금속막이 리플로우될 수 있도록 상기 제2 금속막이 형성된 결과물을 열처리하는 단계를 포함할 수 있다. 또한, 상기 제2 금속막을 형성하기 전에 상기 제1 금속막을 평탄화시키는 단계를 더 포함할 수도 있다.
본 발명에 따르면, 금속 배선 형성 공정시 리세스 영역 내부에서의 금속 증착 속도가 외부에서보다 증가되어 우수한 스텝커버리지를 가지는 금속 배선층을 형성할 수 있으며, 아스펙트비가 크고 CD가 작은 리세스 영역 내부에서도 금속막의 양호한 증착 상태 및 양호한 매립 상태를 제공할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 리세스 영역(22)을 구비하는 절연막 패턴(20)을 형성한다. 상기 절연막 패턴(20)은 단위 소자간의 격리, 또는 다층 배선 구조에서의 층간 분리를 위한 층간절연막을 구성할 수 있다. 상기 리세스 영역(22)은 도 1에 도시한 바와 같이 상기 반도체 기판(10)의 도전 영역(도시 생략)을 노출시키는 콘택홀을 구성할 수 있다. 또는, 상기 절연막 패턴(20)의 두께보다 작은 깊이로 형성된 트렌치(trench)를 구성할 수도 있다.
도 2를 참조하면, 상기 리세스 영역(22)의 내벽 및 상기 절연막 패턴(20)의 상부에 장벽 금속막(30)을 형성한다. 상기 장벽 금속막(30)은 TiN막, 또는 Ti막＼TiN막의 적층 구조로 이루어질 수 있다. 상기 장벽 금속막(30)을 구성하는 상기 TiN막은 후속 공정에서의 금속 배선층 형성시 접착층 역할을 하기 위한 제1 라이너를 구성한다. 상기 Ti막은 CVD 또는 PVD 공정에 의하여 형성될 수 있다. 상기 TiN막은 CVD 또는 PVD 공정에 의하여 형성될 수 있으나, CVD 방법으로 형성되는 것이 바람직하다.
도 3을 참조하면, 상기 장벽 금속막(30) 위에 제2 라이너인 스텝커버리지 조절막(40)을 형성한다. 상기 스텝커버리지 조절막(40)은 상기 절연막 패턴(20)의 상부에서보다 상기 리세스 영역(22) 내벽 위에서 더 작은 두께를 가진다. 즉, 도 3에 도시한 바와 같이, 상기 스텝커버리지 조절막(40)중 상기 리세스 영역(22)의 내벽 특히 상기 리세스 영역(22)의 저면에서의 두께(t2)는 상기 절연막 패턴(20)의 상부에서의 두께(t1)보다 작다 (t1 > t2). 바람직하게는, 상기 스텝커버리지 조절막(40)은 상기 리세스 영역(22)의 내벽 위에서의 두께(t2)가 0Å보다 크고 상기 절연막 패턴(20)의 상부에서의 두께(t1)의 20% 이하인 두께를 가지도록 한다. 특히, 상기 리세스 영역(22)의 아스펙트비가 10 이상인 경우에는 상기 스텝커버리지 조절막(40)은 상기 리세스 영역(22)의 내벽 위에서의 두께(t2)가 0Å보다 크고 상기 절연막 패턴(20)의 상부에서의 두께(t1)의 10% 이하인 두께를 가지도록 한다.
상기와 같이 위치에 따라 다른 두께를 가지는 상기 스텝커버리지 조절막(40)은 Ti막, TiN막, Ta막 또는 TaN막으로 구성될 수 있다.
상기 스텝커버리지 조절막(40)을 Ti막 또는 Ta막으로 구성하는 경우, 상기 Ti막 또는 Ta막을 PVD 공정에 의하여 형성함으로써 원하는 바와 같은 스텝커버리지 특성을 가지는 상기 스텝커버리지 조절막(40)을 얻을 수 있다. Ti막 또는 Ta막으로 이루어지는 상기 스텝커버리지 조절막(40)을 플라즈마 CVD 공정에 의하여 형성할 수도 있다. 이 경우에는, 상기 스텝커버리지 조절막(40)의 두께를 제어하기 위하여, 상기 플라즈마 CVD 공정시 인가되는 마이크로파 파워와, 상기 플라즈마 CVD 공정시 공급되는 Ti 소스 가스 또는 Ta 소스 가스의 유량을 조절한다. 즉, 통상적인 플라즈마 CVD 방법으로 Ti막 또는 Ta막을 형성하는 경우보다 증가된 마이크로파 파워를 공급하는 동시에 감소된 유량의 소스 가스를 공급한다. 예를 들면, 통상적인 플라즈마 CVD 방법으로 Ti막을 형성하는 경우에는 CVD 공정시 인가되는 마이크로파 파워가 약 300W이고, 소스 가스인 TiCl4의 공급시 유량이 약 5sccm이다. 그러나, 본 발명에 따른 방법에서 형성하고자 하는 상기 스텝커버리지 조절막(40)을 구성하기 위하여, 통상적인 방법에서보다 증가된 약 700W 이상의 마이크로파 파워를 적용하는 동시에, 통상적인 소스 가스 유량보다 감소된 약 2sccm 이하의 유량으로 TiCl4 소스 가스를 공급한다. 상기 스텝커버리지 조절막(40)으로서 Ti막을 형성하는 경우에는 후속 공정에서 상기 Ti막 위에 형성되는 Al 또는 Al 합금의 금속막 식각 공정 후 야기될 수 있는 결함 발생 가능성이 현저히 낮아진다. 이는 Al막의 하지막이 Ti막으로 구성되는 경우에는 TiN 하지막의 경우에 비하여 금속막 식각 공정 후 발생될 수 있는 그루빙(grooving) 현상 발생이 현저히 완화되기 때문이다.
상기 스텝커버리지 조절막(40)을 TiN막 또는 TaN막으로 구성하는 경우에는 플라즈마 CVD 공정을 이용한다. 이 경우에도 마찬가지로, 상기 스텝커버리지 조절막(40)의 두께를 제어하기 위하여, 상기 플라즈마 CVD 공정시 인가되는 마이크로파 파워와, 상기 플라즈마 CVD 공정시 공급되는 소스 가스들의 유량을 조절한다. 즉, 통상적인 플라즈마 CVD 방법으로 TiN막 또는 TaN막을 형성하는 경우보다 증가된 마이크로파 파워를 공급하는 동시에 감소된 유량의 소스 가스들을 공급한다. 예를 들면, 통상적인 플라즈마 CVD 방법으로 TiN막을 형성하는 경우에는 CVD 공정시 인가되는 마이크로파 파워가 약 300W이고, 소스 가스로서 약 30sccm의 TiCl4 및 약 100sccm의 NH3를 공급한다. 그러나, 본 발명에 따른 방법에서 형성하고자 하는 상기 스텝커버리지 조절막(40)을 구성하기 위하여, 통상적인 방법에서보다 증가된 약 700W 이상의 마이크로파 파워를 적용하는 동시에, 통상적인 유량보다 감소된 유량의 소스 가스, 즉 약 1sccm 이하의 TiCl4 및 약 10sccm 이하의 NH3를 공급한다.
상기와 같이, 상기 리세스 영역(22)의 저면에서의 두께(t2)가 상기 절연막 패턴(20)의 상부에서의 두께(t1)보다 작도록 형성된 상기 스텝커버리지 조절막(40)을 상기 장벽 금속막(30) 위에 형성함으로써, 후속 공정에서 CVD 방법에 의하여 금속 배선층을 형성할 때 상기 리세스 영역(22) 내부에서의 증착 속도가 상기 리세스 영역(22)의 외부에서보다 더 빠르게 되어 상기 금속 배선층의 스텝커버리지를 증가시킬 수 있으며, 상기 리세스 영역(22) 내부에서의 금속 배선층의 증착 상태 및 매립 상태를 양호하게 할 수 있다. 본 명세서에서는 상기 설명한 바와 같은 스텝커버리지 조절막(40)을 사용하는 공정을 "SWP-Al (selective wetting process - Al) 공정"이라 명명한다. 이에 대한 보다 상세한 설명은 후술한다.
도 4를 참조하면, CVD 공정에 의하여 상기 스텝커버리지 조절막(40) 위에 제1 금속막(50)을 형성한다. 상기 제1 금속막(50)은 Al막 또는 Al 합금막으로 이루어진다. 상기 제1 금속막(50)을 형성하기 위하여 MPA (methylpyrrolidine alane), DMEAA(dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용하는 MOCVD (metal organic CVD) 방법을 이용할 수 있다.
이미 설명한 바와 같이, 상기 절연막 패턴(20)의 상부에서보다 상기 리세스 영역(22)의 저면에서 더 작은 두께로 형성된 상기 스텝커버리지 조절막(40) 위에 상기 제1 금속막(50)을 형성함으로써, 상기 제1 금속막(50) 형성시의 증착 속도가 상기 리세스 영역(22)의 외부에서보다 상기 리세스 영역(22)의 내부에서 더 빠르게 된다. 그 결과, 상기 제1 금속막(50)은 상기 절연막 패턴(20)의 상부에서보다 상기 리세스 영역(22) 내벽 위에서 더 큰 두께를 가지도록 형성된다. 즉, 도 4에 도시한 바와 같이, 상기 제1 금속막(40)중 상기 리세스 영역(22)의 내벽 특히 상기 리세스 영역(22)의 저면에서의 두께(T2)는 상기 절연막 패턴(20)의 상부에서의 두께(T1)보다 더 크다 (T1 < T2). 이와 같이 상기 리세스 영역(22) 내부에서의 증착 속도가 증가됨으로써 상기 리세스 영역(22) 내에서의 금속막 증착 특성 및 매립 특성을 향상시킬 수 있다.
도시하지는 않았으나, 상기 리세스 영역(22) 내부에만 상기 제1 금속막(50)으로 이루어지는 금속 플러그가 형성되도록 하기 위하여, 상기 제1 금속막(50)을 CMP(chemical mechanical polishing) 방법 또는 에치백(etchback) 방법으로 평탄화시키는 공정을 행할 수 있다.
도 5를 참조하면, 상기 제1 금속막(50) 위에 제2 금속막(60)을 PVD 공정에 의하여 형성한다. 상기 제2 금속막(60)은 Al 또는 Al 합금으로 이루어진다. 도 5에는 상기 제2 금속막(60)이 상기 제1 금속막(50) 위에만 형성되는 것으로 도시되었으나, 상기 제2 금속막(60)을 형성하기 전에 상기 제1 금속막(50)의 평탄화 공정을 행한 경우에는 상기 리세스 영역(22) 이외의 영역에서는 상기 제2 금속막(60)은 상기 스텝커버리지 조절막(40) 위에 직접 형성된다.
상기 제1 금속막(50) 및 제2 금속막(60)이 리플로우(reflow)될 수 있도록 상기 제2 금속막(60)이 형성된 결과물을 열처리한다. 상기 열처리는 350 ∼ 500℃의 온도로 행해지는 것이 바람직하다. 상기 열처리 결과, 상기 제1 금속막(50) 및 제2 금속막(60)이 서로 혼합되고 상면이 평탄화된 금속 배선층이 얻어진다.
본 출원인은 CVD 방법으로 형성되는 Al막은 하지막의 두께 뿐 만 아니라 종류 및 증착 방식과 같은 특성에 따라서도 그 증착 속도가 민감하게 변화된다는 것을 실험을 통하여 알게 되었다. 본 출원인은 하지막의 특성에 따라 증착 속도에 민감한 영향을 받는 CVD-Al막의 특성을 이용하여 콘택홀 또는 트렌치와 같은 리세스 영역을 가지는 패턴에서 CVD-Al막의 스텝커버리지를 향상시킬 수 있는 방법을 모색하였다.
도 6은 CVD 방법으로 형성된 TiN막 (이하, "CVD-TiN막"이라 함) 위에 PVD 방법으로 형성된 Ti막 (이하, "PVD-Ti막"이라 함)을 다양한 두께로 형성하였을 때, 그 위에 형성되는 CVD-Al막의 성장 속도를 측정한 결과를 나타낸 그래프이다.
도 6의 평가를 위하여, 웨이퍼상에 1000Å의 산화막을 형성한 후, 그 위에 각각 50Å의 동일한 두께를 가지는 CVD-TiN막을 형성하였다. 이들 각각의 CVD-TiN막 위에 PVD-Ti막을 10Å, 50Å 및 100Å의 두께로 형성하고, 이들 각각의 샘플 위에 CVD-Al막 형성을 위한 증착 공정을 60초 동안 행하였다.
도 6의 결과로부터, 50Å 두께의 CVD-TiN막 위에 PVD-Ti막을 10Å 증착한 경우에는 100Å 증착한 경우보다 CVD-Al막의 증착 속도가 약 25% 정도 증가한 것을 확인할 수 있다.
상기와 같은 공정을 콘택 형성 공정에 적용할 때, CVD-TiN막은 콘택홀 내측벽에서의 스텝커버리지가 100%를 나타내고 PVD-Ti막은 콘택홀 내측벽에서의 스텝커버리지가 약 10% 정도를 나타내는 경우에는, 콘택홀의 외부에서는 CVD-TiN막(50Å)＼PVD-Ti막(100Å)이 순차적으로 증착되며, 콘택홀의 내부에서는 CVD-TiN막(50Å)＼PVD-Ti막(10Å)이 증착된다. 따라서, 콘택홀 내부에서의 CVD-Al막의 증착 속도는 콘택홀 외부에 비해 약 25% 증가하게 된다.
이와 같이, 스텝커버리지가 우수한 CVD-TiN막과 스텝커버리지가 불량한 PVD-Ti막을 차례로 형성하고, 그 결과 얻어지는 하지막의 스텝커버리지에 따른 CVD-Al막 증착 특성을 이용하여 CVD-Al막의 스텝커버리지를 향상시킬 수 있다.
도 7은 CVD-Al막 위에 CVD-Al막을 직접 형성한 경우와, 본 발명의 방법에 따라 CVD-TiN막＼PVD-Ti막＼CVD-Al막을 형성한 경우에 얻어진 CVD-Al막의 표면 모폴로지를 비교한 것이다.
도 7에서, CVD-TiN막(50Å)으로 구성되는 하지막과, CVD-TiN막(50Å)＼PVD-Ti막(100Å)으로 구성되는 하지막의 위에 각각 CVD-Al막(600Å)을 동일하게 형성하였을 때 CVD-Al막의 표면 모폴로지는 상기 두 경우 모두 R.I.(refletive index)값이 210 이상인 매우 매끈한 표면을 유지하고 있음을 확인할 수 있다. 이와 같은 결과로부터, 본 발명의 방법에 따른 금속 배선 형성 방법을 실제의 반도체 소자 제조 공정에 적용할 때 후속의 사진식각 공정에 불리한 영향을 미치지 않는다는 것을 알 수 있다. 특히, CVD-TiN막(50Å)＼PVD-Ti막(100Å)으로 구성되는 하지막을 형성한 경우, 상기 CVD-Al막 위에 PVD-Al막을 형성하고 리플로우 공정을 행한 후, 이들 Al막을 식각하여 Al 배선을 형성하고 인라인(in line)으로 SEM(scanning electron microscope) 관찰을 한 결과, 그루빙(grooving) 현상이 발생되지 않고 깨끗한 Al 배선이 형성된 것을 확인하였다.
도 8 및 도 9는 각각 CVD-TiN막 위에 CVD-Al막을 직접 형성한 경우와, 본 발명의 방법에 따라 CVD-TiN막＼PVD-Ti막＼CVD-Al막을 형성한 경우에 얻어진 CVD-Al막 증착 특성을 평가한 결과를 나타낸 것이다.
도 8 및 도 9의 평가를 위하여, 실제의 반도체 소자 제조 공정시 적용되는 콘택홀 단차를 각각 8300Å으로 동일하게 유지하면서 콘택홀의 바닥 CD(critical dimension)가 200nm인 경우 및 105nm인 경우에 대하여, 각각 접착층 라이너로서 CVD-TiN막(50Å)을 단독으로 사용한 경우(도 8)와, CVD-TiN막(50Å)＼PVD-Ti막(100Å)을 사용한 경우(도 9)로 구분하고, 이들 각각에 대하여 Al 배선층을 형성하여 Al 증착 상태 및 매립 상태를 관찰하였다. 상기 Al 배선층은 CVD-Al막(50초)＼PVD-Al막(7400Å)＼리플로우(585℃, 3분)의 순서에 따라 형성하였다.
도 8 및 도 9의 결과에서 보는 바와 같이, 단차 8300Å에서 바닥 CD가 200nm인 경우(아스펙트비(A/R) = 4.1)에는, CVD-TiN막으로 이루어지는 라이너만 형성한 경우와, CVD-TiN막＼PVD-Ti막의 이중 라이너를 형성한 경우 모두 콘택홀 내부에서 연속적인 CVD-Al막이 형성되었으며, PVD-Al막＼리플로우 후에는 각각 보이드(void) 없는 완벽한 매립 상태를 보여주고 있다.
그러나, 바닥 CD가 105nm인 경우(A/R = 7.9)에는, CVD-TiN막 단독으로 라이너를 형성한 경우에는 콘택홀의 바닥쪽에서 연속적인 CVD-Al막이 형성되지 못하고 불연속적으로 섬(island) 형상의 막이 형성된 것을 확인할 수 있다. 이러한 현상으로 인해 CVD-Al막＼PVD-Al막＼리플로우 후 시드층(seed layer) 역할을 하는 CVD-Al막이 콘택홀의 바닥쪽에서 끊겨 있었으므로 콘택홀 내부에 보이드(void)가 형성되었다. 이는 CD가 감소할수록 콘택홀 입구가 CVD-Al막에 의하여 막히게 되어 콘택홀 바닥쪽으로의 CVD-Al 소스(source) 함입이 부족하게 되어 발생되는 것이다.
반면, 바닥 CD가 105nm인 경우(A/R = 7.9)에 있어서 CVD-TiN막＼PVD-Ti막의 이중 라이너를 적용한 경우에는, CVD-Al막 형성시 콘택홀 외부에 비해 콘택홀 내부에서 Al의 증착 속도가 빠르기 때문에 콘택홀 내부로의 CVD-Al 소스(source) 함입이 용이하다. 그 결과, 콘택홀 바닥까지 연속적인 CVD-Al막이 형성된다. (도 9에서, 바닥 CD가 105nm인 경우(A/R = 7.9)에 있어서 CVD-TiN막＼PVD-Ti막의 이중 라이너를 적용한 경우의 사진중 (a)에서는 콘택의 중간 부분에서 Al막이 뜯겨져 나간 부분이 있으나, 이는 상기 콘택의 반대편의 절단면 사진 (b)에서 볼 수 있는 바와 같이 콘택홀 내부를 연속적으로 채우고 있던 Al막의 일부가 증착 상태 평가를 위한 콘택 절단시 반대편의 절단면에 붙어 나갔던 것임을 확인할 수 있다.) 따라서, 콘택홀 내에 연속적으로 형성된 CVD-Al막이 시드층이 되어, CVD-Al막＼PVD-Al막＼리플로우 후에는 콘택홀의 바닥까지 Al이 리플로우되어 보이드 없는 완벽한 매립 상태를 나타냄을 알 수 있다.
상기한 결과로부터, 스텝커버리지가 100%인 CVD-TiN막 만을 단독으로 사용하지 않고 CVD-TiN막＼PVD-Ti막의 이중 라이너 구조를 사용함으로써, 콘택홀의 아스펙트비가 92% 이상 증가하여도 콘택홀 내부에서 연속적인 CVD-Al막을 형성할 수 있음을 알 수 있다. 이는, 앞에서 이미 설명한 바와 같이, CVD-TiN막 만을 사용하는 경우에는 콘택홀의 내부 및 외부 각각에서의 CVD-Al 증착 속도가 동일하지만, CVD-TiN막＼PVD-Ti막을 형성하는 경우 상기 PVD-Ti막이 콘택홀의 외부에서보다 내부에서 훨씬 작은 두께로 형성됨으로써 콘택홀 외부에 비해 콘택홀 내부에서의 CVD-Al 증착 속도가 증가되기 때문이다. 따라서, 스텝커버리지가 우수한 CVD-TiN막과 스텝커버리지가 불량한 PVD-Ti막을 순차적으로 증착하여 CVD-Al막 형성을 위한 접착층 라이너로서 사용하면 CVD-Al막 표면의 모폴로지에 악영향 없이 CVD-Al막의 스텝커버리지를 크게 향상시킬 수 있으며, 콘택홀 매립 마진(margin)을 크게 확대할 수 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 절연막 패턴에 형성된 콘택홀과 같은 리세스 영역을 매립하여야 하는 금속 배선 형성 공정에서 상기 절연막 패턴의 상부에서보다 상기 리세스 영역 내벽 위에서 더 작은 두께를 가지는 스텝커버리지 조절막을 장벽 금속막 위에 형성한 후, CVD 공정에 의하여 상기 스텝커버리지 조절막 위에 Al막을 형성한다. 즉, CVD-Al막을 형성하기 전에 스텝커버리지가 우수한 CVD-TiN막과 같은 장벽 금속막과, 스텝커버리지가 불량한 PVD-Ti막과 같은 스텝커버리지 조절막이 차례로 형성된 이중 라이너 구조를 채용함으로써, 그 위에 형성되는 CVD-Al막의 스텝커버리지를 향상시킨다.
따라서, 본 발명에 의하면 콘택홀과 같은 리세스 영역을 매립하기 위한 금속 배선 형성 공정시 리세스 영역의 내부에서의 금속 증착 속도가 외부에서보다 증가되어 우수한 스텝커버리지를 가지는 금속 배선층을 형성할 수 있으며, 큰 아스펙트비 및 작은 CD를 가지는 리세스 영역 내부에서도 금속막의 양호한 증착 상태 및 양호한 매립 상태를 제공할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 본 발명의 방법에 따라 CVD-TiN막 위에 PVD-Ti막을 다양한 두께로 형성하였을 때, 그 위에 형성되는 CVD-Al막의 성장 속도를 측정한 결과를 나타낸 그래프이다.
도 7은 본 발명의 방법에 따라 CVD-TiN막＼PVD-Ti막＼CVD-Al막을 형성한 경우에 얻어진 CVD-Al막의 표면 모폴로지를 사진을 통하여 종래 기술에 따른 경우와 비교한 도면이다.
도 8은 종래 기술에 따른 방법에 따라 CVD-TiN막 위에 CVD-Al막을 직접 형성한 경우의 CVD-Al막 증착 특성을 사진을 통하여 평가한 결과를 나타낸 도면이다.
도 9는 본 발명의 방법에 따라 CVD-TiN막＼PVD-Ti막＼CVD-Al막을 형성한 경우에 얻어진 CVD-Al막 증착 특성을 사진을 통하여 평가한 결과를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 20: 절연막 패턴, 22: 리세스 영역, 30: 장벽 금속막, 40: 스텝커버리지 조절막, 50: 제1 금속막, 60: 제2 금속막.

Claims (34)

  1. 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성하는 단계와,
    상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 장벽 금속막을 형성하는 단계와,
    상기 절연막 패턴의 상부에서보다 상기 리세스 영역 내벽 위에서 더 작은 두께를 가지는 스텝커버리지 조절막을 상기 장벽 금속막 위에 형성하는 단계와,
    CVD (chemical vapor deposition) 공정에 의하여 상기 스텝커버리지 조절막 위에 Al막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 리세스 영역은 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 리세스 영역은 상기 절연막 패턴의 두께보다 작은 깊이로 형성된 트렌치인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 장벽 금속막은 TiN막으로 이루어지는 것을 특징으로 하는 반도체 소자의금속 배선 형성 방법.
  5. 제4항에 있어서,
    상기 TiN막은 CVD 또는 PVD (physical vapor deposition) 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서,
    장벽 금속막은 Ti막＼TiN막의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제6항에 있어서,
    상기 Ti막은 CVD 또는 PVD 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제6항에 있어서,
    상기 TiN막은 CVD 또는 PVD 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제1항에 있어서,
    상기 스텝커버리지 조절막은 상기 리세스 영역 내벽 위에서의 두께가 0Å보다 크고 상기 절연막 패턴의 상부에서의 두께의 20% 이하인 두께를 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제1항에 있어서,
    상기 스텝커버리지 조절막은 PVD 공정에 의하여 형성된 Ti막 또는 Ta막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제1항에 있어서,
    상기 스텝커버리지 조절막은 플라즈마 CVD 공정에 의하여 형성된 Ti막 또는 Ta막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  12. 제11항에 있어서,
    상기 스텝커버리지 조절막의 두께를 제어하기 위하여, 상기 플라즈마 CVD 공정시 인가되는 마이크로파 파워와, 상기 플라즈마 CVD 공정시 공급되는 소스 가스의 유량을 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  13. 제1항에 있어서,
    상기 스텝커버리지 조절막은 플라즈마 CVD 공정에 의하여 형성된 TiN막 또는 TaN막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  14. 제13항에 있어서,
    상기 스텝커버리지 조절막의 두께를 제어하기 위하여, 상기 플라즈마 CVD 공정시 인가되는 마이크로파 파워와, 상기 플라즈마 CVD 공정시 공급되는 소스 가스들의 유량비를 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  15. 제1항에 있어서,
    상기 Al막은 MPA (methylpyrrolidine alane), DMEAA(dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용하는 MOCVD (metal organic CVD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  16. 제1항에 있어서,
    상기 Al막을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  17. 제16항에 있어서,
    상기 Al막을 CMP (chemical mechanical polishing) 방법 또는 에치백 (etchback) 방법에 의하여 평탄화시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  18. 제1항에 있어서,
    상기 Al막 위에 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  19. 제18항에 있어서,
    상기 금속막은 PVD 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  20. 제18항에 있어서,
    상기 금속막은 Al 또는 Al 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  21. 제18항에 있어서,
    상기 금속막이 형성된 결과물을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  22. 제21항에 있어서,
    상기 열처리는 350 ∼ 500℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  23. 반도체 기판상에 리세스 영역을 구비하는 절연막 패턴을 형성하는 단계와,
    CVD 공정에 의하여 형성된 TiN막을 포함하는 제1 라이너를 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상부에 형성하는 단계와,
    PVD 공정에 의하여 형성된 Ti막으로 이루어지는 제2 라이너를 상기 제1 라이너 위에 형성하되, 상기 제2 라이너는 상기 절연막 패턴의 상부에서보다 상기 리세스 영역 내벽 위에서 더 작은 두께를 가지도록 형성하는 단계와,
    상기 리세스 영역의 내부 및 상기 절연막 패턴의 상부에 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  24. 삭제
  25. 제23항에 있어서,
    상기 제2 라이너는 상기 리세스 영역 내벽 위에서의 두께가 0Å보다 크고 상기 절연막 패턴의 상부에서의 두께의 20% 이하인 두께를 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  26. 제23항에 있어서,
    상기 제1 라이너는 TiN막, 또는 Ti막＼TiN막의 적층 구조로 이루어지는 장벽 금속막을 구성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  27. 제26항에 있어서,
    상기 Ti막은 CVD 또는 PVD 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  28. 제23항에 있어서,
    상기 금속 배선층은 Al 또는 Al 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  29. 제23항에 있어서,
    상기 금속 배선층을 형성하는 단계는
    CVD 공정에 의하여 상기 제2 라이너 위에 Al 또는 Al 합금으로 이루어지는 제1 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  30. 제29항에 있어서,
    상기 제1 금속막은 MPA (methylpyrrolidine alane), DMEAA(dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용하는 MOCVD (metal organic CVD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  31. 제23항에 있어서,
    상기 금속 배선층을 형성하는 단계는
    상기 제2 라이너 위에 Al 또는 Al 합금으로 이루어지는 제1 금속막을 CVD 공정에 의하여 형성하는 단계와,
    상기 제1 금속막 위에 Al 또는 Al 합금으로 이루어지는 제2 금속막을 PVD 공정에 의하여 형성하는 단계와,
    상기 제1 금속막 및 제2 금속막이 리플로우될 수 있도록 상기 제2 금속막이 형성된 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  32. 제31항에 있어서,
    상기 열처리는 350 ∼ 500℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  33. 제31항에 있어서,
    상기 제2 금속막을 형성하기 전에 상기 제1 금속막을 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  34. 제33항에 있어서,
    상기 평탄화는 CMP (chemical mechanical polishing) 방법 또는 에치백 (etchback) 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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