JPH0471270A - 配線パターンのレイアウト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレー方式ＬＳＩ（大規模集積回路）に
おける配線パターンのレイアウト方法に関するものであ
る。

〔従来の技術〕

ゲートアレー方式ＬＳＩにおいては、半導体チップ上に
基本セルを予めアレー状に集積しておき、基本セル間の
配線設計のみを行うことにより、所望の機能を有するＬ
ＳＩが得られる。この配線設計を自動化するため、従来
、論理機能ブロック毎に種々の配線パターンをライブラ
リに登録しておく方法が取られている。つまり、ＬＳＩ
に求められる機能に応じた論理機能ブロックに関する情
報をライブラリから引き出し、この情報に基づいてチッ
プ全体の配線パターンのレイアウトが決定される。

一般的なライブラリにおいては、Ｐチャネル形ＦＥＴと
Ｎチャネル形ＦＥＴとから構成される１個の基本セルが
各論理機能ブロックの構成の１単位になっている。この
基本セルは種々の態様に組み合わされ、種々の機能を有
する論理機能ブロックの配線パターンが予めレイアウト
され、ライブラリに登録されている。この論理機能ブロ
ックとしては、例えば、ＮＡＮＤゲートやＯＲゲート、
あるいはフリップフロップ等が挙げられる。

〔発明が解決しようとする課題〕

しかしながら、上記従来技術による配線パターンのレイ
アウト方法にあっては、次のような課題が生じる。すな
わち、基本セルを構成する各ＦＥＴの半導体チップ上の
サイズ、つまり、ゲート長およびゲート幅は各ＬＳＩの
マスクスライス毎に一定の値に定まっている。またライ
ブラリ上における基本セルの配線パターンのレイアウト
は、Ｐチャネル形ＦＥＴおよびＮチャネル形ＦＥＴから
構成される１種類に限定されている。

このため、マスクスライス上に形成された基本セルのサ
イズが大きく、ＬＳＩ特性に高速動作が必要とされない
場合に上記従来技術によるレイアウト方法を適用すると
、実現されるゲートアレー方式ＬＳＩには大きな電流が
流れ、不必要な電力が消費されてしまう。また、逆に、
マスクスライス上に形成された基本セルのサイズが小さ
く、ＬＳＩ特性に高速動作が必要とされる場合に、上記
従来技術によるレイアウト方法を適用すると、基本セル
のサイズが小さいために十分な電流が流れず、高速動作
は達成されない。

一方、このような問題を解決して種々の機能を有するＬ
ＳＩを実現するため、複数のマスクスライスにそれぞれ
異なるサイズの基本セルを予め集積して準備しておき、
ＬＳＩに求められる機能に応じてマスクスライスの種類
を適宜選択することが考えられる。しかしながら、この
ように複数種類のマスクスライスを予め準備しておくこ
とにすると、ＬＳＩの製作効率は悪くなり、しかも、コ
ストがかかってしまう。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、登録されている論理機能ブロックの種類が等しいラ
イブラリを複数設け、各ライブラリにおける基本要素は
１個または複数個の基本セルの組み合わせにより形成さ
れた互いに異なるものであることを特徴とするものであ
る。

〔作用〕

基本要素が１個または複数個の基本セルから構成される
論理機能ブロックを複数のライブラリに等しく登録して
おき、求められるＬＳＩの機能に応じて最適な基本セル
数を基本要素とする論理機能ブロックを複数のライブラ
リから引き出して使用することにより、論理機能ブロッ
クの基本要素を形成するトランジスタのサイズを等砿的
に可変とする。

〔実施例〕

本発明の一実施例によるライブラリを用いた配線パター
ンのレイアウト方法について以下に説明する。

第２図は半導体チップ上に集積されたゲートアレー方式
ＬＳＩのゲートを示している。これらゲートはアレー状
に配列され、基本セル２１が構成の単位になってＬＳＩ
は形成されている。この基本セル２１は、第３図（ａ）
に示されるように、この例では２個のＰチャネル形のＭ
ＯＳＦＥＴ（ＭＯ３型電界効果トランジスタ）　２１　
ａ　ｌ。

２１ａ２から成るＰチャネル領域２１ａと、２個のＮチ
ャネル形のＭＯＳＦＥＴ２１ｂ、。

２１ｂ２から成るＮチャネル領域２１ｂとから形成され
ている。なお、同図（ａ）に示されるＦＥＴ２１ａ、ａ
　　および２１ｂ　　、ｂ２（７）各Ｌ１は、ゲート電
極パターンを模式的に表現したものであり、以下同様で
ある。

また、各チャネル領域２１ａ、２１ｂの面積は、従来の
ゲートアレー方式ＬＳＩにおける各チャネル領域の面積
より小さく形成されている。すなゎち、各ＭＯ８ＦＥＴ
２１ａ　　、ａ２．ｂ、、ｂ２■ のサイズは従来技術におけるＭＯＳＦＥＴのサイズより
小さく形成されている。また、第２図において、縦方向
に配列された同種のＰチャネル領域２１ａまたは同種の
Ｎチャネル領域２１ｂは２＠ずつ隣接して形成されてい
る。なお、図示される以外にも２個以上の同種のチャネ
ル領域を隣接させて形成することも可能である。

第１図は本実施例のレイアウト方法に使用されるライブ
ラリの構成の概念を示すものであり、ライブラリ１１〜
１３が電子計算機に情報として記憶されて形成されてい
る。

同図（ａ）に示されるライブラリー１は、ＬＳＩに高速
動作性能がさほど要求されず、比較的低速域でＬＳＩが
使用される場合に適用されるライブラリである。つまり
、ライブラリー１においては、１個の基本セル２１に形
成された４個のＭＯＳＦＥＴを基本要素１１ａとして、
各論理機能ブロックｌｌｎが構成されている。

すなわち、第３図（ｂ）に示されるＰチャネルＭＯ９Ｆ
ＥＴ２１ａ　　、ａ２およびＮチャネルＭ０ＳＦＥＴ２
１ｂ　　、ｂ２を用いた２個のＣＭＯＳインバータによ
る２人力ナンド回路が基本要素１１ａになっている。そ
して、この各基本要素１１ａが適宜組み合わされ、ライ
ブラリー１に各論理機能ブロックｌｌｎの配線パターン
が記述されている。この場合、半導体チップ上における
基本セル２１の取り形としては、例えば、第２図の斜線
部３１に示されるものがある。

本ライブラリー１における基本要素１１ａを形成するＭ
Ｏ８ＦＥＴ２１ａ　　、ａ２．ｂｌ、ｂ２のトランジス
タ・サイズは前記のように小さ（、論理機能ブロックｌ
ｌｎに流れる電流は小さい。

このため、実現されるＬＳＩの動作スピードは遅くなり
、低速域用に適したものになる。また、本ライブラリー
１によるＬＳＩは動作スピードは遅いがその反面流れる
電流が小さいために消費電力が少なく、また、回路面積
が小さいので回路の集積度が高められる。

第１図（ｂ）に示されるライブラリー２は動作速度が中
速域で使用されるＬＳＩに適用されるライブラリである
。つまり、ライブラリー２においては、基本セル２１を
２個組み合せて形成されたＣＭＯＳ構成の２人力ナンド
回路を論理機能ブロックの基本要素１２ａとして各論理
機能ブロック１２ｎが構成されている。すなわち、第４
図（ａ）、（ｂ）に示されるように、各Ｐチャネル領域
２１ａにおける各Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　２１　ａ　１
〜ａ４と各Ｎチャネル領域２１ｂにおける各ＭＯＳＦＥ
Ｔ２１　ｂｌ−ｂ４からなる４個のＣＭＯＳインバータ
で構成された２人力ナンド回路が基本要素１２ａになっ
ている。

なお、同図（ａ）は半導体チップ上における２個の基本
セル２１を示し、同図（ｂ）はライブラリ１２に記述さ
れている基本要素１２ａを示す。

また、半導体チップ上における２個の基本セル２１の取
り形としては、例えば、第２図の斜線部３２または３３
に示されるものがある。この各基本要素１２ａが適宜組
み合わされ、ライブラリ１１に登録された各論理機能ブ
ロックｌｌｎと等しい機能を備えた各論理機能ブロック
１２ｎの配線パターンがライブラリ１２に記述されてい
る。

本ライブラリ１２における基本要素１２ａを形成する各
ＭＯ６ＦＥＴのトランジスタ・サイズは各ライブラリ１
１〜１３のうちで中程度であり、論理機能ブロック１２
ｎに流れる電流の総和は中程度になる。このため、実現
されるＬＳＩの動作スピードは中程度になり、中速域用
に適したものになる。また、本ライブラリ１２によるＬ
ＳＩの消費電力も中程度になり、また、回路の集積度も
中程度になる。

第１図（ｅ）に示されるライブラリ１３は高速動作性能
が要求されるＬＳＩに適用されるライブラリである。つ
まり、ライブラリ１３においては、基本セル２１を４個
組み合せて形成されたＣＭＯＳ構成の２人力ナンド回路
を論理機能ブロックの基本要素１３ａとして各論理機能
ブロック１３ｎが構成されている。すなわち、第５図（
ａ）。

（ｂ）に示されるように、各Ｐチャネル領域２１ａにお
けるＭ　ＯＳ　Ｆ　Ｅ　Ｔ　２１　ａ　ｔ　〜ａ　ｓお
よび各Ｎチャネル領域２１ｂにおけるＭＯ８ＦＥＴ２１
ｂ、−ｂ８からなる８個のＣＭＯＳインバータで構成さ
れた２人力ナンド回路が基本要素１３ａになっている。

なお、同図（ａ）は半導体チップ上における４個の基本
セル２１を示し、同図（ｂ）はライブラリ１３に記述さ
れている基本要素１３ａを示す。

また、半導体チップ上における４個の基本セル２１の取
り形としては、例えば、第２図の斜線部３４に示される
ものがある。この各基本要素１３ａが適宜組み合わされ
、ライブラリ１１および１２に登録された各論理機能ブ
ロックｌｌｎおよび１２ｎと等しい機能を備えた各論理
機能ブロック１３ｎの配線パターンがライブラリ１３に
記述されている。

本ライブラリ１３における基本要素１３ａを形成するＭ
ＯＳＦＥＴのトランジスタ・サイズは大きくなり、論理
機能ブロック１３ｎに流れる電流の総和は大きくなる。

このため、実現されるＬＳＩの動作スピードは速くなり
、高速域用に適したものになる。また、論理機能ブロッ
ク１３ｎに流れる電流は大きいため、本ライブラリ１３
によるＬＳＩの消費電力は大きくなり、また、回路の集
植度は低くなる。

このように本実施例においては、登録されている論理機
能ブロックｌｌｎ〜１３ｎの種類が等しい複数のライブ
ラリ１１〜１３を設け、各ライブラ９１１〜１３におけ
る基本要素１１ａ〜１３ａは１個または複数個の基本セ
ル２１の組み合わせにより形成された互いに異なるもの
とした。このため、求められるＬＳＩの機能に応じて最
適な基本セル数を基本要素とする論理機能ブロック１１
ｎ〜１３ｎをライブラリ１１〜１３から適宜引き出して
使用することが可能になる。つまり、実現されるＬＳＩ
においては、論理機能ブロックの基本要素を形成するト
ランジスタ・サイズが等価的に可変となる。この結果、
ＬＳＩに求められる特性に応じた最適な特性を備えたＬ
ＳＩを１つの半導体チップで実現することが可能になる
。また、基本セル２１のトランジスタ・サイズを従来技
術による基本セルのトランジスタ・サイズに比較して小
さく形成したことにより、基本要素１１ａを単位とする
ライブラリ１１における各論理機能ブロックｌｌｎの面
積は小さくなり、より豊富な種類の特性を有するＬＳＩ
を提供することが可能になる。なお、本実施例では２人
力ナンド回路を基本要素としているが、本発明はこれに
限定されるものではなく、その他のゲート回路、たとえ
ばインバータ回路を基本要素としてもよい。

〔発明の効果〕

以上説明したように本発明によれば、基本要素が１個ま
たは複数個の基本セルから構成される論理機能ブロック
を複数のライブラリに等しく登録しておき、求められる
ＬＳＩの機能に応じて最適な基本セル数を基本要素とす
る論理機能ブロックを複数のライブラリから引き出して
使用することにより、論理機能ブロックの基本要素を形
成するトランジスタのサイズは等価的に可変となる。

このため、１つの半導体チップで様々な特性を備えたＬ
ＳＩを実現することが可能になる。また、従来のように
、異なるトランジスタ・サイズを有する複数の半導体チ
ップを予め準備しておく必要はなくなる。従って、ＬＳ
Ｉの製作効率は向上し、しかも、低コストで実現するこ
とが可能になる。

のレイアウト方法に使用されるライブラリの構成の概念
を示す図、第２図は第１図に示されたライブラリを用い
た配線パターンのレイアウト方法が適用される半導体チ
ップの構成を示す平面図、第３図は第２図に示された基
本セルおよび低速用ＬＳＩに使用される論理機能ブロッ
クの基本要素を示す図、第４図は中速用ＬＳＩに使用さ
れる論理機能ブロックの基本要素を示す図、第５図は高
速用ＬＳＩに使用される論理機能ブロックの基本要素を
示す図である。

１１．１２．１３・・・ライブラリ、１ｌａ１２ａ、１
３ａ・・・論理機能ブロックの基本要素、１１ｎ、１２
ｎ、１３ｎ・・・Ｕ本要素１１ａ。

１２ａ、１３ａを単位とする論理機能ブロック、２１・
・・基本セル、２１ａ・・・Ｐチャネル領域、２１ｂ・
・・Ｎチャネル領域。

【図面の簡単な説明】

第１図は本発明の一実施例による配線パターン代理人弁
理士　　　長谷用　　芳　　樹間　　　　　　　　　塩
　　　１）　　辰　　　也（ａ） （ｂ） （Ｃ） 第３図 ｔｅイ如によるライブラリ 第１図 （ｂ） 高球用革４ 第らｂ

Claims (1)

【特許請求の範囲】
1. 　基本要素の組み合わせによって所定機能を備える種々
   の論理機能ブロックの配線パターンを予めライブラリと
   して登録し、所望のＬＳＩを得る際に登録されたライブ
   ラリの中から所望の機能を有する論理機能ブロックを引
   き出し、引き出したこの論理機能ブロックに基づいてチ
   ップ全体の配線パターンを決定するゲートアレー方式Ｌ
   ＳＩにおける配線パターンのレイアウト方法において、
   登録されている論理機能ブロックの種類が等しいライブ
   ラリを複数設け、各ライブラリにおける基本要素は１個
   または複数個の基本セルの組み合わせにより形成された
   互いに異なるものであることを特徴とするゲートアレー
   方式ＬＳＩにおける配線パターンのレイアウト方法。